JPS63100882A - 位相差検出装置 - Google Patents
位相差検出装置Info
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- JPS63100882A JPS63100882A JP61245197A JP24519786A JPS63100882A JP S63100882 A JPS63100882 A JP S63100882A JP 61245197 A JP61245197 A JP 61245197A JP 24519786 A JP24519786 A JP 24519786A JP S63100882 A JPS63100882 A JP S63100882A
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Landscapes
- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は位相差検出装置、七くに、周期的な成分を含む
第1および第2の信号の間の位相差を検出する位相差デ
ータdと、これを用いて映像信号に含まれる時間軸の変
動を修正する時間軸修正装置に関する。
第1および第2の信号の間の位相差を検出する位相差デ
ータdと、これを用いて映像信号に含まれる時間軸の変
動を修正する時間軸修正装置に関する。
背景技術
たとえばNTSC標準カラーテレビジゴン方式による複
合映像信号の時間軸を修正する時間軸修正装置fi (
TBG)では、入力11!l!像信号から分離された水
平同期信号に同期させて位相制御発振器(PLL)を駆
動し、この位相同期されたPLL出力によって映像信号
をディジタル信号に変換してTBGメモリに書き込んで
いる。TBGメモリに書き込まれた映像信号は、安定し
た基準信号に従ってTBGメモリから読み出される。
合映像信号の時間軸を修正する時間軸修正装置fi (
TBG)では、入力11!l!像信号から分離された水
平同期信号に同期させて位相制御発振器(PLL)を駆
動し、この位相同期されたPLL出力によって映像信号
をディジタル信号に変換してTBGメモリに書き込んで
いる。TBGメモリに書き込まれた映像信号は、安定し
た基準信号に従ってTBGメモリから読み出される。
TBGメモリに映像信号を蓄積する際の害込みクロック
はPLL出力に同期しており、これによって入力映像信
号に含まれる時間軸の変動が吸収される。しかし現実に
は、PLLは入力映像信号の同期信号に追従する際に若
干の位相遅れを生じ、この追従誤差を修正しないと出力
映像信号の表わす再生画像にゆらぎが生ずる。
はPLL出力に同期しており、これによって入力映像信
号に含まれる時間軸の変動が吸収される。しかし現実に
は、PLLは入力映像信号の同期信号に追従する際に若
干の位相遅れを生じ、この追従誤差を修正しないと出力
映像信号の表わす再生画像にゆらぎが生ずる。
PLI、の追従誤差を修正するため、NTS(:複合I
2像信号ではカラーバースト信号の位相が利用できる。
2像信号ではカラーバースト信号の位相が利用できる。
つまり、入力映像信号のカラーバースト信号とPLLで
形成されるカラーバースト信号を比較することによって
PLLの追従誤差を判別し、その誤差に応じた位相だけ
TBGメモリからの映像信号の読出しタイミングを修正
する。これによって、時間軸修正装置からはPLLの追
従誤差が除去された形で映像信号が出力される。
形成されるカラーバースト信号を比較することによって
PLLの追従誤差を判別し、その誤差に応じた位相だけ
TBGメモリからの映像信号の読出しタイミングを修正
する。これによって、時間軸修正装置からはPLLの追
従誤差が除去された形で映像信号が出力される。
しかし、たとえば電子スチルカメラなどに使用されるビ
デオフロッピーに記録されるような。
デオフロッピーに記録されるような。
NTSC複合映像信号の形式をとらないPJ!像信号、
すなわちカラーバースト信号を有さない映像信号の場合
は、このようなNTSC映像信号用の時間軸修正装置で
はPLL追従誤差を修正することができなかった。
すなわちカラーバースト信号を有さない映像信号の場合
は、このようなNTSC映像信号用の時間軸修正装置で
はPLL追従誤差を修正することができなかった。
目 的
本発明は改良された位相差検出装置を提供することを目
的とする。
的とする。
本発明の他の目的は、カラーバースト信号を有さない映
像信号についても有効に時間軸修正を行なうことができ
る簡略な構成の映像信号の時間軸修正装置を提供するこ
とにある。
像信号についても有効に時間軸修正を行なうことができ
る簡略な構成の映像信号の時間軸修正装置を提供するこ
とにある。
発明の開示
本発明による位相差検出装置は、入力信号を所定の遅延
時間それぞれ遅延させる複数の遅延段を有しこのそれぞ
れ遅延した信号を対応する各遅延段から出力する遅延手
段と、第1および第2の信号のうちいずれか早く到来し
た方を遅延手段に入力信号として与える第1のゲート手
段と、第1および第2の信号のうちいずれか遅く到来し
た方を第3の信号として出力する第2のゲート手段と、
遅延手段の各遅延段にそれぞれ接続された複数の入力を
有し、複数の入力に与えられる信号の状態を第3の信号
に応動して保持し、この保持された状態を表わす第4の
信号を出力する出力手段とを有する。
時間それぞれ遅延させる複数の遅延段を有しこのそれぞ
れ遅延した信号を対応する各遅延段から出力する遅延手
段と、第1および第2の信号のうちいずれか早く到来し
た方を遅延手段に入力信号として与える第1のゲート手
段と、第1および第2の信号のうちいずれか遅く到来し
た方を第3の信号として出力する第2のゲート手段と、
遅延手段の各遅延段にそれぞれ接続された複数の入力を
有し、複数の入力に与えられる信号の状態を第3の信号
に応動して保持し、この保持された状態を表わす第4の
信号を出力する出力手段とを有する。
本発明によればまた、第1の同期信号を含む映像信号を
受けて対応のディジタルデータに変換する信号変換手段
と、信号変換手段の出力する映像信号データを蓄積する
7jSIの記憶手段と、映像信号からmiの同期信号を
抽出する同期分離手段と、抽出された第1の同期信号に
位相同期した第2の同期信号を形成する位相制御発振器
を有し、第2の同期信号に突って第1の記憶手段に映像
信号データを蓄積する書込み制御手段と、第1の同期信
号と第2の同期信号との間の位相差を検出する位相差検
出手段と、所定の周波数の基準信号を発生する基準発振
器を有し、基準信号に従って第1の記憶手段から映像信
号データを読み出す読出し制御手段と、第1の記憶手段
から読み出された映像信号データの位相をこの検出され
た位相差に応じて修正する位相修正手段とを有する映像
信号の時間軸修正装置において、位相差検出手段は、入
力信号を所定の遅延時間それぞれ遅延させる複数の遅延
段を有しこのそれぞれ遅延した信号を対応する各遅延段
から出力する遅延手段と、7FSlおよび第2の同期信
号のうちいずれか早く到来した方を遅延手段に入力信号
として与える第1のゲート手段と、第1および第2の同
期信号のうちいずれか遅く到来した方を第3の信号とし
て出力する第2のゲート手段と、遅延手段の各遅延段に
それぞれ接続された複数の入力を有し、複数の入力に与
えられる信号の状態を第3の信号に応動して保持し、保
持された状態を表わす第4の信号を出力する出力手段と
を有する。
受けて対応のディジタルデータに変換する信号変換手段
と、信号変換手段の出力する映像信号データを蓄積する
7jSIの記憶手段と、映像信号からmiの同期信号を
抽出する同期分離手段と、抽出された第1の同期信号に
位相同期した第2の同期信号を形成する位相制御発振器
を有し、第2の同期信号に突って第1の記憶手段に映像
信号データを蓄積する書込み制御手段と、第1の同期信
号と第2の同期信号との間の位相差を検出する位相差検
出手段と、所定の周波数の基準信号を発生する基準発振
器を有し、基準信号に従って第1の記憶手段から映像信
号データを読み出す読出し制御手段と、第1の記憶手段
から読み出された映像信号データの位相をこの検出され
た位相差に応じて修正する位相修正手段とを有する映像
信号の時間軸修正装置において、位相差検出手段は、入
力信号を所定の遅延時間それぞれ遅延させる複数の遅延
段を有しこのそれぞれ遅延した信号を対応する各遅延段
から出力する遅延手段と、7FSlおよび第2の同期信
号のうちいずれか早く到来した方を遅延手段に入力信号
として与える第1のゲート手段と、第1および第2の同
期信号のうちいずれか遅く到来した方を第3の信号とし
て出力する第2のゲート手段と、遅延手段の各遅延段に
それぞれ接続された複数の入力を有し、複数の入力に与
えられる信号の状態を第3の信号に応動して保持し、保
持された状態を表わす第4の信号を出力する出力手段と
を有する。
実施例の説明
次に添付図面を参照して本発明による位相差検出装首を
映像信号の時間軸修正装置に適用した実施例を詳細に説
明する。
映像信号の時間軸修正装置に適用した実施例を詳細に説
明する。
第2図を参照すると、本発明の実施例である時間軸修正
装置は、映像信号が入力される入力端子10が前処理回
路12およびアナログ・ディジタル変換回路(ADC)
14を介して画像データメモリ16に接続されている
。入力端子10に入力されるI2像信号は、MTSC複
合映像信号の形式のものでなくてもよく、したがってカ
ラーバースト信号を有さないものでよい、たとえば電子
スチルカメラなどに使用されるビデオフロッピーに記録
されるような形式%式% 入力端子10に入力された映像信号は、前処理回路12
で前処理を受け、ADC14にてそのレベルを表わすデ
ィジタルデータに変換され、画像データメモリ16に書
込みボート18から古き込まれる。
装置は、映像信号が入力される入力端子10が前処理回
路12およびアナログ・ディジタル変換回路(ADC)
14を介して画像データメモリ16に接続されている
。入力端子10に入力されるI2像信号は、MTSC複
合映像信号の形式のものでなくてもよく、したがってカ
ラーバースト信号を有さないものでよい、たとえば電子
スチルカメラなどに使用されるビデオフロッピーに記録
されるような形式%式% 入力端子10に入力された映像信号は、前処理回路12
で前処理を受け、ADC14にてそのレベルを表わすデ
ィジタルデータに変換され、画像データメモリ16に書
込みボート18から古き込まれる。
画像データメモリ16は、映像信号の少なくとも1水平
走査(1)l)期間分の映像信号データを蓄積可濠な記
憶容量を有するRA)lまたはシフトレジスタである。
走査(1)l)期間分の映像信号データを蓄積可濠な記
憶容量を有するRA)lまたはシフトレジスタである。
その書込みは、同期分離回路20および位相制御発振器
(PLL) 22に同期して行なわれる。同期分離回路
20は、入力端子lOに与えられる映像信号から水平同
期信号)Illlを抽出し、これを出力24に出力する
。PLL 22は、この入力水平同期信号HDIに同期
して位相の制御された同期信号を形成し、これをその出
力2BからADO14および画像データメモリ16へ供
給する位相同期ループである。
(PLL) 22に同期して行なわれる。同期分離回路
20は、入力端子lOに与えられる映像信号から水平同
期信号)Illlを抽出し、これを出力24に出力する
。PLL 22は、この入力水平同期信号HDIに同期
して位相の制御された同期信号を形成し、これをその出
力2BからADO14および画像データメモリ16へ供
給する位相同期ループである。
画像データメモリ1Bの書込み制御入力には、PLL
22の同期信号出力26が接続されている。これらPL
L 22とその接続線によって画像データメモリ1Bお
よび誤差データメモリ36の書込み制御回路が構成され
ている。 PLL出力26の同期信号に応動して、AD
O14はその入力28の映像信号を対応するディジタル
信号に変換し、そのディジタル信号が画像データメモリ
1Bに書き込まれる。
22の同期信号出力26が接続されている。これらPL
L 22とその接続線によって画像データメモリ1Bお
よび誤差データメモリ36の書込み制御回路が構成され
ている。 PLL出力26の同期信号に応動して、AD
O14はその入力28の映像信号を対応するディジタル
信号に変換し、そのディジタル信号が画像データメモリ
1Bに書き込まれる。
そこで、入力端子10に入力される映像信号に時間軸の
変動が含まれると、基本的には、PLL 22がこれに
追従して同期信号をその出力2Sに発生する。同期信号
に応動して、A[lC14はアナログ・ディジタル変換
を行ない、このディジタルデータが画像データメモリ1
6に書き込まれる。したがって基本的には、入力映像信
号の時間軸変動が修正された形で映像信号データが画像
データメモリ16に格納される。
変動が含まれると、基本的には、PLL 22がこれに
追従して同期信号をその出力2Sに発生する。同期信号
に応動して、A[lC14はアナログ・ディジタル変換
を行ない、このディジタルデータが画像データメモリ1
6に書き込まれる。したがって基本的には、入力映像信
号の時間軸変動が修正された形で映像信号データが画像
データメモリ16に格納される。
同期分離回路20の水平同期信号出力24にはまた、位
相誤差検出回路32も接続されている0位相誤差検出回
路32は、PLL 22の出力30にも接続され、PL
L 22からその発生する水平同期信号HDPを受ける
0位相誤差検出回路32は、後に詳述するように、両人
モ同期信号HnIおよびH[)Pの位相を比較してその
位相差および遅進を判別する回路である。その判別結果
すなわち誤差データは、出力34にディジタルデータの
形で出力される。
相誤差検出回路32も接続されている0位相誤差検出回
路32は、PLL 22の出力30にも接続され、PL
L 22からその発生する水平同期信号HDPを受ける
0位相誤差検出回路32は、後に詳述するように、両人
モ同期信号HnIおよびH[)Pの位相を比較してその
位相差および遅進を判別する回路である。その判別結果
すなわち誤差データは、出力34にディジタルデータの
形で出力される。
位相誤差検出回路32の出力34は、誤差データメモリ
36の書込みボートに接続されている。誤差データメモ
リ36は、少なくとも1)1期間分の誤差データな蓄積
可1Σな記憶容量を有するRAMまたはシフトレジスタ
である。誤差データメモリ36の書込み制御端子には、
PLL 22の同期信号出力26も接続されている。そ
の書込みは、PLL 22からの同期信号に応動して行
なわれ、したがって、画像データメモリ16の書込みと
同期している。
36の書込みボートに接続されている。誤差データメモ
リ36は、少なくとも1)1期間分の誤差データな蓄積
可1Σな記憶容量を有するRAMまたはシフトレジスタ
である。誤差データメモリ36の書込み制御端子には、
PLL 22の同期信号出力26も接続されている。そ
の書込みは、PLL 22からの同期信号に応動して行
なわれ、したがって、画像データメモリ16の書込みと
同期している。
画像データメモリ16の読出しボート38は、位相修正
回路40.ディジタル・アナログ変換回路(DAC)
42および後処理回路44を介して装訝出力4Bに接続
されている。誤差データメモリ36の読出しボート48
も位相修正回路40に接続されている。両メモリ16お
よび3Bの読出し制御入力には、基準発振器50の基準
信号出力52が接続されている。基準−発振器50は、
安定した周波数で基準信号をその出力52に発生する自
走発振回路である。これらによって、両メモリ16およ
び36の読出し制御回路が構成されている。
回路40.ディジタル・アナログ変換回路(DAC)
42および後処理回路44を介して装訝出力4Bに接続
されている。誤差データメモリ36の読出しボート48
も位相修正回路40に接続されている。両メモリ16お
よび3Bの読出し制御入力には、基準発振器50の基準
信号出力52が接続されている。基準−発振器50は、
安定した周波数で基準信号をその出力52に発生する自
走発振回路である。これらによって、両メモリ16およ
び36の読出し制御回路が構成されている。
位相修正回路40は、基準発振器50からの基準信号に
同期して画像データメモリ18から読み出された映像信
号データの位相を、基準発振器50の基準信号出力54
から受ける水平同期信号を基準としてIH期間ごとに、
同じく基準信号に同期して誤差データメモリ36から読
み出された誤差データに応じた分だけ修正してその出力
56へ出力する機f上部である。
同期して画像データメモリ18から読み出された映像信
号データの位相を、基準発振器50の基準信号出力54
から受ける水平同期信号を基準としてIH期間ごとに、
同じく基準信号に同期して誤差データメモリ36から読
み出された誤差データに応じた分だけ修正してその出力
56へ出力する機f上部である。
DAC42は、位相修正回路40の出力58から出力さ
れる位相修正された映像信号をアナログ信号に変換する
信号変換回路である。このアナログ信号は後処理回路4
4で後処理が行なわれ、安疋した時間軸を有する映像信
号として装置出力46から出力される。
れる位相修正された映像信号をアナログ信号に変換する
信号変換回路である。このアナログ信号は後処理回路4
4で後処理が行なわれ、安疋した時間軸を有する映像信
号として装置出力46から出力される。
位相誤差検出回路32は、たとえば第1図に示すように
、を動遅延線100.D型フリップフロップ102およ
び104.エンコーダ1013. ANDゲート108
.ならびにORゲート110が図示のように接続されて
構成されている。 ANDゲート108.およびOR
ゲート110の一方の入力、ならびにD型フリップフロ
ップ104のクロック入力は、同期分離回路20の水平
同期信号出力24に接続されている。またANDゲー)
10B、およびORゲート110の他方の入力、なら
びにD型フリップフロップ104のD入力には、PLL
22の水平同期信号出力30が接続されている。 AN
Dゲート108の出力112はD型フリップフロップ1
02のクロック入力CLKに接続されている。
、を動遅延線100.D型フリップフロップ102およ
び104.エンコーダ1013. ANDゲート108
.ならびにORゲート110が図示のように接続されて
構成されている。 ANDゲート108.およびOR
ゲート110の一方の入力、ならびにD型フリップフロ
ップ104のクロック入力は、同期分離回路20の水平
同期信号出力24に接続されている。またANDゲー)
10B、およびORゲート110の他方の入力、なら
びにD型フリップフロップ104のD入力には、PLL
22の水平同期信号出力30が接続されている。 AN
Dゲート108の出力112はD型フリップフロップ1
02のクロック入力CLKに接続されている。
能動遅延線100は、タップ付遅延線114およびバッ
ファ増幅器11Bを有する。遅延線114は、本実施例
では8木のタップを使用し、タップ1段につき遅延時間
tdが5ナノ秒の遅延出力が得られる。したがって、こ
の位相誤差検出回路32の誤差検出分解能は5ナノ秒で
ある。各ター、プにはパー。
ファ増幅器11Bを有する。遅延線114は、本実施例
では8木のタップを使用し、タップ1段につき遅延時間
tdが5ナノ秒の遅延出力が得られる。したがって、こ
の位相誤差検出回路32の誤差検出分解能は5ナノ秒で
ある。各ター、プにはパー。
ファ増幅器llBが接続され、それらの出力Hall〜
HD8がD型フリー2ブフロップ102のD入力に接続
されている。これによって遅延段が構成されている。
HD8がD型フリー2ブフロップ102のD入力に接続
されている。これによって遅延段が構成されている。
D型フリップフロップ102は、8木のQ出力Ql〜Q
8を有する。これらのQ出力Ql−08には、D入力)
101〜HIIIIの対応するもののレベル状態が出力
される。この出力レベル状態は、クロック人力CLKが
高レベルになった時点で保持される。
8を有する。これらのQ出力Ql−08には、D入力)
101〜HIIIIの対応するもののレベル状態が出力
される。この出力レベル状態は、クロック人力CLKが
高レベルになった時点で保持される。
D型フリップフロップ102の8本の出力Q1〜Q8は
、エンコーダ10Bの8木の入力118に対応して接続
されている。エンコーダ10Bは、これら8木の入力1
18のレベル状態を符号化してそれに対応する位相誤差
データを形成し、その出力34に出力する符号化回路で
ある。この符号化は、後に位相修正回路40にて映像信
号データの位相修正演算を実行しやすい形に誤差データ
を変換するためものである。
、エンコーダ10Bの8木の入力118に対応して接続
されている。エンコーダ10Bは、これら8木の入力1
18のレベル状態を符号化してそれに対応する位相誤差
データを形成し、その出力34に出力する符号化回路で
ある。この符号化は、後に位相修正回路40にて映像信
号データの位相修正演算を実行しやすい形に誤差データ
を変換するためものである。
その符号化則は、2種類がD型フリップフロップ104
のQ出力120によって選択的に設定される。D型フリ
ップフロップ104は、同期分離回路20の出力24か
ら受ける入力水平同期信号)101とPLL 22の出
力30から受けるPLL水平同期信号HDPの位相を比
較し、両者の遅進を判定する極性判定回路である。
のQ出力120によって選択的に設定される。D型フリ
ップフロップ104は、同期分離回路20の出力24か
ら受ける入力水平同期信号)101とPLL 22の出
力30から受けるPLL水平同期信号HDPの位相を比
較し、両者の遅進を判定する極性判定回路である。
第3図に”[にて示すように、入力水平同期信号MDI
の立上りがPLL水平同期信号HDPの立上りより遅れ
ていると、時刻tlにおける入力水平同期信号MDIの
立上りでORゲー)110の出力122が高レベルにな
り、遅延線IHの各タップHD1−HO2からは1段に
つき時間tdの遅延で高レベルの出力が出力される。
の立上りがPLL水平同期信号HDPの立上りより遅れ
ていると、時刻tlにおける入力水平同期信号MDIの
立上りでORゲー)110の出力122が高レベルにな
り、遅延線IHの各タップHD1−HO2からは1段に
つき時間tdの遅延で高レベルの出力が出力される。
次に、時刻t2においてPLL水平同期信号HOPが立
ち上り、これによってANDゲート108の出力112
が高レベルになる。そこでD型フリップフロップ102
はその時の入力状態をラッチする。図示のように、たと
えば入力水平同期信号HDIの立上りがPLL水千同期
信号)IDPの立上りより時間Δだけ、すなわちこの例
では遅延時間tdの3倍以上、4倍以下の時間だけ遅延
していると、タップ出力HDI〜HD3までが高レベル
になり同HD4〜HD8が低レベルのままである状態の
ときにチー2チされる。したがってD型フリップフロッ
プ102の出力11Bは、同図の右側に示すように、Q
1〜Q3が論理rl」、Q4〜Q8が論理「0」を出力
する。これは、入力水平回期信号HDIがPLL水千同
期信号HDPよりこの例では15〜20ナノ秒遅れてい
ることを示している。
ち上り、これによってANDゲート108の出力112
が高レベルになる。そこでD型フリップフロップ102
はその時の入力状態をラッチする。図示のように、たと
えば入力水平同期信号HDIの立上りがPLL水千同期
信号)IDPの立上りより時間Δだけ、すなわちこの例
では遅延時間tdの3倍以上、4倍以下の時間だけ遅延
していると、タップ出力HDI〜HD3までが高レベル
になり同HD4〜HD8が低レベルのままである状態の
ときにチー2チされる。したがってD型フリップフロッ
プ102の出力11Bは、同図の右側に示すように、Q
1〜Q3が論理rl」、Q4〜Q8が論理「0」を出力
する。これは、入力水平回期信号HDIがPLL水千同
期信号HDPよりこの例では15〜20ナノ秒遅れてい
ることを示している。
D型フリップフロップすなわち極性f4足回路104は
、入力水平同期信号HDIの立上りがPLL水千同期信
号HDPの立上りより遅れているので、ラッチ時点t2
では論理「0」をQ出力120には:力する。そこでエ
ンコーダ10ftは、ラトチした論理状態を符号化し、
両水平同期信号の遅進を示す符号を付加して誤差データ
を作成し、出力34に出力する。この誤差データは誤差
データメモリ36に蓄積される。
、入力水平同期信号HDIの立上りがPLL水千同期信
号HDPの立上りより遅れているので、ラッチ時点t2
では論理「0」をQ出力120には:力する。そこでエ
ンコーダ10ftは、ラトチした論理状態を符号化し、
両水平同期信号の遅進を示す符号を付加して誤差データ
を作成し、出力34に出力する。この誤差データは誤差
データメモリ36に蓄積される。
第3図に点i 150および152で示すように、入力
水平同期信号HDIの立上りがPLL水平同期信号HD
Pの立上りより進んでいると、時刻t1におけるPLL
水平同期信号HDPの立上りでORゲー)110の出力
122が高レベルになり、時刻t2における入力水平同
期信号MDIの立上りでANDゲート108の出力11
2が高レベルになる。極性判定回路104は、ラッチ時
点t2で論理rlJをQ出力120に出力する。他の動
作は、前述した入力水平同期信号HDIの立上りがPL
L水平同期信号)IDPの立上りより遅れている場合と
同様である。
水平同期信号HDIの立上りがPLL水平同期信号HD
Pの立上りより進んでいると、時刻t1におけるPLL
水平同期信号HDPの立上りでORゲー)110の出力
122が高レベルになり、時刻t2における入力水平同
期信号MDIの立上りでANDゲート108の出力11
2が高レベルになる。極性判定回路104は、ラッチ時
点t2で論理rlJをQ出力120に出力する。他の動
作は、前述した入力水平同期信号HDIの立上りがPL
L水平同期信号)IDPの立上りより遅れている場合と
同様である。
第4図にIH期間について模式的に示すように、水平同
期信号HDIを含む映像信号170が入力端子10に入
力されると、同期分離回路20が水平同期信号HDIを
分離し、これをPLL 22および位相誤差検出回路3
2に供給する。 PLL 22は、入力水平同期信号H
DIに同期して同期信号をその出力26からADO14
および画像データメモリ16に入力する。その際PLL
22は、第4図CB)に示すように入力水平同期信号
HDIに対しである程度の時間遅れΔをもって追従する
。 ADC14は、こうした追従遅れΔを伴って発生し
たサンプリングパルス172に応動してA/D変換を行
なう。
期信号HDIを含む映像信号170が入力端子10に入
力されると、同期分離回路20が水平同期信号HDIを
分離し、これをPLL 22および位相誤差検出回路3
2に供給する。 PLL 22は、入力水平同期信号H
DIに同期して同期信号をその出力26からADO14
および画像データメモリ16に入力する。その際PLL
22は、第4図CB)に示すように入力水平同期信号
HDIに対しである程度の時間遅れΔをもって追従する
。 ADC14は、こうした追従遅れΔを伴って発生し
たサンプリングパルス172に応動してA/D変換を行
なう。
したがって、+2像信号170のうち同図(A)に斜線
にて示す部分178がサンプルされ、その先頭部分17
4の画情報はサンプルされず欠落する。しかも、lH期
間の終了に近い部分17Bのサンプリングパルスは、そ
の部分176の映像信号がすでに有効画面領域の画情報
を担っていないので、画情報がサンプルされない、した
がって、同(C)に例示するように、同(A)の斜線部
分178の画情報を含んだディジタルデータ178aが
ADO14から出力され、画像データメモリ16に格納
される。この画像データは、サンプリングパルス176
に対応す已部分17Baには画情報を含んでいない、こ
のように、入力水平同期信号)IDIに対するPLL
22の追従遅れΔがあると、元の映像信号の画情報が一
部欠落してサンプルされ、画像データメモリ1Bに蓄積
される。
にて示す部分178がサンプルされ、その先頭部分17
4の画情報はサンプルされず欠落する。しかも、lH期
間の終了に近い部分17Bのサンプリングパルスは、そ
の部分176の映像信号がすでに有効画面領域の画情報
を担っていないので、画情報がサンプルされない、した
がって、同(C)に例示するように、同(A)の斜線部
分178の画情報を含んだディジタルデータ178aが
ADO14から出力され、画像データメモリ16に格納
される。この画像データは、サンプリングパルス176
に対応す已部分17Baには画情報を含んでいない、こ
のように、入力水平同期信号)IDIに対するPLL
22の追従遅れΔがあると、元の映像信号の画情報が一
部欠落してサンプルされ、画像データメモリ1Bに蓄積
される。
一方、位相誤差検出回路32は、同期分離回路20から
の入力水平同期信号HDIとPLL 22からのPLL
水平同期信号HDPの位相を比較してその位相差および
遅進を判別する。この例では、前者に対して後者が時間
Δだけ遅れている旨を示す位相誤差データが出力34か
ら出力され、誤差データメモリ36に蓄積される。この
誤差データメモリ36への蓄積は、PLL 22の出力
26から与えられる同期信号に応動して画像データメモ
リ16への書込みと同期して行なわれる。
の入力水平同期信号HDIとPLL 22からのPLL
水平同期信号HDPの位相を比較してその位相差および
遅進を判別する。この例では、前者に対して後者が時間
Δだけ遅れている旨を示す位相誤差データが出力34か
ら出力され、誤差データメモリ36に蓄積される。この
誤差データメモリ36への蓄積は、PLL 22の出力
26から与えられる同期信号に応動して画像データメモ
リ16への書込みと同期して行なわれる。
こうして画像データメモリ16および誤差データメモリ
38にそれぞれ格納されたIH分の映像信号データと位
相誤差データは、基準発振器50の出力52から供給さ
れる安定した基準信号に同期してそれぞれの出力38お
よび48に読み出される。映像信号データは、第5図(
A)に便宜上アナログ的に示す形で位相修正回路40の
入力38に入力される。つまり、基準発振器50の出力
52から入力される水平同期信号)10を基準として所
定の時間に映像信号データ178aが画像データメモリ
18から位相修正回路40に読み出される。したがって
、元のIH分の映像信号170(第4図(A))におけ
る先頭部分170の画情報が欠落したまま、有効映像信
号期間の先頭時点t3から映像信号データ178aが読
み出される。これに対応する位相誤差データは、誤差デ
ータメモリ36の出力48から位相修正回路40に入力
される。
38にそれぞれ格納されたIH分の映像信号データと位
相誤差データは、基準発振器50の出力52から供給さ
れる安定した基準信号に同期してそれぞれの出力38お
よび48に読み出される。映像信号データは、第5図(
A)に便宜上アナログ的に示す形で位相修正回路40の
入力38に入力される。つまり、基準発振器50の出力
52から入力される水平同期信号)10を基準として所
定の時間に映像信号データ178aが画像データメモリ
18から位相修正回路40に読み出される。したがって
、元のIH分の映像信号170(第4図(A))におけ
る先頭部分170の画情報が欠落したまま、有効映像信
号期間の先頭時点t3から映像信号データ178aが読
み出される。これに対応する位相誤差データは、誤差デ
ータメモリ36の出力48から位相修正回路40に入力
される。
そこで位相修正回路40は、同CB)に示すように、出
力する映像信号データ178aの位相を位相誤差データ
に従って時間Δだけ遅らせる。したがって位相修正回路
40の出力56からは、映像信号の先頭部分174aが
期間Δだけ画情報がなく、I2像信号データ178a全
体が位相Δだけ遅れた形で映像信号170aが出力され
る。これかられかるように1位相修正回tiS40の出
力5Bに出力される映像信号170aは1元の映像信号
170の先頭部分174の画情報が欠落しているが、そ
の担っている画情報178は信号178aとして正規の
時間的位置に、すなわち元の映像信号170の画情報1
78と実質的に同じ位相で担持している。したがって出
力映像信号170aからは、 PLL 22の追従遅れ
Δに起因する時間軸の変動が実質的に除去される。
力する映像信号データ178aの位相を位相誤差データ
に従って時間Δだけ遅らせる。したがって位相修正回路
40の出力56からは、映像信号の先頭部分174aが
期間Δだけ画情報がなく、I2像信号データ178a全
体が位相Δだけ遅れた形で映像信号170aが出力され
る。これかられかるように1位相修正回tiS40の出
力5Bに出力される映像信号170aは1元の映像信号
170の先頭部分174の画情報が欠落しているが、そ
の担っている画情報178は信号178aとして正規の
時間的位置に、すなわち元の映像信号170の画情報1
78と実質的に同じ位相で担持している。したがって出
力映像信号170aからは、 PLL 22の追従遅れ
Δに起因する時間軸の変動が実質的に除去される。
この映像信号は、ディジタル・アナログ変換回路42に
て対応のアナログ信号に変換され、後処理回路44にて
必要な後処理を受け、装置出力46から所定のレートで
時間軸の安定した映像信号として出力される。
て対応のアナログ信号に変換され、後処理回路44にて
必要な後処理を受け、装置出力46から所定のレートで
時間軸の安定した映像信号として出力される。
入力水平同期信号MDIに対してPLL水平同期信号H
DPが必ず遅れるようなシステムでは、位相誤差検出検
出回路32のANDゲート108.ORゲート110お
よびD型フリップフロップ104を設けなくてもよい、
その場合、第6図に示すように、D型フリップフロップ
102のクロック人力CLKには同期分離回路20の出
力24が直接iIi統され、遅延線114の入力122
にはPLL 22の出力30が直接接続される。遅延f
i100.D型フリップフロップ102およびエンコー
ダ106の動作は、前述の第1図を参照し。
DPが必ず遅れるようなシステムでは、位相誤差検出検
出回路32のANDゲート108.ORゲート110お
よびD型フリップフロップ104を設けなくてもよい、
その場合、第6図に示すように、D型フリップフロップ
102のクロック人力CLKには同期分離回路20の出
力24が直接iIi統され、遅延線114の入力122
にはPLL 22の出力30が直接接続される。遅延f
i100.D型フリップフロップ102およびエンコー
ダ106の動作は、前述の第1図を参照し。
た入力水平同期信号HDIの立上りがPLL水千回期信
号HDPの立上りより遅れている場合と同様である。
号HDPの立上りより遅れている場合と同様である。
また、入力水平同期信号HDIに対してPLL水不同期
信号HDPが必ず進むようなシステムでは、第6図に示
す構成で、D型フリップフロップ102のクロック入力
CLKにPLL 22の出力30を入力し、遅延511
4の入力122には同期分離回路20の出力24を入力
するように修正すればよい。
信号HDPが必ず進むようなシステムでは、第6図に示
す構成で、D型フリップフロップ102のクロック入力
CLKにPLL 22の出力30を入力し、遅延511
4の入力122には同期分離回路20の出力24を入力
するように修正すればよい。
なお、ここで説明した実施例は本発明を説明するための
ものであって、本発明は必ずしもこれに限定されるもの
ではなく、本発明の精神を逸脱することなく当業者が可
能な変形および修正は本発明の範囲に含まれる。
ものであって、本発明は必ずしもこれに限定されるもの
ではなく、本発明の精神を逸脱することなく当業者が可
能な変形および修正は本発明の範囲に含まれる。
たとえば、本発明による位相差検出装置では、その位相
差を検出すべき信号は映像信号に限定されない、被検出
信号は、たとえば同期信号などの何らかの形の周期的成
分を含む信号であればよい、したがって本発明は、たと
えば磁気ディスクのスピンドルモータや磁気ヘッドドラ
ムモータなどの回転駆動装置のサーボ制御機構など、2
つの信号の位相差を検出する回路に効果的に適用される
。
差を検出すべき信号は映像信号に限定されない、被検出
信号は、たとえば同期信号などの何らかの形の周期的成
分を含む信号であればよい、したがって本発明は、たと
えば磁気ディスクのスピンドルモータや磁気ヘッドドラ
ムモータなどの回転駆動装置のサーボ制御機構など、2
つの信号の位相差を検出する回路に効果的に適用される
。
効 果
このように本発明によれば、入力映像信号の同期信号と
位相制御発振系で形成される同期信号の位相誤差を検出
し、時間軸修正用の画像メモリから読み出した映像信号
の位相をこの位相誤差に応じて修正することによって、
位相制御発振系で生ずる追従誤差を吸収し、時間軸の安
定した映像信号が出力される。したがって、カラーバー
スト信号を有さない映像信号についても有効に時間軸修
正を行なうことができる。この追従誤差の吸収はまた、
ディジタルデータベースで行なわれるので、回路構成が
簡略であり、しかも安定性と精度に慢れている。
位相制御発振系で形成される同期信号の位相誤差を検出
し、時間軸修正用の画像メモリから読み出した映像信号
の位相をこの位相誤差に応じて修正することによって、
位相制御発振系で生ずる追従誤差を吸収し、時間軸の安
定した映像信号が出力される。したがって、カラーバー
スト信号を有さない映像信号についても有効に時間軸修
正を行なうことができる。この追従誤差の吸収はまた、
ディジタルデータベースで行なわれるので、回路構成が
簡略であり、しかも安定性と精度に慢れている。
第1図は本発明による位相誤差検出回路の実施例を示す
機能ブロック図、 第2図は本発明を適用した時間軸修正装置の全体構成例
を示す接脂ブロック図、 第3図は、第1図に示す位相誤差検出回路の動作を説明
するためのタイミング波形図、5B4図および第5図は
、第2図に示す実施例のの動作を説明するための模式的
タイミング波形図、 756図は、位相誤差検出回路の他の実施例を示す第1
図と同様の機能ブロック図である。 主要部分の符号の説[η 1B、、、画像データメモリ 20、、、同期分離回路 22、、、PLL 32、、、位相誤差検出回路 3B、、、誤差データメモリ 40、、、位相修正回路 501. 、基準発振器 第4図 第5図
機能ブロック図、 第2図は本発明を適用した時間軸修正装置の全体構成例
を示す接脂ブロック図、 第3図は、第1図に示す位相誤差検出回路の動作を説明
するためのタイミング波形図、5B4図および第5図は
、第2図に示す実施例のの動作を説明するための模式的
タイミング波形図、 756図は、位相誤差検出回路の他の実施例を示す第1
図と同様の機能ブロック図である。 主要部分の符号の説[η 1B、、、画像データメモリ 20、、、同期分離回路 22、、、PLL 32、、、位相誤差検出回路 3B、、、誤差データメモリ 40、、、位相修正回路 501. 、基準発振器 第4図 第5図
Claims (1)
- 【特許請求の範囲】 1、周期的な成分を含む第1および第2の信号の間の位
相差を検出する位相差検出装置において、該装置は、 入力信号を所定の遅延時間それぞれ遅延させる複数の遅
延段を有し、該それぞれ遅延した信号を対応する各遅延
段から出力する遅延手段と、第1および第2の信号のう
ちいずれか早く到来した方を該遅延手段に前記入力信号
として与える第1のゲート手段と、 第1および第2の信号のうちいずれか遅く到来した方を
第3の信号として出力する第2のゲート手段と、 前記遅延手段の各遅延段にそれぞれ接続された複数の入
力を有し、該複数の入力に与えられる信号の状態を第3
の信号に応動して保持し、該保持された状態を表わす第
4の信号を出力する出力手段とを有することを特徴とす
る位相差検出装置。 2、特許請求の範囲第1項記載の装置において、前記出
力手段は、 前記複数の入力に与えられる信号の状態を第3の信号に
応動して保持し、第4の信号を出力する2状態回路手段
と、 第4の信号を符号化し、第1の信号と第2の信号との間
の位相差を表わす信号として出力する符号化手段とを有
することを特徴とする位相差検出装置。 3、特許請求の範囲第2項記載の装置において、前記符
号化手段は、 第1および第2の同期信号の遅進を判別する判別手段を
有し、 該判別された遅進に応じて第4の信号の符号化を行なう
ことを特徴とする位相差検出装置。 4、第1の同期信号を含む映像信号を受けて対応のディ
ジタルデータに変換する信号変換手段該信号変換手段の
出力する映像信号データを蓄積する第1の記憶手段と、 前記映像信号から第1の同期信号を抽出する同期分離手
段と、 該抽出された第1の同期信号に位相同期した第2の同期
信号を形成する位相制御発振器を有し、第2の同期信号
に従って第1の記憶手段に前記映像信号データを蓄積す
る書込み制御手段と、第1の同期信号と第2の同期信号
との間の位相差を検出する位相差検出手段と、 所定の周波数の基準信号を発生する基準発振器を有し、
該基準信号に従って第1の記憶手段から前記映像信号デ
ータを読み出す読出し制御手段と、 第1の記憶手段から読み出された映像信号データの位相
を前記検出された位相差に応じて修正する位相修正手段
とを有する映像信号の時間軸修正装置において、 前記位相差検出手段は、 複数の遅延段を有し、該それぞれ遅延した信号を対応す
る各遅延段から出力する遅延手段と、第1および第2の
同期信号のうちいずれか早く到来した方を該遅延手段に
入力信号として与える第1のゲート手段と、 第1および第2の同期信号のうちいずれか遅く到来した
方を第3の信号として出力する第2のゲート手段と、 前記遅延手段の各遅延段にそれぞれ接続された複数の入
力を有し、該複数の入力に与えられる信号の状態を第3
の信号に応動して保持し、該保持された状態を表わす第
4の信号を出力する出力手段とを有することを特徴とす
る映像信号の時間軸修正装置。 5、特許請求の範囲第4項記載の装置において、 前記出力手段は、前記複数の入力に与えられる信号の状
態を第3の信号に応動して保持し第4の信号を出力する
2状態回路手段と、 第4の信号を符号化し、第1の信号と第2の信号との間
の位相差を表わすデータとして出力する符号化手段とを
有し、 前記位相差検出手段は、該符号化された位相差データを
蓄積する第2の記憶手段を有し、 前記読出し制御手段は、前記基準信号に従って第1の記
憶手段からの映像信号データの読出しと同期して第2の
記憶手段から前記位相差データを読み出し、 前記位相修正手段は、該読み出された位相差データに従
って前記位相修正を行なうことを特徴とする時間軸修正
装置。 6、特許請求の範囲第5項記載の装置において、前記符
号化手段は、 第1および第2の同期信号の遅進を判別する判別手段を
有し、 該判別された遅進に応じて第4の信号の符号化を行なう
ことを特徴とする時間軸修正装置。 7、特許請求の範囲第5項記載の装置におい第1の記憶
手段は、少なくとも1水平走査期間の映像信号データを
蓄積可能であり、 第2の記憶手段は、第1の記憶手段に蓄積される1水平
走査期間の映像信号データに関連する位相差データを蓄
積可能であることを特徴とする時間軸修正装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61245197A JP2520886B2 (ja) | 1986-10-17 | 1986-10-17 | 位相差検出装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61245197A JP2520886B2 (ja) | 1986-10-17 | 1986-10-17 | 位相差検出装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63100882A true JPS63100882A (ja) | 1988-05-02 |
JP2520886B2 JP2520886B2 (ja) | 1996-07-31 |
Family
ID=17130065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61245197A Expired - Fee Related JP2520886B2 (ja) | 1986-10-17 | 1986-10-17 | 位相差検出装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2520886B2 (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6310930A (ja) * | 1986-07-02 | 1988-01-18 | Matsushita Electric Ind Co Ltd | クロツク発生装置 |
-
1986
- 1986-10-17 JP JP61245197A patent/JP2520886B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6310930A (ja) * | 1986-07-02 | 1988-01-18 | Matsushita Electric Ind Co Ltd | クロツク発生装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2520886B2 (ja) | 1996-07-31 |
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Legal Events
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---|---|---|---|
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