JPS63100882A - 位相差検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は位相差検出装置、七くに、周期的な成分を含む
第１および第２の信号の間の位相差を検出する位相差デ
ータｄと、これを用いて映像信号に含まれる時間軸の変
動を修正する時間軸修正装置に関する。

背景技術 たとえばＮＴＳＣ標準カラーテレビジゴン方式による複
合映像信号の時間軸を修正する時間軸修正装置ｆｉ　（
ＴＢＧ）では、入力１１！ｌ！像信号から分離された水
平同期信号に同期させて位相制御発振器（ＰＬＬ）を駆
動し、この位相同期されたＰＬＬ出力によって映像信号
をディジタル信号に変換してＴＢＧメモリに書き込んで
いる。ＴＢＧメモリに書き込まれた映像信号は、安定し
た基準信号に従ってＴＢＧメモリから読み出される。

ＴＢＧメモリに映像信号を蓄積する際の害込みクロック
はＰＬＬ出力に同期しており、これによって入力映像信
号に含まれる時間軸の変動が吸収される。しかし現実に
は、ＰＬＬは入力映像信号の同期信号に追従する際に若
干の位相遅れを生じ、この追従誤差を修正しないと出力
映像信号の表わす再生画像にゆらぎが生ずる。

ＰＬＩ、の追従誤差を修正するため、ＮＴＳ（：複合Ｉ
２像信号ではカラーバースト信号の位相が利用できる。

つまり、入力映像信号のカラーバースト信号とＰＬＬで
形成されるカラーバースト信号を比較することによって
ＰＬＬの追従誤差を判別し、その誤差に応じた位相だけ
ＴＢＧメモリからの映像信号の読出しタイミングを修正
する。これによって、時間軸修正装置からはＰＬＬの追
従誤差が除去された形で映像信号が出力される。

しかし、たとえば電子スチルカメラなどに使用されるビ
デオフロッピーに記録されるような。

ＮＴＳＣ複合映像信号の形式をとらないＰＪ！像信号、
すなわちカラーバースト信号を有さない映像信号の場合
は、このようなＮＴＳＣ映像信号用の時間軸修正装置で
はＰＬＬ追従誤差を修正することができなかった。

目　　　的 本発明は改良された位相差検出装置を提供することを目
的とする。

本発明の他の目的は、カラーバースト信号を有さない映
像信号についても有効に時間軸修正を行なうことができ
る簡略な構成の映像信号の時間軸修正装置を提供するこ
とにある。

発明の開示 本発明による位相差検出装置は、入力信号を所定の遅延
時間それぞれ遅延させる複数の遅延段を有しこのそれぞ
れ遅延した信号を対応する各遅延段から出力する遅延手
段と、第１および第２の信号のうちいずれか早く到来し
た方を遅延手段に入力信号として与える第１のゲート手
段と、第１および第２の信号のうちいずれか遅く到来し
た方を第３の信号として出力する第２のゲート手段と、
遅延手段の各遅延段にそれぞれ接続された複数の入力を
有し、複数の入力に与えられる信号の状態を第３の信号
に応動して保持し、この保持された状態を表わす第４の
信号を出力する出力手段とを有する。

本発明によればまた、第１の同期信号を含む映像信号を
受けて対応のディジタルデータに変換する信号変換手段
と、信号変換手段の出力する映像信号データを蓄積する
７ｊＳＩの記憶手段と、映像信号からｍｉの同期信号を
抽出する同期分離手段と、抽出された第１の同期信号に
位相同期した第２の同期信号を形成する位相制御発振器
を有し、第２の同期信号に突って第１の記憶手段に映像
信号データを蓄積する書込み制御手段と、第１の同期信
号と第２の同期信号との間の位相差を検出する位相差検
出手段と、所定の周波数の基準信号を発生する基準発振
器を有し、基準信号に従って第１の記憶手段から映像信
号データを読み出す読出し制御手段と、第１の記憶手段
から読み出された映像信号データの位相をこの検出され
た位相差に応じて修正する位相修正手段とを有する映像
信号の時間軸修正装置において、位相差検出手段は、入
力信号を所定の遅延時間それぞれ遅延させる複数の遅延
段を有しこのそれぞれ遅延した信号を対応する各遅延段
から出力する遅延手段と、７ＦＳｌおよび第２の同期信
号のうちいずれか早く到来した方を遅延手段に入力信号
として与える第１のゲート手段と、第１および第２の同
期信号のうちいずれか遅く到来した方を第３の信号とし
て出力する第２のゲート手段と、遅延手段の各遅延段に
それぞれ接続された複数の入力を有し、複数の入力に与
えられる信号の状態を第３の信号に応動して保持し、保
持された状態を表わす第４の信号を出力する出力手段と
を有する。

実施例の説明 次に添付図面を参照して本発明による位相差検出装首を
映像信号の時間軸修正装置に適用した実施例を詳細に説
明する。

第２図を参照すると、本発明の実施例である時間軸修正
装置は、映像信号が入力される入力端子１０が前処理回
路１２およびアナログ・ディジタル変換回路（ＡＤＣ）
　１４を介して画像データメモリ１６に接続されている
。入力端子１０に入力されるＩ２像信号は、ＭＴＳＣ複
合映像信号の形式のものでなくてもよく、したがってカ
ラーバースト信号を有さないものでよい、たとえば電子
スチルカメラなどに使用されるビデオフロッピーに記録
されるような形式％式％ 入力端子１０に入力された映像信号は、前処理回路１２
で前処理を受け、ＡＤＣ１４にてそのレベルを表わすデ
ィジタルデータに変換され、画像データメモリ１６に書
込みボート１８から古き込まれる。

画像データメモリ１６は、映像信号の少なくとも１水平
走査（１）ｌ）期間分の映像信号データを蓄積可濠な記
憶容量を有するＲＡ）ｌまたはシフトレジスタである。

その書込みは、同期分離回路２０および位相制御発振器
（ＰＬＬ）　２２に同期して行なわれる。同期分離回路
２０は、入力端子ｌＯに与えられる映像信号から水平同
期信号）Ｉｌｌｌを抽出し、これを出力２４に出力する
。ＰＬＬ　２２は、この入力水平同期信号ＨＤＩに同期
して位相の制御された同期信号を形成し、これをその出
力２ＢからＡＤＯ１４および画像データメモリ１６へ供
給する位相同期ループである。

画像データメモリ１Ｂの書込み制御入力には、ＰＬＬ　
２２の同期信号出力２６が接続されている。これらＰＬ
Ｌ　２２とその接続線によって画像データメモリ１Ｂお
よび誤差データメモリ３６の書込み制御回路が構成され
ている。　ＰＬＬ出力２６の同期信号に応動して、ＡＤ
Ｏ１４はその入力２８の映像信号を対応するディジタル
信号に変換し、そのディジタル信号が画像データメモリ
１Ｂに書き込まれる。

そこで、入力端子１０に入力される映像信号に時間軸の
変動が含まれると、基本的には、ＰＬＬ　２２がこれに
追従して同期信号をその出力２Ｓに発生する。同期信号
に応動して、Ａ［ｌＣ１４はアナログ・ディジタル変換
を行ない、このディジタルデータが画像データメモリ１
６に書き込まれる。したがって基本的には、入力映像信
号の時間軸変動が修正された形で映像信号データが画像
データメモリ１６に格納される。

同期分離回路２０の水平同期信号出力２４にはまた、位
相誤差検出回路３２も接続されている０位相誤差検出回
路３２は、ＰＬＬ　２２の出力３０にも接続され、ＰＬ
Ｌ　２２からその発生する水平同期信号ＨＤＰを受ける
０位相誤差検出回路３２は、後に詳述するように、両人
モ同期信号ＨｎＩおよびＨ［）Ｐの位相を比較してその
位相差および遅進を判別する回路である。その判別結果
すなわち誤差データは、出力３４にディジタルデータの
形で出力される。

位相誤差検出回路３２の出力３４は、誤差データメモリ
３６の書込みボートに接続されている。誤差データメモ
リ３６は、少なくとも１）１期間分の誤差データな蓄積
可１Σな記憶容量を有するＲＡＭまたはシフトレジスタ
である。誤差データメモリ３６の書込み制御端子には、
ＰＬＬ　２２の同期信号出力２６も接続されている。そ
の書込みは、ＰＬＬ　２２からの同期信号に応動して行
なわれ、したがって、画像データメモリ１６の書込みと
同期している。

画像データメモリ１６の読出しボート３８は、位相修正
回路４０．ディジタル・アナログ変換回路（ＤＡＣ）　
４２および後処理回路４４を介して装訝出力４Ｂに接続
されている。誤差データメモリ３６の読出しボート４８
も位相修正回路４０に接続されている。両メモリ１６お
よび３Ｂの読出し制御入力には、基準発振器５０の基準
信号出力５２が接続されている。基準−発振器５０は、
安定した周波数で基準信号をその出力５２に発生する自
走発振回路である。これらによって、両メモリ１６およ
び３６の読出し制御回路が構成されている。

位相修正回路４０は、基準発振器５０からの基準信号に
同期して画像データメモリ１８から読み出された映像信
号データの位相を、基準発振器５０の基準信号出力５４
から受ける水平同期信号を基準としてＩＨ期間ごとに、
同じく基準信号に同期して誤差データメモリ３６から読
み出された誤差データに応じた分だけ修正してその出力
５６へ出力する機ｆ上部である。

ＤＡＣ４２は、位相修正回路４０の出力５８から出力さ
れる位相修正された映像信号をアナログ信号に変換する
信号変換回路である。このアナログ信号は後処理回路４
４で後処理が行なわれ、安疋した時間軸を有する映像信
号として装置出力４６から出力される。

位相誤差検出回路３２は、たとえば第１図に示すように
、を動遅延線１００．Ｄ型フリップフロップ１０２およ
び１０４．エンコーダ１０１３．　ＡＮＤゲート１０８
．ならびにＯＲゲート１１０が図示のように接続されて
構成されている。　　ＡＮＤゲート１０８．およびＯＲ
ゲート１１０の一方の入力、ならびにＤ型フリップフロ
ップ１０４のクロック入力は、同期分離回路２０の水平
同期信号出力２４に接続されている。またＡＮＤゲー）
　１０Ｂ、およびＯＲゲート１１０の他方の入力、なら
びにＤ型フリップフロップ１０４のＤ入力には、ＰＬＬ
２２の水平同期信号出力３０が接続されている。　ＡＮ
Ｄゲート１０８の出力１１２はＤ型フリップフロップ１
０２のクロック入力ＣＬＫに接続されている。

能動遅延線１００は、タップ付遅延線１１４およびバッ
ファ増幅器１１Ｂを有する。遅延線１１４は、本実施例
では８木のタップを使用し、タップ１段につき遅延時間
ｔｄが５ナノ秒の遅延出力が得られる。したがって、こ
の位相誤差検出回路３２の誤差検出分解能は５ナノ秒で
ある。各ター、プにはパー。

ファ増幅器ｌｌＢが接続され、それらの出力Ｈａｌｌ〜
ＨＤ８がＤ型フリー２ブフロップ１０２のＤ入力に接続
されている。これによって遅延段が構成されている。

Ｄ型フリップフロップ１０２は、８木のＱ出力Ｑｌ〜Ｑ
８を有する。これらのＱ出力Ｑｌ−０８には、Ｄ入力）
１０１〜ＨＩＩＩＩの対応するもののレベル状態が出力
される。この出力レベル状態は、クロック人力ＣＬＫが
高レベルになった時点で保持される。

Ｄ型フリップフロップ１０２の８本の出力Ｑ１〜Ｑ８は
、エンコーダ１０Ｂの８木の入力１１８に対応して接続
されている。エンコーダ１０Ｂは、これら８木の入力１
１８のレベル状態を符号化してそれに対応する位相誤差
データを形成し、その出力３４に出力する符号化回路で
ある。この符号化は、後に位相修正回路４０にて映像信
号データの位相修正演算を実行しやすい形に誤差データ
を変換するためものである。

その符号化則は、２種類がＤ型フリップフロップ１０４
のＱ出力１２０によって選択的に設定される。Ｄ型フリ
ップフロップ１０４は、同期分離回路２０の出力２４か
ら受ける入力水平同期信号）１０１とＰＬＬ　２２の出
力３０から受けるＰＬＬ水平同期信号ＨＤＰの位相を比
較し、両者の遅進を判定する極性判定回路である。

第３図に”［にて示すように、入力水平同期信号ＭＤＩ
の立上りがＰＬＬ水平同期信号ＨＤＰの立上りより遅れ
ていると、時刻ｔｌにおける入力水平同期信号ＭＤＩの
立上りでＯＲゲー）１１０の出力１２２が高レベルにな
り、遅延線ＩＨの各タップＨＤ１−ＨＯ２からは１段に
つき時間ｔｄの遅延で高レベルの出力が出力される。

次に、時刻ｔ２においてＰＬＬ水平同期信号ＨＯＰが立
ち上り、これによってＡＮＤゲート１０８の出力１１２
が高レベルになる。そこでＤ型フリップフロップ１０２
はその時の入力状態をラッチする。図示のように、たと
えば入力水平同期信号ＨＤＩの立上りがＰＬＬ水千同期
信号）ＩＤＰの立上りより時間Δだけ、すなわちこの例
では遅延時間ｔｄの３倍以上、４倍以下の時間だけ遅延
していると、タップ出力ＨＤＩ〜ＨＤ３までが高レベル
になり同ＨＤ４〜ＨＤ８が低レベルのままである状態の
ときにチー２チされる。したがってＤ型フリップフロッ
プ１０２の出力１１Ｂは、同図の右側に示すように、Ｑ
１〜Ｑ３が論理ｒｌ」、Ｑ４〜Ｑ８が論理「０」を出力
する。これは、入力水平回期信号ＨＤＩがＰＬＬ水千同
期信号ＨＤＰよりこの例では１５〜２０ナノ秒遅れてい
ることを示している。

Ｄ型フリップフロップすなわち極性ｆ４足回路１０４は
、入力水平同期信号ＨＤＩの立上りがＰＬＬ水千同期信
号ＨＤＰの立上りより遅れているので、ラッチ時点ｔ２
では論理「０」をＱ出力１２０には：力する。そこでエ
ンコーダ１０ｆｔは、ラトチした論理状態を符号化し、
両水平同期信号の遅進を示す符号を付加して誤差データ
を作成し、出力３４に出力する。この誤差データは誤差
データメモリ３６に蓄積される。

第３図に点ｉ　１５０および１５２で示すように、入力
水平同期信号ＨＤＩの立上りがＰＬＬ水平同期信号ＨＤ
Ｐの立上りより進んでいると、時刻ｔ１におけるＰＬＬ
水平同期信号ＨＤＰの立上りでＯＲゲー）１１０の出力
１２２が高レベルになり、時刻ｔ２における入力水平同
期信号ＭＤＩの立上りでＡＮＤゲート１０８の出力１１
２が高レベルになる。極性判定回路１０４は、ラッチ時
点ｔ２で論理ｒｌＪをＱ出力１２０に出力する。他の動
作は、前述した入力水平同期信号ＨＤＩの立上りがＰＬ
Ｌ水平同期信号）ＩＤＰの立上りより遅れている場合と
同様である。

第４図にＩＨ期間について模式的に示すように、水平同
期信号ＨＤＩを含む映像信号１７０が入力端子１０に入
力されると、同期分離回路２０が水平同期信号ＨＤＩを
分離し、これをＰＬＬ　２２および位相誤差検出回路３
２に供給する。　ＰＬＬ　２２は、入力水平同期信号Ｈ
ＤＩに同期して同期信号をその出力２６からＡＤＯ１４
および画像データメモリ１６に入力する。その際ＰＬＬ
　２２は、第４図ＣＢ）に示すように入力水平同期信号
ＨＤＩに対しである程度の時間遅れΔをもって追従する
。　ＡＤＣ１４は、こうした追従遅れΔを伴って発生し
たサンプリングパルス１７２に応動してＡ／Ｄ変換を行
なう。

したがって、＋２像信号１７０のうち同図（Ａ）に斜線
にて示す部分１７８がサンプルされ、その先頭部分１７
４の画情報はサンプルされず欠落する。しかも、ｌＨ期
間の終了に近い部分１７Ｂのサンプリングパルスは、そ
の部分１７６の映像信号がすでに有効画面領域の画情報
を担っていないので、画情報がサンプルされない、した
がって、同（Ｃ）に例示するように、同（Ａ）の斜線部
分１７８の画情報を含んだディジタルデータ１７８ａが
ＡＤＯ１４から出力され、画像データメモリ１６に格納
される。この画像データは、サンプリングパルス１７６
に対応す已部分１７Ｂａには画情報を含んでいない、こ
のように、入力水平同期信号）ＩＤＩに対するＰＬＬ　
２２の追従遅れΔがあると、元の映像信号の画情報が一
部欠落してサンプルされ、画像データメモリ１Ｂに蓄積
される。

一方、位相誤差検出回路３２は、同期分離回路２０から
の入力水平同期信号ＨＤＩとＰＬＬ　２２からのＰＬＬ
水平同期信号ＨＤＰの位相を比較してその位相差および
遅進を判別する。この例では、前者に対して後者が時間
Δだけ遅れている旨を示す位相誤差データが出力３４か
ら出力され、誤差データメモリ３６に蓄積される。この
誤差データメモリ３６への蓄積は、ＰＬＬ　２２の出力
２６から与えられる同期信号に応動して画像データメモ
リ１６への書込みと同期して行なわれる。

こうして画像データメモリ１６および誤差データメモリ
３８にそれぞれ格納されたＩＨ分の映像信号データと位
相誤差データは、基準発振器５０の出力５２から供給さ
れる安定した基準信号に同期してそれぞれの出力３８お
よび４８に読み出される。映像信号データは、第５図（
Ａ）に便宜上アナログ的に示す形で位相修正回路４０の
入力３８に入力される。つまり、基準発振器５０の出力
５２から入力される水平同期信号）１０を基準として所
定の時間に映像信号データ１７８ａが画像データメモリ
１８から位相修正回路４０に読み出される。したがって
、元のＩＨ分の映像信号１７０（第４図（Ａ））におけ
る先頭部分１７０の画情報が欠落したまま、有効映像信
号期間の先頭時点ｔ３から映像信号データ１７８ａが読
み出される。これに対応する位相誤差データは、誤差デ
ータメモリ３６の出力４８から位相修正回路４０に入力
される。

そこで位相修正回路４０は、同ＣＢ）に示すように、出
力する映像信号データ１７８ａの位相を位相誤差データ
に従って時間Δだけ遅らせる。したがって位相修正回路
４０の出力５６からは、映像信号の先頭部分１７４ａが
期間Δだけ画情報がなく、Ｉ２像信号データ１７８ａ全
体が位相Δだけ遅れた形で映像信号１７０ａが出力され
る。これかられかるように１位相修正回ｔｉＳ４０の出
力５Ｂに出力される映像信号１７０ａは１元の映像信号
１７０の先頭部分１７４の画情報が欠落しているが、そ
の担っている画情報１７８は信号１７８ａとして正規の
時間的位置に、すなわち元の映像信号１７０の画情報１
７８と実質的に同じ位相で担持している。したがって出
力映像信号１７０ａからは、　ＰＬＬ　２２の追従遅れ
Δに起因する時間軸の変動が実質的に除去される。

この映像信号は、ディジタル・アナログ変換回路４２に
て対応のアナログ信号に変換され、後処理回路４４にて
必要な後処理を受け、装置出力４６から所定のレートで
時間軸の安定した映像信号として出力される。

入力水平同期信号ＭＤＩに対してＰＬＬ水平同期信号Ｈ
ＤＰが必ず遅れるようなシステムでは、位相誤差検出検
出回路３２のＡＮＤゲート１０８．ＯＲゲート１１０お
よびＤ型フリップフロップ１０４を設けなくてもよい、
その場合、第６図に示すように、Ｄ型フリップフロップ
１０２のクロック人力ＣＬＫには同期分離回路２０の出
力２４が直接ｉＩｉ統され、遅延線１１４の入力１２２
にはＰＬＬ　２２の出力３０が直接接続される。遅延ｆ
ｉ１００．Ｄ型フリップフロップ１０２およびエンコー
ダ１０６の動作は、前述の第１図を参照し。

た入力水平同期信号ＨＤＩの立上りがＰＬＬ水千回期信
号ＨＤＰの立上りより遅れている場合と同様である。

また、入力水平同期信号ＨＤＩに対してＰＬＬ水不同期
信号ＨＤＰが必ず進むようなシステムでは、第６図に示
す構成で、Ｄ型フリップフロップ１０２のクロック入力
ＣＬＫにＰＬＬ　２２の出力３０を入力し、遅延５１１
４の入力１２２には同期分離回路２０の出力２４を入力
するように修正すればよい。

なお、ここで説明した実施例は本発明を説明するための
ものであって、本発明は必ずしもこれに限定されるもの
ではなく、本発明の精神を逸脱することなく当業者が可
能な変形および修正は本発明の範囲に含まれる。

たとえば、本発明による位相差検出装置では、その位相
差を検出すべき信号は映像信号に限定されない、被検出
信号は、たとえば同期信号などの何らかの形の周期的成
分を含む信号であればよい、したがって本発明は、たと
えば磁気ディスクのスピンドルモータや磁気ヘッドドラ
ムモータなどの回転駆動装置のサーボ制御機構など、２
つの信号の位相差を検出する回路に効果的に適用される
。

効　　果 このように本発明によれば、入力映像信号の同期信号と
位相制御発振系で形成される同期信号の位相誤差を検出
し、時間軸修正用の画像メモリから読み出した映像信号
の位相をこの位相誤差に応じて修正することによって、
位相制御発振系で生ずる追従誤差を吸収し、時間軸の安
定した映像信号が出力される。したがって、カラーバー
スト信号を有さない映像信号についても有効に時間軸修
正を行なうことができる。この追従誤差の吸収はまた、
ディジタルデータベースで行なわれるので、回路構成が
簡略であり、しかも安定性と精度に慢れている。

【図面の簡単な説明】

第１図は本発明による位相誤差検出回路の実施例を示す
機能ブロック図、 第２図は本発明を適用した時間軸修正装置の全体構成例
を示す接脂ブロック図、 第３図は、第１図に示す位相誤差検出回路の動作を説明
するためのタイミング波形図、５Ｂ４図および第５図は
、第２図に示す実施例のの動作を説明するための模式的
タイミング波形図、 ７５６図は、位相誤差検出回路の他の実施例を示す第１
図と同様の機能ブロック図である。 主要部分の符号の説［η １Ｂ、、、画像データメモリ ２０、、、同期分離回路 ２２、、、ＰＬＬ ３２、、、位相誤差検出回路 ３Ｂ、、、誤差データメモリ ４０、、、位相修正回路 ５０１．　、基準発振器 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １、周期的な成分を含む第１および第２の信号の間の位
   相差を検出する位相差検出装置において、該装置は、 入力信号を所定の遅延時間それぞれ遅延させる複数の遅
   延段を有し、該それぞれ遅延した信号を対応する各遅延
   段から出力する遅延手段と、第１および第２の信号のう
   ちいずれか早く到来した方を該遅延手段に前記入力信号
   として与える第１のゲート手段と、 第１および第２の信号のうちいずれか遅く到来した方を
   第３の信号として出力する第２のゲート手段と、 前記遅延手段の各遅延段にそれぞれ接続された複数の入
   力を有し、該複数の入力に与えられる信号の状態を第３
   の信号に応動して保持し、該保持された状態を表わす第
   ４の信号を出力する出力手段とを有することを特徴とす
   る位相差検出装置。 ２、特許請求の範囲第１項記載の装置において、前記出
   力手段は、 前記複数の入力に与えられる信号の状態を第３の信号に
   応動して保持し、第４の信号を出力する２状態回路手段
   と、 第４の信号を符号化し、第１の信号と第２の信号との間
   の位相差を表わす信号として出力する符号化手段とを有
   することを特徴とする位相差検出装置。 ３、特許請求の範囲第２項記載の装置において、前記符
   号化手段は、 第１および第２の同期信号の遅進を判別する判別手段を
   有し、 該判別された遅進に応じて第４の信号の符号化を行なう
   ことを特徴とする位相差検出装置。 ４、第１の同期信号を含む映像信号を受けて対応のディ
   ジタルデータに変換する信号変換手段該信号変換手段の
   出力する映像信号データを蓄積する第１の記憶手段と、 前記映像信号から第１の同期信号を抽出する同期分離手
   段と、 該抽出された第１の同期信号に位相同期した第２の同期
   信号を形成する位相制御発振器を有し、第２の同期信号
   に従って第１の記憶手段に前記映像信号データを蓄積す
   る書込み制御手段と、第１の同期信号と第２の同期信号
   との間の位相差を検出する位相差検出手段と、 所定の周波数の基準信号を発生する基準発振器を有し、
   該基準信号に従って第１の記憶手段から前記映像信号デ
   ータを読み出す読出し制御手段と、 第１の記憶手段から読み出された映像信号データの位相
   を前記検出された位相差に応じて修正する位相修正手段
   とを有する映像信号の時間軸修正装置において、 前記位相差検出手段は、 複数の遅延段を有し、該それぞれ遅延した信号を対応す
   る各遅延段から出力する遅延手段と、第１および第２の
   同期信号のうちいずれか早く到来した方を該遅延手段に
   入力信号として与える第１のゲート手段と、 第１および第２の同期信号のうちいずれか遅く到来した
   方を第３の信号として出力する第２のゲート手段と、 前記遅延手段の各遅延段にそれぞれ接続された複数の入
   力を有し、該複数の入力に与えられる信号の状態を第３
   の信号に応動して保持し、該保持された状態を表わす第
   ４の信号を出力する出力手段とを有することを特徴とす
   る映像信号の時間軸修正装置。 ５、特許請求の範囲第４項記載の装置において、 前記出力手段は、前記複数の入力に与えられる信号の状
   態を第３の信号に応動して保持し第４の信号を出力する
   ２状態回路手段と、 第４の信号を符号化し、第１の信号と第２の信号との間
   の位相差を表わすデータとして出力する符号化手段とを
   有し、 前記位相差検出手段は、該符号化された位相差データを
   蓄積する第２の記憶手段を有し、 前記読出し制御手段は、前記基準信号に従って第１の記
   憶手段からの映像信号データの読出しと同期して第２の
   記憶手段から前記位相差データを読み出し、 前記位相修正手段は、該読み出された位相差データに従
   って前記位相修正を行なうことを特徴とする時間軸修正
   装置。 ６、特許請求の範囲第５項記載の装置において、前記符
   号化手段は、 第１および第２の同期信号の遅進を判別する判別手段を
   有し、 該判別された遅進に応じて第４の信号の符号化を行なう
   ことを特徴とする時間軸修正装置。 ７、特許請求の範囲第５項記載の装置におい第１の記憶
   手段は、少なくとも１水平走査期間の映像信号データを
   蓄積可能であり、 第２の記憶手段は、第１の記憶手段に蓄積される１水平
   走査期間の映像信号データに関連する位相差データを蓄
   積可能であることを特徴とする時間軸修正装置。