JPS6273235A

JPS6273235A - 表示装置の駆動方法

Info

Publication number: JPS6273235A
Application number: JP21416985A
Authority: JP
Inventors: Junichi Owada; 淳一大和田; Ryoji Oritsuki; 折付　良二
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-09-27
Filing date: 1985-09-27
Publication date: 1987-04-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は表示装置の駆動方法に係り、特に透明基板上に
形成した薄膜トランジスタ（ＴＦＴ）を用いた液晶アク
ティブマトリックスデスプレイの駆動方法に関する。

〔発明の背景〕

上述したこの種の表示装置は、第２図（ａ）に示される
ように、Ｘ方向およびＹ方向へそれぞれ複数個に配置し
た配線の各交点部にｎチャネル型のＴＦ”Ｔ素子１及び
液晶セル２を配置し、この各液晶セル２が全体表示画面
のうち一画素を構成したものとなっている。前記ＴＦＴ
素子１は、第２図（ｂ）に示すように、そのゲートがＸ
方向の配線（走査配線）３に、ドレインはＹ方向の配線
（信号配線）４にそれぞれ接続されている。ソースは前
記液晶セル２の一方の電極に接続され、また前記液晶セ
ル２の他方の電極は他の全ての液晶セル２の他方の電極
と共通に接続されている。

このように構成された表示装置は、たとえば最上段最左
列の液晶セルを表示する場合法のようにして駆動されて
いた。すなわち、第３図に示すように、最上行の走査配
線には第３図（ａ）に示すタイミングでＶ　ｓ　ｃ　ａ
　ｎ信号が印加される。これは書き込み時のＶ工（オン
信号）とそれ以降のＶ４（オフ信号）が繰り返えされる
信号でありオン信号から次のオン信号までの期間は表示
装置全体における一走査が完了している期間となる（こ
の期間は１フレームに対応づけられる）。次に、最左列
の信号配線には第３図（ｂ）に示すタイミングでｖｓＩ
ｇ信号が印加される。これはｖ６を基準にそれよりも高
い電圧ＶＬ１．低い電圧ｖ７がらなり、前記Ｖｓｃａｎ
信号の１フレームのオン信号と同期がとられてｖｌｌ、
次のフレームのオン信号と同期がとれてＶ７．さらに次
のフレームのオン信号と同期がとられてｖ５というよう
に交流駆動され、これにより液晶セルの高寿命を図って
いる。

このような駆動を行った場合、ＴＦＴ素子１のソースに
接続された液晶セル２の一方の電極には第３図（ｃ）の
ような電圧波形で電圧が印加されることになる。すなわ
ち、１フレームの走査にあってはＶＢ　　（＞ＶＢ　）
の電圧が印加されつづけ、また次のフレームの走査にあ
ってはＶ７　　（＜ＶＢ　）の電圧が印加されつづけら
れる。

また、最上段最左列の液晶セルを表示させない場合、上
述のＶ　ｓ　Ｉｎ信号を第３図（ｆ）に示すＶ　Ｓ　ｌ
　ｎ′　　信号とする。この場合、ＴＦＴ３１１子１の
ソースに接続されている液晶セル２の一方の電極はｖ６
に保持されたものとなる（テレジジョン学会全国大会予
稿集６−６　　Ｐ］３７参照）。

しかしながら、従来のこのような駆動方法においては、
その水平使用によって表示品質およびＴＦＴ素子の劣化
が生ずることを本発明者等は発見した。

〔発明の目的〕

それ故、本発明の目的は、永年使用によって表示品質お
よびＴＦＴ素子の劣化が生ずることのない表示装置の駆
動方法を提供するものである。

〔発明の概要〕

本発明者等は、−ヒ記発見に基づいて鋭意研究の結果、
次のことが判明した。すなわち、まず、ｎチャネル型の
ＴＦＴ素子の特性は、第４図（、）に示されるものとな
る。同図において、横軸ゲート電圧（ｖｇ　）をとり、
縦軸にドレイン・ソース電流（ｎ　ｏｇ　Ｔ　ｄｓ）を
とっている。ゲート電圧Ｖｚが正の場合、ＴＦＴ素子の
チャネル部に電子が誘起され、Ｖｇの増大とともに電流
が急激に増加する。また、ゲート電圧Ｖ＃が負の場合、
ＴＦＴ素子のチャネル部にホールが誘起され、このホー
ルがソース・ドレイン部に流れ込んでしまうため、Ｖｔ
を負側へ増大させるに従い電流が増大することになる。

このゲート電圧の負側の電圧印下にともなう前記電流の
増大はＴＦＴ素子のオフ抵抗の低下をもたらすことにな
り、このため、液晶セルに印加される電圧が低下する。

このことは、液晶セルの表示品質を劣化させる一因とな
るものである。

また、ＴＦＴを使用した場合、そのしきい値電圧ｖ十り
の変動を第４図（ｂ）に示す。同図において横軸には時
間（１２ｏｇＴ）を、縦軸にはしきい値電圧（Ｖ＋ｈ）
をとっている。このしきい値電圧ｖ＋ｈの変動は、ソー
ス・ドレイン電極に対するゲート電極の電位差、いわゆ
るストレス電圧Ｖ　ｓ　ｔ　ｒ　ｅ　ｓ　ｓに大きく影
響する。同図から明らかなように、　Ｖｓｔｒｅｓｓの
絶対値が大きくなればなるほど、しきい値電圧ｖ＋ｈの
変動が大きくなる。しかも、このしきい値電圧ｖ＋ｈの
変動はＶｓｔｒｅｓｓが０の状態になった際に元の状態
に復帰できるというものではなく、Ｖｓｔｒｅｓｓが印
加されるたびに蓄積されるという現象がみられる。ちな
みに、この蓄積は、同図からも明らかなように時間Ｔの
対数値にほぼ比例する傾向にある。

このようなＴＦＴ素子の特性を基にして、従来の表示装
置の駆動方法を検討してみると次のようなことが判明す
る。表示装置において表示されている液晶セルに対応づ
けられるＴＦＴ素子のストレス電圧Ｖｓ＊ｒｅｓｓはそ
のゲート電極に印加されているＶｓｃ口とドレイン電極
に印加されているＶｓ＋ｇとの差、あるいは前記Ｖｓｃ
ａｎとソース電極に印加されているＶＬＯとの差で表わ
され、その波形はそれぞれ第３図（ｄ）、（ｅ）のよう
に示される。

そしてＴＦＴ素子の特性劣化はストレス電圧Ｖｓｔｒｅ
ｓｓの絶対値が大きいことに起因することを考えれば、
第３図（ｄ）、（ｅ）において斜線を施した部分におい
て少なくとも影響を与え、したがって、この斜線部にお
ける電圧の絶対値を小さくすればよいことになる。

なお、前記表示装置において表示されていない液晶セル
に対応づけられるＴＦＴ＊子のストレス電圧は、第３図
（ｈ）、（ｉ）に示している。

このようなことから１本発明は上述したように、ＴＦＴ
素子に印加されるストレス電圧Ｖｓｔｒｅｓｓを小さく
するとともに、表示品質劣化の一因となるゲート電圧の
負電圧の減少を図る駆動方法を考えだしたのである。

〔発明の実施例〕

第１図は本発明による表示装置の駆動方法の一実施例を
示すタイミング図である。この駆動方法において、従来
と異なる点は表査配線に印加する走査電圧Ｖｓｃａｎに
ある。すなわち、第１図（ａ）に示すように、表示部全
体を複数個走査し、そのうちの１回の走査の期間に対応
づけられる部分をフレームと称すると、１回目のフレー
ムにおけるＶｚの電圧印加以降および２回目のフレーム
におけるｖｌの電圧印加時まで、３回目のフレームにお
けるｖｌの電圧印加以降および４回目のフレームにおけ
るｖ１電圧印加時までというように、奇数回目のフレー
ムにおいて電圧Ｖａを印加させるようにしたものである
。

本実施例の場合において、奇数回目のフ１ノームに電圧
Ｖａを印加させるようにしたのは、信号配線に信号電圧
ｖｓ１が印加され、この結果ＴＦＴ素子のソース電極が
高電位となっていることに基づく。

また、ｖ８の値としては、従来のｖ４の値より大きいこ
とはいうまでもないが、表示駆動を達成させるため信号
電圧Ｖ　ｓ　Ｉｇの基準電圧ｖ８より大きくならないこ
とが必要である。ただＴＦＴ素子のしきい値電圧ｖ＋ｈ
を考慮すれば厳密にはこのしきい値電圧ｖ＋ｈと前記信
号電圧Ｖ　ｓ　Ｉｇの基準電圧ｖ８の和より大きくなら
ないこととなる。

このような駆動方法によれば、Ｔ　Ｆ　Ｔ　＊子に印加
されるストレス電圧Ｖ　ｍ　ｔ　ｒ　ａ　ｓ　ｓは、表
示されている液晶セルに対応するものとして、第１図（
ｄ）。

（ｅ）に、表示されていない液晶セルに対応するものと
して、第１図（ｈ）、（ｉ）にそれぞれ示される。この
ような波形図から明らかなように、奇数フレームにおけ
るＶｓ電圧印加以降、次のフレームのｖ１電圧印加まで
のストレス電圧は、第３図（ｄ）、（ｅ）、（ｈ）、（
ｉ）と比較して（Ｖａ−Ｖ４）分だけ小さくなっている
。

したがって、ＴＦＴ素子のしきい値電圧ｖ＋ｈの変動を
抑制することができるようになり、素子劣化を防ぐこと
ができるようになる。

第５図は、本発明による表示装置の駆動方法の他の実施
例を示すタイミング図である。第１図に示した実施例と
異なる部分は、偶数フレームにおいて印加するＶ　ｓ　
ｃ　ａ　ｎのオン電圧をＶｗより小さなＶｚにしたこと
にある。このｖ２の値としてはＶ□、の基準電圧ｖ６厳
密にはこのｖ６にＴＦＴのしきい値電圧ｖ＋ｈを加えた
値より大きくなければならない。

このようにすることにより、■！印加時におけるＴＦＴ
のストレス電圧Ｖ　ｓ　ｔ　ｒ　ｓ　ｓ　をも小さくで
きることは、第５図（ｄ）、（ｅ）、（ｈ）、（ｉ）か
らも明らかとなる。

ここで、第５図（、）に示す走査電圧Ｖｓｃａｎを得る
一実施例について第６図を用いて説明する。

たとえば第６図（ａ）に示すように、Ｖｎ　−Ｖδ＝Ｖ
ｚ−Ｖａとなる波形の走査電圧ｖ５Ｃａｎは、第６図（
ｂ）に示すような加算回路を用いることが装置の複雑化
を避けることができる。前記加算回路の入力には第６図
（ａ）に示すＶム。１およびＶ　Ｉ　Ｅｌ　ｔを印加す
ることによりそれらが加算されて、第１図（ａ）に示す
走査電圧が得られる。

第５図に示した実施例は、第１図に示した実施例に偶数
フレームの書き込み時の電圧を改良したものであるが、
第１図に示した実施例をともなうことなく、単独で偶数
フレームの書き込み時の電圧を改良するようにしても効
果的であることはいうまでもない。

〔発明の効果〕

以上説明したことから明らかなように、本発明による表
示装置の駆動方法によれば、永年使用によって表示品質
およびＴＦＴ素子の劣化を生じさせることがなくなる。

【図面の簡単な説明】

第１図は本発明による表示装置の駆動方法の一実施例を
示すタイミング図、第２図（ａ）、（ｂ）は本発明の対
象となる表示装置の回路図、第３図は従来の表示装置の
駆動方法の一例を示すタイミング図、第４図（ａ）、（
ｂ）は本発明が至る原因となったＴＦＴ素子の特性図、
第５図は本発明による表示装置の駆動方法の他の実施例
を示すタイミング図、第６図は第５図に示す走査電圧波
形を得るための一実施例を示す説明図である。１・・・ＴＦＴ素子、２・・・液晶セル、３・・・走査
配線、４・・・信号配線。

Claims

【特許請求の範囲】１、ゲートに走査電極が印加され、ドレインに信号電圧
が印加されるＴＦＴ素子のソースに接続された液晶セル
を一画素とし、前記信号電圧を交流駆動する表示装置の
駆動方法において、前記信号電圧が基準値より高電位と
なるフレームにおける走査電圧のオフ信号の電圧を前記
基準値に近づけたことを特徴とする表示装置の駆動方法
。２、ゲートに走査電極が印加され、ドレインに信号電圧
が印加されるＴＦＴ素子のソースに接続された液晶セル
を一画素とし、前記信号電圧を交流駆動する表示装置の
駆動方法において、前記信号電圧が基準値より低電位と
なるフレームにおける走査電圧のオン信号の電圧を前記
基準値に近づけたことを特徴とする表示装置の駆動方法
。