JPS6260070A - ハツチングパタ−ン生成装置 - Google Patents
ハツチングパタ−ン生成装置Info
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- JPS6260070A JPS6260070A JP20010485A JP20010485A JPS6260070A JP S6260070 A JPS6260070 A JP S6260070A JP 20010485 A JP20010485 A JP 20010485A JP 20010485 A JP20010485 A JP 20010485A JP S6260070 A JPS6260070 A JP S6260070A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は画像表示装置に表示するハツチングパターン
の生成装置に関するものである。
の生成装置に関するものである。
まず本発明が対象とするハツチングパターンについて第
3図に基づいて説明する。
3図に基づいて説明する。
第3図においてaはクロスハツチング、bは垂直ハツチ
ング、Cは水平ハツチング、dは完全ぬりつぶしである
。この発明は上記4つのハッチングパターンを対象とす
る。
ング、Cは水平ハツチング、dは完全ぬりつぶしである
。この発明は上記4つのハッチングパターンを対象とす
る。
このハッチングパターンは、第4図に示すように表示面
の水平X方向と垂直Y方向に、それぞれ最小の論理画素
サイズを単位としたアドレスが付けられている。ハツチ
ングの幅と間隔は、いずれも、描画の際の論理画素サイ
ズと等しく、パターンの位相は、表示面のアドレスによ
り決定される。
の水平X方向と垂直Y方向に、それぞれ最小の論理画素
サイズを単位としたアドレスが付けられている。ハツチ
ングの幅と間隔は、いずれも、描画の際の論理画素サイ
ズと等しく、パターンの位相は、表示面のアドレスによ
り決定される。
次にこのようなハッチングパターンの生成装置の従来例
を第5図に基づいて説明する。第5図において、1は中
央処理装置(CPU) 、2はハツチングパターンの処
理手順を記憶したプログラムROM、3はハツチングパ
ターンの種類により、出力を切り換える切換器、4はハ
ッチングパターンを得る際に用いるもので、水平方向に
ついての論理画素サイズに対応したハツチングパターン
の位相を記憶した第1のROM、5は同じく垂直方向の
位相を記憶した第2のROMである。4,5はそれぞれ
64KByTeの容量があり、1〜256の各論理画素
サイズについて、それぞれ255bitすなわち、25
6アドレスに相当するハッチングパターンの位相を記憶
している。この位相は、次のようにして決定される。す
なわち、論理画素サイズが水平方向=1、垂直方向:j
のとき、第1のROM4には描画を示す“l”及び非描
画を示す“φ”がi個づつ連続して交互に記憶され、同
様に第2のROM5には“1′及び“φ”がj個づつ連
続して記憶されている。第6図に第1のROM4.第2
のROM5に記憶されたハツチングパターンの位相の配
置を示す。図中、斜線部分が“1”、空白部分が“φ”
に相当する。
を第5図に基づいて説明する。第5図において、1は中
央処理装置(CPU) 、2はハツチングパターンの処
理手順を記憶したプログラムROM、3はハツチングパ
ターンの種類により、出力を切り換える切換器、4はハ
ッチングパターンを得る際に用いるもので、水平方向に
ついての論理画素サイズに対応したハツチングパターン
の位相を記憶した第1のROM、5は同じく垂直方向の
位相を記憶した第2のROMである。4,5はそれぞれ
64KByTeの容量があり、1〜256の各論理画素
サイズについて、それぞれ255bitすなわち、25
6アドレスに相当するハッチングパターンの位相を記憶
している。この位相は、次のようにして決定される。す
なわち、論理画素サイズが水平方向=1、垂直方向:j
のとき、第1のROM4には描画を示す“l”及び非描
画を示す“φ”がi個づつ連続して交互に記憶され、同
様に第2のROM5には“1′及び“φ”がj個づつ連
続して記憶されている。第6図に第1のROM4.第2
のROM5に記憶されたハツチングパターンの位相の配
置を示す。図中、斜線部分が“1”、空白部分が“φ”
に相当する。
なお、全ての位相は“1”から始まっている。
また、6はハンチング処理を行な・う以前の原データを
記憶した原データ表示用メモリ、7はハツチング処理後
の表示用データを記憶した表示データ記憶用メモリ、8
はテレビモニタなどの表示装置である。
記憶した原データ表示用メモリ、7はハツチング処理後
の表示用データを記憶した表示データ記憶用メモリ、8
はテレビモニタなどの表示装置である。
次に第7図に示すプログラムのフローチャートに基づい
て上記ハッチングパターン生成装置の動作を説明する。
て上記ハッチングパターン生成装置の動作を説明する。
まずステップ11〜13においてハツチングパターンを
分類する。ハッチングパターンが垂直ハツチングであれ
ば、ステップ14.15において水平X方向の論理画素
サイズ及び水平X方向のアドレスを出力し、ステップ1
6で第1のROM4から水平X方向についての論理画素
サイズに対応したハツチングパターンの位相を読出す。
分類する。ハッチングパターンが垂直ハツチングであれ
ば、ステップ14.15において水平X方向の論理画素
サイズ及び水平X方向のアドレスを出力し、ステップ1
6で第1のROM4から水平X方向についての論理画素
サイズに対応したハツチングパターンの位相を読出す。
またハツチングパターンが水平ハツチングであれば、ス
テップ21.22において垂直Y方向の論理画素サイズ
と垂直Y方向のアドレスを出力し、ステップ23で第2
のROM5から垂直方向についての論理画素サイズに対
応したハツチングパターンの位相を読出す。
テップ21.22において垂直Y方向の論理画素サイズ
と垂直Y方向のアドレスを出力し、ステップ23で第2
のROM5から垂直方向についての論理画素サイズに対
応したハツチングパターンの位相を読出す。
またクロスハツチングであれば、ステップ17〜19に
おいて水平ハツチングの場合と同様に水平X方向の位相
を続出し、ステップ20において読出したデータが1で
ない場合には水平ハツチングの場合と同様にY方向の位
相のパターンを読出す。ここで、第2図から明らかなよ
うに、垂直ハツチングのハッチングパターンは、Y方向
の論理画素サイズや、描画アドレスには関係しない。同
様に水平ハツチングの場合、X方向の論理画素サイズや
描画アドレスとは無関係である。このため、以上述べた
手順により、現在の描画アドレスに対する描画、非描画
の決定が完了したことになる。
おいて水平ハツチングの場合と同様に水平X方向の位相
を続出し、ステップ20において読出したデータが1で
ない場合には水平ハツチングの場合と同様にY方向の位
相のパターンを読出す。ここで、第2図から明らかなよ
うに、垂直ハツチングのハッチングパターンは、Y方向
の論理画素サイズや、描画アドレスには関係しない。同
様に水平ハツチングの場合、X方向の論理画素サイズや
描画アドレスとは無関係である。このため、以上述べた
手順により、現在の描画アドレスに対する描画、非描画
の決定が完了したことになる。
そこでステップ24において、これを判断し描画ならば
ステップ25で描画処理を完行する。また、完全ぬりつ
ぶしの場合は論理画素サイズや、描画アドレスとは無関
係に、描画処理を行なうことによりハツチングパターン
を生成する。
ステップ25で描画処理を完行する。また、完全ぬりつ
ぶしの場合は論理画素サイズや、描画アドレスとは無関
係に、描画処理を行なうことによりハツチングパターン
を生成する。
[発明が解決しようとする問題点〕
従来のハッチングパターンの生成方式は、各論理画素サ
イズ毎にX方向、Y方向についてそれぞれ位相を記憶す
るためのROMがなければならないという欠点があった
。
イズ毎にX方向、Y方向についてそれぞれ位相を記憶す
るためのROMがなければならないという欠点があった
。
本発明は、上記のような問題点を解消するためになされ
たもので、ハツチングパターンの位相記憶用のROMを
使用せずにハッチングパターンの生成を行なう方式を得
ることを目的としている。
たもので、ハツチングパターンの位相記憶用のROMを
使用せずにハッチングパターンの生成を行なう方式を得
ることを目的としている。
このため、この発明にかかるハツチングパターン生成装
置は、ハツチング処理前の現描画アドレスと現論理画素
サイズを記憶する原データ記憶用メモリと、この原デー
タ記憶用メモリに記憶された現描画アドレスと現論理画
素サイズに基づいて、ハツチング処理を行なうパターン
の位相を演算する演算部と、この演算部により演算され
たパターンの位相を記憶する表示データ記憶用メモリと
、この表示データ記憶用メモリに記憶されたバターンの
位相に従ってハ・ノチングパターンを表示する表示装置
とを備えたことを特徴とするものである。
置は、ハツチング処理前の現描画アドレスと現論理画素
サイズを記憶する原データ記憶用メモリと、この原デー
タ記憶用メモリに記憶された現描画アドレスと現論理画
素サイズに基づいて、ハツチング処理を行なうパターン
の位相を演算する演算部と、この演算部により演算され
たパターンの位相を記憶する表示データ記憶用メモリと
、この表示データ記憶用メモリに記憶されたバターンの
位相に従ってハ・ノチングパターンを表示する表示装置
とを備えたことを特徴とするものである。
この発明にかかる原データ記憶用メモリはハンチング処
理前の現描画アドレスと現論理画素サイズを記憶してお
り、この原データ記憶用メモリに記憶された現描画アド
レスと現論理画素サイズに基づいて演算部はハンチング
処理を行なうパターンの位相を演算する。そして演算し
たパターンの位相を表示データ記憶用メモリに記憶し、
この表示データ記憶用メモリに記憶されたパターンの位
相に従って表示装置にハツチングパターンを表示する。
理前の現描画アドレスと現論理画素サイズを記憶してお
り、この原データ記憶用メモリに記憶された現描画アド
レスと現論理画素サイズに基づいて演算部はハンチング
処理を行なうパターンの位相を演算する。そして演算し
たパターンの位相を表示データ記憶用メモリに記憶し、
この表示データ記憶用メモリに記憶されたパターンの位
相に従って表示装置にハツチングパターンを表示する。
以下、本発明の一実施例を図について説明する。
第1図は、本発明における一実施例の構成図である。第
1図において、1は中央処理装置CPUであり、2はハ
ンチング処理の処理手順を記憶したプログラムROMで
ある。また6、7.8は第5図と同様に原データ記憶用
メモリ、表示データ記憶用メモリ、表示装置である。ま
た9は原データ記憶用メモリに記憶された現描画アドレ
スと現論理画素サイズに基づいてハツチングパターンを
演算する演算部であり、この演算部は演算手順を記憶し
た読出し専用メモリ、すなわちプログラムROMから構
成されている。
1図において、1は中央処理装置CPUであり、2はハ
ンチング処理の処理手順を記憶したプログラムROMで
ある。また6、7.8は第5図と同様に原データ記憶用
メモリ、表示データ記憶用メモリ、表示装置である。ま
た9は原データ記憶用メモリに記憶された現描画アドレ
スと現論理画素サイズに基づいてハツチングパターンを
演算する演算部であり、この演算部は演算手順を記憶し
た読出し専用メモリ、すなわちプログラムROMから構
成されている。
次にこのように構成されたハッチングパターン生成装置
の動作を第2図に示すフローチャートを参照しつつ説明
する。
の動作を第2図に示すフローチャートを参照しつつ説明
する。
まず、第2図に示すようにステップ31〜33において
ハツチングパターンの分類を行なう。すなわちハツチン
グパターンが垂直ハンチングであればステップ34にお
いて、演算部9はX方向の位相を原データ記憶用メモリ
6に記憶された現論理画素サイズと現描画アドレスに基
づいてX方向の位相を演算する。
ハツチングパターンの分類を行なう。すなわちハツチン
グパターンが垂直ハンチングであればステップ34にお
いて、演算部9はX方向の位相を原データ記憶用メモリ
6に記憶された現論理画素サイズと現描画アドレスに基
づいてX方向の位相を演算する。
この演算は下記の式51,52.53に従って行なわれ
る。
る。
Sx= ((X+1)/x)−一 式51T x =
〔S x / x ) −式52U x = S
x −(T x / 2 ) X 2 −−一 弐5
3X:現描画アドレス(X方向) χ:現論理画素サイズ(X方向) (A)・・−値Aを越えない最大の整数値すなわち、式
51において、現描画アドレス:Xに1加えた数と論理
画素サイズ:Xについての商の整数部:Sxを求める。
〔S x / x ) −式52U x = S
x −(T x / 2 ) X 2 −−一 弐5
3X:現描画アドレス(X方向) χ:現論理画素サイズ(X方向) (A)・・−値Aを越えない最大の整数値すなわち、式
51において、現描画アドレス:Xに1加えた数と論理
画素サイズ:Xについての商の整数部:Sxを求める。
次に式52においてSxのXについての商の整数部二T
xをさらに求める。ここでTxが偶数であれば描画、奇
数であれば非描画である。これは式53を用いて演算で
求められる。すなわち、演算結果Uxが1ならば非描画
、φならば描画と判断される。また、ハツチングパター
ンが水平ハツチングの場合にはステップ36において、
演算部9はY方向の位相を原データ記憶用メモリ6に記
憶された論理画素サイズと、現描画アドレスに基づいて
Y方向の位相を演算する。
xをさらに求める。ここでTxが偶数であれば描画、奇
数であれば非描画である。これは式53を用いて演算で
求められる。すなわち、演算結果Uxが1ならば非描画
、φならば描画と判断される。また、ハツチングパター
ンが水平ハツチングの場合にはステップ36において、
演算部9はY方向の位相を原データ記憶用メモリ6に記
憶された論理画素サイズと、現描画アドレスに基づいて
Y方向の位相を演算する。
この演算式は下記の式54,55.56に従って行なわ
れる。
れる。
5y−C(Y+1) /y) ・−式54Ty=〔S
y/y) −・ 式55U V = S y −
CT y / 2 ) x 2 − 式56Y:現描
画アドレス(X方向) X:現論理画素サイズ(X方向) (A)−値Aを越えない最大の整数値 ここにおいて、式56における演算結果Uyが1ならば
非描画、φならば描画と判断される。またクロスハンチ
ングの場合は、垂直ハツチングの場合と同様に、ステッ
プ35においてX方向の位相を演算により求める。ここ
でステップ37で、結果を判断し、非描画ならば水平ハ
ンチングの場合と同じ処理を行なう。
y/y) −・ 式55U V = S y −
CT y / 2 ) x 2 − 式56Y:現描
画アドレス(X方向) X:現論理画素サイズ(X方向) (A)−値Aを越えない最大の整数値 ここにおいて、式56における演算結果Uyが1ならば
非描画、φならば描画と判断される。またクロスハンチ
ングの場合は、垂直ハツチングの場合と同様に、ステッ
プ35においてX方向の位相を演算により求める。ここ
でステップ37で、結果を判断し、非描画ならば水平ハ
ンチングの場合と同じ処理を行なう。
以上のようにして、描画か否かが決定されるとステップ
38において描画のときだけ、ステップ39の描画処理
が実行される。また、完全ぬりつぶしの場合にも、位相
パターンとは無関係に描画処理が行なわれる。このよう
にして演算されたハッチングパターンの位相は、表示デ
ータ記憶用メモリ7に記憶され、この記憶されたハツチ
ングパターンの位相に基づいて表示装置8はハッチング
パターンを表示する。
38において描画のときだけ、ステップ39の描画処理
が実行される。また、完全ぬりつぶしの場合にも、位相
パターンとは無関係に描画処理が行なわれる。このよう
にして演算されたハッチングパターンの位相は、表示デ
ータ記憶用メモリ7に記憶され、この記憶されたハツチ
ングパターンの位相に基づいて表示装置8はハッチング
パターンを表示する。
以上説明したようにこの発明にかかるハツチングパター
ン生成装置は、ハツチング処理前の現描画アドレスと現
論理画素サイズを記憶する原データ記憶用メモリと、こ
の原データ記憶用メモリに記憶された現描画アドレスと
現論理画素サイズに基づいてハンチング処理を行なうパ
ターンの位相を演算する演算部と、この演算部により演
算されたパターンの位相を記憶する表示データ記憶用メ
モリと、この表示データ記憶用メモリに記憶されたパタ
ーンの位相に従ってハッチングパターンを表示する表示
装置とを備えたので、水平及び垂直方向の論理画素サイ
ズに対応したハツチングパターンの位相を記憶するRO
Mが不要となり、装置が安価に得られる効果がある。
ン生成装置は、ハツチング処理前の現描画アドレスと現
論理画素サイズを記憶する原データ記憶用メモリと、こ
の原データ記憶用メモリに記憶された現描画アドレスと
現論理画素サイズに基づいてハンチング処理を行なうパ
ターンの位相を演算する演算部と、この演算部により演
算されたパターンの位相を記憶する表示データ記憶用メ
モリと、この表示データ記憶用メモリに記憶されたパタ
ーンの位相に従ってハッチングパターンを表示する表示
装置とを備えたので、水平及び垂直方向の論理画素サイ
ズに対応したハツチングパターンの位相を記憶するRO
Mが不要となり、装置が安価に得られる効果がある。
第1図は本発明によるハッチングパターン生成装置の構
成図、第2図は本発明の装置によるハツチングパターン
の生成動作の流れを示すフローチャート図、第3図はハ
ツチングパターンのパターン図、第4図は表示装置の表
示面とアドレスの関係を示す関係図、第5図は従来のハ
ッチングパターン生成装置の構成図、第6図は原データ
記憶用メモリに記憶されたハッチングパターンの位相の
配置を示す配置図、第7図は従来の装置によるハツチン
グパターンの生成動作の流れを示すフローチャート図で
ある。 1・・・中央処理装置(CPU) 、2・・・プログラ
ムROM、6・・・原データ記憶用メモリ、7・・・表
示データ記憶用メモリ、8・・・表示装置、9・・・演
算部。 なお、図中同一番号は同一構成要素を示す。 代理人 大 岩 増 雄(ばか2名)ol+?
lIM +A−−−−m ”o−ッ、、−−−−−m ’−”’ −−−−−to
=卸I幅→N 鷺@ドΔk (x)P鱒 (灼揮) 第7因 手続補正書(1鋤
成図、第2図は本発明の装置によるハツチングパターン
の生成動作の流れを示すフローチャート図、第3図はハ
ツチングパターンのパターン図、第4図は表示装置の表
示面とアドレスの関係を示す関係図、第5図は従来のハ
ッチングパターン生成装置の構成図、第6図は原データ
記憶用メモリに記憶されたハッチングパターンの位相の
配置を示す配置図、第7図は従来の装置によるハツチン
グパターンの生成動作の流れを示すフローチャート図で
ある。 1・・・中央処理装置(CPU) 、2・・・プログラ
ムROM、6・・・原データ記憶用メモリ、7・・・表
示データ記憶用メモリ、8・・・表示装置、9・・・演
算部。 なお、図中同一番号は同一構成要素を示す。 代理人 大 岩 増 雄(ばか2名)ol+?
lIM +A−−−−m ”o−ッ、、−−−−−m ’−”’ −−−−−to
=卸I幅→N 鷺@ドΔk (x)P鱒 (灼揮) 第7因 手続補正書(1鋤
Claims (2)
- (1)ハッチング処理前の現描画アドレスと現論理画素
サイズを記憶する原データ記憶用メモリと、この原デー
タ記憶用メモリに記憶された現描画アドレスと現論理画
素サイズに基づいてハッチング処理を行なうパターンの
位相を演算する演算部と、この演算部により演算された
パターンの位相を記憶する表示データ記憶用メモリと、
この表示データ記憶用メモリに記憶されたパターンの位
相に従ってハッチングパターンを表示する表示装置とを
備えたことを特徴とするハッチングパターン生成装置。 - (2)前記演算部は、現描画アドレスをa、現論理画素
サイズをb、〔(a+1)/b〕をS、〔S/b〕をT
とするとき、U=S−〔T/2〕×2で表わされる演算
プログラムを記憶している読出し専用メモリを具備して
いることを特徴とする特許請求の範囲第1項記載のハッ
チングパターン生成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20010485A JPS6260070A (ja) | 1985-09-10 | 1985-09-10 | ハツチングパタ−ン生成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20010485A JPS6260070A (ja) | 1985-09-10 | 1985-09-10 | ハツチングパタ−ン生成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6260070A true JPS6260070A (ja) | 1987-03-16 |
Family
ID=16418900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20010485A Pending JPS6260070A (ja) | 1985-09-10 | 1985-09-10 | ハツチングパタ−ン生成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6260070A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH076204U (ja) * | 1993-04-30 | 1995-01-27 | 株式会社ワコール | 男性用下半身衣類 |
JPH076203U (ja) * | 1993-04-30 | 1995-01-27 | 株式会社ワコール | 男性用下半身衣類 |
-
1985
- 1985-09-10 JP JP20010485A patent/JPS6260070A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH076204U (ja) * | 1993-04-30 | 1995-01-27 | 株式会社ワコール | 男性用下半身衣類 |
JPH076203U (ja) * | 1993-04-30 | 1995-01-27 | 株式会社ワコール | 男性用下半身衣類 |
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