JPS6260070A - ハツチングパタ−ン生成装置 - Google Patents
ハツチングパタ−ン生成装置Info
- Publication number
- JPS6260070A JPS6260070A JP20010485A JP20010485A JPS6260070A JP S6260070 A JPS6260070 A JP S6260070A JP 20010485 A JP20010485 A JP 20010485A JP 20010485 A JP20010485 A JP 20010485A JP S6260070 A JPS6260070 A JP S6260070A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- hatching
- phase
- data storage
- storage memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Image Generation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は画像表示装置に表示するハツチングパターン
の生成装置に関するものである。
の生成装置に関するものである。
まず本発明が対象とするハツチングパターンについて第
３図に基づいて説明する。
３図に基づいて説明する。
第３図においてａはクロスハツチング、ｂは垂直ハツチ
ング、Ｃは水平ハツチング、ｄは完全ぬりつぶしである
。この発明は上記４つのハッチングパターンを対象とす
る。
ング、Ｃは水平ハツチング、ｄは完全ぬりつぶしである
。この発明は上記４つのハッチングパターンを対象とす
る。
このハッチングパターンは、第４図に示すように表示面
の水平Ｘ方向と垂直Ｙ方向に、それぞれ最小の論理画素
サイズを単位としたアドレスが付けられている。ハツチ
ングの幅と間隔は、いずれも、描画の際の論理画素サイ
ズと等しく、パターンの位相は、表示面のアドレスによ
り決定される。
の水平Ｘ方向と垂直Ｙ方向に、それぞれ最小の論理画素
サイズを単位としたアドレスが付けられている。ハツチ
ングの幅と間隔は、いずれも、描画の際の論理画素サイ
ズと等しく、パターンの位相は、表示面のアドレスによ
り決定される。
次にこのようなハッチングパターンの生成装置の従来例
を第５図に基づいて説明する。第５図において、１は中
央処理装置（ＣＰＵ） 、２はハツチングパターンの処
理手順を記憶したプログラムＲＯＭ、３はハツチングパ
ターンの種類により、出力を切り換える切換器、４はハ
ッチングパターンを得る際に用いるもので、水平方向に
ついての論理画素サイズに対応したハツチングパターン
の位相を記憶した第１のＲＯＭ、５は同じく垂直方向の
位相を記憶した第２のＲＯＭである。４，５はそれぞれ
６４ＫＢｙＴｅの容量があり、１〜２５６の各論理画素
サイズについて、それぞれ２５５ｂｉｔすなわち、２５
６アドレスに相当するハッチングパターンの位相を記憶
している。この位相は、次のようにして決定される。す
なわち、論理画素サイズが水平方向＝１、垂直方向：ｊ
のとき、第１のＲＯＭ４には描画を示す“ｌ”及び非描
画を示す“φ”がｉ個づつ連続して交互に記憶され、同
様に第２のＲＯＭ５には“１′及び“φ”がｊ個づつ連
続して記憶されている。第６図に第１のＲＯＭ４．第２
のＲＯＭ５に記憶されたハツチングパターンの位相の配
置を示す。図中、斜線部分が“１”、空白部分が“φ”
に相当する。
を第５図に基づいて説明する。第５図において、１は中
央処理装置（ＣＰＵ） 、２はハツチングパターンの処
理手順を記憶したプログラムＲＯＭ、３はハツチングパ
ターンの種類により、出力を切り換える切換器、４はハ
ッチングパターンを得る際に用いるもので、水平方向に
ついての論理画素サイズに対応したハツチングパターン
の位相を記憶した第１のＲＯＭ、５は同じく垂直方向の
位相を記憶した第２のＲＯＭである。４，５はそれぞれ
６４ＫＢｙＴｅの容量があり、１〜２５６の各論理画素
サイズについて、それぞれ２５５ｂｉｔすなわち、２５
６アドレスに相当するハッチングパターンの位相を記憶
している。この位相は、次のようにして決定される。す
なわち、論理画素サイズが水平方向＝１、垂直方向：ｊ
のとき、第１のＲＯＭ４には描画を示す“ｌ”及び非描
画を示す“φ”がｉ個づつ連続して交互に記憶され、同
様に第２のＲＯＭ５には“１′及び“φ”がｊ個づつ連
続して記憶されている。第６図に第１のＲＯＭ４．第２
のＲＯＭ５に記憶されたハツチングパターンの位相の配
置を示す。図中、斜線部分が“１”、空白部分が“φ”
に相当する。
なお、全ての位相は“１”から始まっている。
また、６はハンチング処理を行な・う以前の原データを
記憶した原データ表示用メモリ、７はハツチング処理後
の表示用データを記憶した表示データ記憶用メモリ、８
はテレビモニタなどの表示装置である。
記憶した原データ表示用メモリ、７はハツチング処理後
の表示用データを記憶した表示データ記憶用メモリ、８
はテレビモニタなどの表示装置である。
次に第７図に示すプログラムのフローチャートに基づい
て上記ハッチングパターン生成装置の動作を説明する。
て上記ハッチングパターン生成装置の動作を説明する。
まずステップ１１〜１３においてハツチングパターンを
分類する。ハッチングパターンが垂直ハツチングであれ
ば、ステップ１４．１５において水平Ｘ方向の論理画素
サイズ及び水平Ｘ方向のアドレスを出力し、ステップ１
６で第１のＲＯＭ４から水平Ｘ方向についての論理画素
サイズに対応したハツチングパターンの位相を読出す。
分類する。ハッチングパターンが垂直ハツチングであれ
ば、ステップ１４．１５において水平Ｘ方向の論理画素
サイズ及び水平Ｘ方向のアドレスを出力し、ステップ１
６で第１のＲＯＭ４から水平Ｘ方向についての論理画素
サイズに対応したハツチングパターンの位相を読出す。
またハツチングパターンが水平ハツチングであれば、ス
テップ２１．２２において垂直Ｙ方向の論理画素サイズ
と垂直Ｙ方向のアドレスを出力し、ステップ２３で第２
のＲＯＭ５から垂直方向についての論理画素サイズに対
応したハツチングパターンの位相を読出す。
テップ２１．２２において垂直Ｙ方向の論理画素サイズ
と垂直Ｙ方向のアドレスを出力し、ステップ２３で第２
のＲＯＭ５から垂直方向についての論理画素サイズに対
応したハツチングパターンの位相を読出す。
またクロスハツチングであれば、ステップ１７〜１９に
おいて水平ハツチングの場合と同様に水平Ｘ方向の位相
を続出し、ステップ２０において読出したデータが１で
ない場合には水平ハツチングの場合と同様にＹ方向の位
相のパターンを読出す。ここで、第２図から明らかなよ
うに、垂直ハツチングのハッチングパターンは、Ｙ方向
の論理画素サイズや、描画アドレスには関係しない。同
様に水平ハツチングの場合、Ｘ方向の論理画素サイズや
描画アドレスとは無関係である。このため、以上述べた
手順により、現在の描画アドレスに対する描画、非描画
の決定が完了したことになる。
おいて水平ハツチングの場合と同様に水平Ｘ方向の位相
を続出し、ステップ２０において読出したデータが１で
ない場合には水平ハツチングの場合と同様にＹ方向の位
相のパターンを読出す。ここで、第２図から明らかなよ
うに、垂直ハツチングのハッチングパターンは、Ｙ方向
の論理画素サイズや、描画アドレスには関係しない。同
様に水平ハツチングの場合、Ｘ方向の論理画素サイズや
描画アドレスとは無関係である。このため、以上述べた
手順により、現在の描画アドレスに対する描画、非描画
の決定が完了したことになる。
そこでステップ２４において、これを判断し描画ならば
ステップ２５で描画処理を完行する。また、完全ぬりつ
ぶしの場合は論理画素サイズや、描画アドレスとは無関
係に、描画処理を行なうことによりハツチングパターン
を生成する。
ステップ２５で描画処理を完行する。また、完全ぬりつ
ぶしの場合は論理画素サイズや、描画アドレスとは無関
係に、描画処理を行なうことによりハツチングパターン
を生成する。
［発明が解決しようとする問題点〕
従来のハッチングパターンの生成方式は、各論理画素サ
イズ毎にＸ方向、Ｙ方向についてそれぞれ位相を記憶す
るためのＲＯＭがなければならないという欠点があった
。
イズ毎にＸ方向、Ｙ方向についてそれぞれ位相を記憶す
るためのＲＯＭがなければならないという欠点があった
。
本発明は、上記のような問題点を解消するためになされ
たもので、ハツチングパターンの位相記憶用のＲＯＭを
使用せずにハッチングパターンの生成を行なう方式を得
ることを目的としている。
たもので、ハツチングパターンの位相記憶用のＲＯＭを
使用せずにハッチングパターンの生成を行なう方式を得
ることを目的としている。
このため、この発明にかかるハツチングパターン生成装
置は、ハツチング処理前の現描画アドレスと現論理画素
サイズを記憶する原データ記憶用メモリと、この原デー
タ記憶用メモリに記憶された現描画アドレスと現論理画
素サイズに基づいて、ハツチング処理を行なうパターン
の位相を演算する演算部と、この演算部により演算され
たパターンの位相を記憶する表示データ記憶用メモリと
、この表示データ記憶用メモリに記憶されたバターンの
位相に従ってハ・ノチングパターンを表示する表示装置
とを備えたことを特徴とするものである。
置は、ハツチング処理前の現描画アドレスと現論理画素
サイズを記憶する原データ記憶用メモリと、この原デー
タ記憶用メモリに記憶された現描画アドレスと現論理画
素サイズに基づいて、ハツチング処理を行なうパターン
の位相を演算する演算部と、この演算部により演算され
たパターンの位相を記憶する表示データ記憶用メモリと
、この表示データ記憶用メモリに記憶されたバターンの
位相に従ってハ・ノチングパターンを表示する表示装置
とを備えたことを特徴とするものである。
この発明にかかる原データ記憶用メモリはハンチング処
理前の現描画アドレスと現論理画素サイズを記憶してお
り、この原データ記憶用メモリに記憶された現描画アド
レスと現論理画素サイズに基づいて演算部はハンチング
処理を行なうパターンの位相を演算する。そして演算し
たパターンの位相を表示データ記憶用メモリに記憶し、
この表示データ記憶用メモリに記憶されたパターンの位
相に従って表示装置にハツチングパターンを表示する。
理前の現描画アドレスと現論理画素サイズを記憶してお
り、この原データ記憶用メモリに記憶された現描画アド
レスと現論理画素サイズに基づいて演算部はハンチング
処理を行なうパターンの位相を演算する。そして演算し
たパターンの位相を表示データ記憶用メモリに記憶し、
この表示データ記憶用メモリに記憶されたパターンの位
相に従って表示装置にハツチングパターンを表示する。
以下、本発明の一実施例を図について説明する。
第１図は、本発明における一実施例の構成図である。第
１図において、１は中央処理装置ＣＰＵであり、２はハ
ンチング処理の処理手順を記憶したプログラムＲＯＭで
ある。また６、７．８は第５図と同様に原データ記憶用
メモリ、表示データ記憶用メモリ、表示装置である。ま
た９は原データ記憶用メモリに記憶された現描画アドレ
スと現論理画素サイズに基づいてハツチングパターンを
演算する演算部であり、この演算部は演算手順を記憶し
た読出し専用メモリ、すなわちプログラムＲＯＭから構
成されている。
１図において、１は中央処理装置ＣＰＵであり、２はハ
ンチング処理の処理手順を記憶したプログラムＲＯＭで
ある。また６、７．８は第５図と同様に原データ記憶用
メモリ、表示データ記憶用メモリ、表示装置である。ま
た９は原データ記憶用メモリに記憶された現描画アドレ
スと現論理画素サイズに基づいてハツチングパターンを
演算する演算部であり、この演算部は演算手順を記憶し
た読出し専用メモリ、すなわちプログラムＲＯＭから構
成されている。
次にこのように構成されたハッチングパターン生成装置
の動作を第２図に示すフローチャートを参照しつつ説明
する。
の動作を第２図に示すフローチャートを参照しつつ説明
する。
まず、第２図に示すようにステップ３１〜３３において
ハツチングパターンの分類を行なう。すなわちハツチン
グパターンが垂直ハンチングであればステップ３４にお
いて、演算部９はＸ方向の位相を原データ記憶用メモリ
６に記憶された現論理画素サイズと現描画アドレスに基
づいてＸ方向の位相を演算する。
ハツチングパターンの分類を行なう。すなわちハツチン
グパターンが垂直ハンチングであればステップ３４にお
いて、演算部９はＸ方向の位相を原データ記憶用メモリ
６に記憶された現論理画素サイズと現描画アドレスに基
づいてＸ方向の位相を演算する。
この演算は下記の式５１，５２．５３に従って行なわれ
る。
る。
Ｓｘ＝ （（Ｘ＋１）／ｘ）−一 式５１Ｔ ｘ ＝
〔Ｓ ｘ ／ ｘ ） −式５２Ｕ ｘ ＝ Ｓ
ｘ −（Ｔ ｘ ／ ２ ） Ｘ ２ −−一 弐５
３Ｘ：現描画アドレス（Ｘ方向） χ：現論理画素サイズ（Ｘ方向） （Ａ）・・−値Ａを越えない最大の整数値すなわち、式
５１において、現描画アドレス：Ｘに１加えた数と論理
画素サイズ：Ｘについての商の整数部：Ｓｘを求める。
〔Ｓ ｘ ／ ｘ ） −式５２Ｕ ｘ ＝ Ｓ
ｘ −（Ｔ ｘ ／ ２ ） Ｘ ２ −−一 弐５
３Ｘ：現描画アドレス（Ｘ方向） χ：現論理画素サイズ（Ｘ方向） （Ａ）・・−値Ａを越えない最大の整数値すなわち、式
５１において、現描画アドレス：Ｘに１加えた数と論理
画素サイズ：Ｘについての商の整数部：Ｓｘを求める。
次に式５２においてＳｘのＸについての商の整数部二Ｔ
ｘをさらに求める。ここでＴｘが偶数であれば描画、奇
数であれば非描画である。これは式５３を用いて演算で
求められる。すなわち、演算結果Ｕｘが１ならば非描画
、φならば描画と判断される。また、ハツチングパター
ンが水平ハツチングの場合にはステップ３６において、
演算部９はＹ方向の位相を原データ記憶用メモリ６に記
憶された論理画素サイズと、現描画アドレスに基づいて
Ｙ方向の位相を演算する。
ｘをさらに求める。ここでＴｘが偶数であれば描画、奇
数であれば非描画である。これは式５３を用いて演算で
求められる。すなわち、演算結果Ｕｘが１ならば非描画
、φならば描画と判断される。また、ハツチングパター
ンが水平ハツチングの場合にはステップ３６において、
演算部９はＹ方向の位相を原データ記憶用メモリ６に記
憶された論理画素サイズと、現描画アドレスに基づいて
Ｙ方向の位相を演算する。
この演算式は下記の式５４，５５．５６に従って行なわ
れる。
れる。
５ｙ−Ｃ（Ｙ＋１） ／ｙ） ・−式５４Ｔｙ＝〔Ｓ
ｙ／ｙ） −・ 式５５Ｕ Ｖ ＝ Ｓ ｙ −
ＣＴ ｙ ／ ２ ） ｘ ２ − 式５６Ｙ：現描
画アドレス（Ｘ方向） Ｘ：現論理画素サイズ（Ｘ方向） （Ａ）−値Ａを越えない最大の整数値 ここにおいて、式５６における演算結果Ｕｙが１ならば
非描画、φならば描画と判断される。またクロスハンチ
ングの場合は、垂直ハツチングの場合と同様に、ステッ
プ３５においてＸ方向の位相を演算により求める。ここ
でステップ３７で、結果を判断し、非描画ならば水平ハ
ンチングの場合と同じ処理を行なう。
ｙ／ｙ） −・ 式５５Ｕ Ｖ ＝ Ｓ ｙ −
ＣＴ ｙ ／ ２ ） ｘ ２ − 式５６Ｙ：現描
画アドレス（Ｘ方向） Ｘ：現論理画素サイズ（Ｘ方向） （Ａ）−値Ａを越えない最大の整数値 ここにおいて、式５６における演算結果Ｕｙが１ならば
非描画、φならば描画と判断される。またクロスハンチ
ングの場合は、垂直ハツチングの場合と同様に、ステッ
プ３５においてＸ方向の位相を演算により求める。ここ
でステップ３７で、結果を判断し、非描画ならば水平ハ
ンチングの場合と同じ処理を行なう。
以上のようにして、描画か否かが決定されるとステップ
３８において描画のときだけ、ステップ３９の描画処理
が実行される。また、完全ぬりつぶしの場合にも、位相
パターンとは無関係に描画処理が行なわれる。このよう
にして演算されたハッチングパターンの位相は、表示デ
ータ記憶用メモリ７に記憶され、この記憶されたハツチ
ングパターンの位相に基づいて表示装置８はハッチング
パターンを表示する。
３８において描画のときだけ、ステップ３９の描画処理
が実行される。また、完全ぬりつぶしの場合にも、位相
パターンとは無関係に描画処理が行なわれる。このよう
にして演算されたハッチングパターンの位相は、表示デ
ータ記憶用メモリ７に記憶され、この記憶されたハツチ
ングパターンの位相に基づいて表示装置８はハッチング
パターンを表示する。
以上説明したようにこの発明にかかるハツチングパター
ン生成装置は、ハツチング処理前の現描画アドレスと現
論理画素サイズを記憶する原データ記憶用メモリと、こ
の原データ記憶用メモリに記憶された現描画アドレスと
現論理画素サイズに基づいてハンチング処理を行なうパ
ターンの位相を演算する演算部と、この演算部により演
算されたパターンの位相を記憶する表示データ記憶用メ
モリと、この表示データ記憶用メモリに記憶されたパタ
ーンの位相に従ってハッチングパターンを表示する表示
装置とを備えたので、水平及び垂直方向の論理画素サイ
ズに対応したハツチングパターンの位相を記憶するＲＯ
Ｍが不要となり、装置が安価に得られる効果がある。
ン生成装置は、ハツチング処理前の現描画アドレスと現
論理画素サイズを記憶する原データ記憶用メモリと、こ
の原データ記憶用メモリに記憶された現描画アドレスと
現論理画素サイズに基づいてハンチング処理を行なうパ
ターンの位相を演算する演算部と、この演算部により演
算されたパターンの位相を記憶する表示データ記憶用メ
モリと、この表示データ記憶用メモリに記憶されたパタ
ーンの位相に従ってハッチングパターンを表示する表示
装置とを備えたので、水平及び垂直方向の論理画素サイ
ズに対応したハツチングパターンの位相を記憶するＲＯ
Ｍが不要となり、装置が安価に得られる効果がある。
第１図は本発明によるハッチングパターン生成装置の構
成図、第２図は本発明の装置によるハツチングパターン
の生成動作の流れを示すフローチャート図、第３図はハ
ツチングパターンのパターン図、第４図は表示装置の表
示面とアドレスの関係を示す関係図、第５図は従来のハ
ッチングパターン生成装置の構成図、第６図は原データ
記憶用メモリに記憶されたハッチングパターンの位相の
配置を示す配置図、第７図は従来の装置によるハツチン
グパターンの生成動作の流れを示すフローチャート図で
ある。 １・・・中央処理装置（ＣＰＵ） 、２・・・プログラ
ムＲＯＭ、６・・・原データ記憶用メモリ、７・・・表
示データ記憶用メモリ、８・・・表示装置、９・・・演
算部。 なお、図中同一番号は同一構成要素を示す。 代理人 大 岩 増 雄（ばか２名）ｏｌ＋？
ｌＩＭ ＋Ａ−−−−ｍ ”ｏ−ッ、、−−−−−ｍ ’−”’ −−−−−ｔｏ
＝卸Ｉ幅→Ｎ 鷺＠ドΔｋ （ｘ）Ｐ鱒 （灼揮） 第７因 手続補正書（１鋤
成図、第２図は本発明の装置によるハツチングパターン
の生成動作の流れを示すフローチャート図、第３図はハ
ツチングパターンのパターン図、第４図は表示装置の表
示面とアドレスの関係を示す関係図、第５図は従来のハ
ッチングパターン生成装置の構成図、第６図は原データ
記憶用メモリに記憶されたハッチングパターンの位相の
配置を示す配置図、第７図は従来の装置によるハツチン
グパターンの生成動作の流れを示すフローチャート図で
ある。 １・・・中央処理装置（ＣＰＵ） 、２・・・プログラ
ムＲＯＭ、６・・・原データ記憶用メモリ、７・・・表
示データ記憶用メモリ、８・・・表示装置、９・・・演
算部。 なお、図中同一番号は同一構成要素を示す。 代理人 大 岩 増 雄（ばか２名）ｏｌ＋？
ｌＩＭ ＋Ａ−−−−ｍ ”ｏ−ッ、、−−−−−ｍ ’−”’ −−−−−ｔｏ
＝卸Ｉ幅→Ｎ 鷺＠ドΔｋ （ｘ）Ｐ鱒 （灼揮） 第７因 手続補正書（１鋤
Claims (2)
- （１）ハッチング処理前の現描画アドレスと現論理画素
サイズを記憶する原データ記憶用メモリと、この原デー
タ記憶用メモリに記憶された現描画アドレスと現論理画
素サイズに基づいてハッチング処理を行なうパターンの
位相を演算する演算部と、この演算部により演算された
パターンの位相を記憶する表示データ記憶用メモリと、
この表示データ記憶用メモリに記憶されたパターンの位
相に従ってハッチングパターンを表示する表示装置とを
備えたことを特徴とするハッチングパターン生成装置。 - （２）前記演算部は、現描画アドレスをａ、現論理画素
サイズをｂ、〔（ａ＋１）／ｂ〕をＳ、〔Ｓ／ｂ〕をＴ
とするとき、Ｕ＝Ｓ−〔Ｔ／２〕×２で表わされる演算
プログラムを記憶している読出し専用メモリを具備して
いることを特徴とする特許請求の範囲第１項記載のハッ
チングパターン生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20010485A JPS6260070A (ja) | 1985-09-10 | 1985-09-10 | ハツチングパタ−ン生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20010485A JPS6260070A (ja) | 1985-09-10 | 1985-09-10 | ハツチングパタ−ン生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260070A true JPS6260070A (ja) | 1987-03-16 |
Family
ID=16418900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20010485A Pending JPS6260070A (ja) | 1985-09-10 | 1985-09-10 | ハツチングパタ−ン生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260070A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076204U (ja) * | 1993-04-30 | 1995-01-27 | 株式会社ワコール | 男性用下半身衣類 |
| JPH076203U (ja) * | 1993-04-30 | 1995-01-27 | 株式会社ワコール | 男性用下半身衣類 |
-
1985
- 1985-09-10 JP JP20010485A patent/JPS6260070A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH076204U (ja) * | 1993-04-30 | 1995-01-27 | 株式会社ワコール | 男性用下半身衣類 |
| JPH076203U (ja) * | 1993-04-30 | 1995-01-27 | 株式会社ワコール | 男性用下半身衣類 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2773354B2 (ja) | 特殊効果装置及び特殊効果発生方法 | |
| US4607340A (en) | Line smoothing circuit for graphic display units | |
| KR19990078196A (ko) | 화상혼색처리장치 | |
| GB2289818A (en) | Programmable video transformation | |
| JPS6260070A (ja) | ハツチングパタ−ン生成装置 | |
| GB2226481A (en) | Method and apparatus for decomposing a quadrilateral figure for display and manipulation by a computer system | |
| JPS6299870A (ja) | 画像処理装置 | |
| JP2675169B2 (ja) | 図形処理システム | |
| US6489967B1 (en) | Image formation apparatus and image formation method | |
| JP3312560B2 (ja) | テクスチャマッピング装置 | |
| JPH0336676A (ja) | ピクセル描画装置 | |
| JP4188463B2 (ja) | 画像生成装置、画像生成方法および記憶媒体 | |
| JP2969798B2 (ja) | フロー図作成装置 | |
| JPS61223888A (ja) | 図形発生装置 | |
| JP3671744B2 (ja) | 画像合成表示装置 | |
| JPH10145585A (ja) | 拡大画像生成装置 | |
| JPS63213091A (ja) | デプスマツプ作成装置 | |
| JPH06333031A (ja) | 画像処理装置 | |
| JPS628275A (ja) | ベクトル描画方式 | |
| JPH02127784A (ja) | クリッピング方式 | |
| JPH01118967A (ja) | 画像処理装置 | |
| JPS62189586A (ja) | 画像表示装置 | |
| JPH0814855B2 (ja) | 蛋白質表示処理方法 | |
| JPH0997330A (ja) | 画像拡大処理方法及び装置 | |
| JPS62263579A (ja) | 補間演算回路 |