JPS624883B2 - - Google Patents

Description

【発明の詳細な説明】 半導体集積回路に用いられるカレントミラー回
路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a current mirror circuit used in a semiconductor integrated circuit.

従来のカレントミラー回路の代表例を第１図に
示し、説明する。ここで、トランジスタQ₁，
Q₂，……………，Qnは、同一チツプ上に構成す
ることにより、ほぼ同一の特性を持たせることが
できるので、ここでは説明の都合上、完全に同一
特性とみなす。また、これらトランジスタのベー
ス・エミツタ接合面積をそれぞれ変えることによ
り、それぞれ所望の電流比を得る方法や、これら
トランジスタのエミツタにそれぞれ抵抗を接続
し、抵抗の値をそれぞれ変えることにより、それ
ぞれ所望の電流比を得る方法があるが、ここでは
説明の都合上、同一のベース・エミツタ接合面
積、同一の抵抗値として説明する。 A typical example of a conventional current mirror circuit is shown in FIG. 1 and will be described. Here, the transistor Q ₁ ,
Q ₂ , ......, Qn can have almost the same characteristics by configuring them on the same chip, so for convenience of explanation, they are treated as having completely the same characteristics here. In addition, by changing the base-emitter junction area of each of these transistors, the desired current ratio can be obtained, and by connecting a resistor to the emitter of each of these transistors and changing the value of the resistor, the desired current can be obtained. There is a method to obtain the ratio, but for convenience of explanation, the explanation will be given here assuming that the base-emitter junction area is the same and the resistance value is the same.

トランジスタQ₁，Q₂，……………，Qnのベー
スは、相互に接続され、トランジスタＱ_Aのエミ
ツタに接続されている。また抵抗R₁，R₂，……
………，Rnは同一の抵抗値とし、それぞれ電源
Ｖ_CCに接続されている。ここで、トランジスタ
Q₁のコレクタは、トランジスタＱ_Aのベースに接
続されると共に入力端子１として使用される。こ
の入力端子１から吐き出される方向に電流を外部
から吸い出してやると、この電流がトランジスタ
Q₁のコレクタ電流とトランジスタＱ_Aのベース電
流として流れ、次式が成立する。 The bases of the transistors Q ₁ , Q ₂ , . . . , Qn are connected to each other and to the emitter of the transistor Q _A. Also, the resistances R ₁ , R ₂ ,...
......, Rn have the same resistance value, and are each connected to the power supply V _CC . Here, the transistor
The collector of Q ₁ is connected to the base of transistor Q _A and is used as input terminal 1. If a current is sucked out from the outside in the direction of being discharged from input terminal 1, this current will flow through the transistor.
It flows as the collector current of Q ₁ and the base current of transistor Q _A , and the following equation is established.

Ii＝Ｉ_C（Q₁）＋Ｉ_B（Ｑ_A） ……… Ii；入力端子から吸い出す方向に流がす電流、す
なわち、入力電流を表わす。 Ii = I _C (Q ₁ ) + I _B (Q _A ) ...... Ii; Represents the current flowing in the direction drawn from the input terminal, that is, the input current.

Ｉ_C（Q₁）；トランジスタQ₁のコレクタ電流 Ｉ_B（Ｑ_A）；トランジスタＱ_Aのベース電流 ここでトランジスタQ₁のベース・エミツタ間
電圧Ｖ_BE（Q₁）に着目すると次式が成立する。I _C (Q ₁ ); Collector current of transistor Q ₁ I _B (Q _A ); Base current of transistor Q _A Now, focusing on the base-emitter voltage V _BE (Q ₁ ) of transistor Q ₁ , the following formula holds true. do.

Ｖ_BE（Q₁）＝ｋＴ／ｑlnＩ_Ｃ（Ｑ_１）／Ｉ_Ｓ ……… ｋ；ボルツマン定数 Ｔ；絶対温度 ｑ；電子の電荷 Ｉ_S；逆方向飽和電流 この式でＩ_Sは、各トランジスタQ₁，Q₂，……
………，Qnは、集積回路で同一チツプ上に製造
されるから、前述したと同様、各トランジスタの
Ｉ_Sは、ほゞ等しいと考えられる。従つて、トラ
ンジスタQ₁によつて発生したベース・エミツタ
間電圧Ｖ_BE（Q₁）と抵抗での電圧降下、Ｉ_C
（Q₁）・R₁を加算して発生した電圧が、他のトラ
ンジスタQ₂，Q₃，……………，Qnのベースにも
同様に印加されることになる。V _BE (Q ₁ )=kT/qlnI _C (Q ₁ )/I _S ...... k; Boltzmann's constant T; absolute temperature q; electron charge I _S ; reverse saturation current In this formula, I _S is for each transistor. Q ₁ , Q ₂ , ...
. . . Qn are manufactured on the same chip as an integrated circuit, so I _S of each transistor is considered to be approximately equal, as described above. Therefore, the base-emitter voltage V _BE (Q ₁ ) generated by the transistor Q ₁ and the voltage drop across the resistor, I _C
The voltage generated by adding (Q ₁ )·R ₁ is similarly applied to the bases of other transistors Q ₂ , Q ₃ , ......, Qn.

Ｖ_BE（Q₁）＋Ｉ_C（Q₁）・R₁ ＝Ｖ_BE（Q₂）＋Ｉ_C（Q₂）・R₁ ＝Ｖ_BE（Q₃）＋Ｉ_C（Q₃）・R₂ ： ： ＝Ｖ_BE（Qn）＋Ｉ_C（Qn）・Rn ……… 従つて Ｉ_C（Q₁）＝Ｉ_C（Q₂）＝Ｉ_C（Q₃）＝… ＝Ｉ_C（Qn） ……… となる。つまり、出力電流は式に示す入力電流
IiからトランジスタＱ_Aのベース電流分だけ減少
した形で取り出されることになり、その分だけ誤
差となつている。 V _BE (Q ₁ )+I _C (Q ₁ )・R ₁ = V _BE (Q ₂ )+I _C (Q ₂ )・R ₁ = V _BE (Q ₃ )+I _C (Q ₃ )・R ₂ : : = V _BE (Qn) + I _C (Qn)・Rn ...... Therefore, I _C (Q ₁ ) = I _C (Q ₂ ) = I _C (Q ₃ ) =... = I _C (Qn) ...... . In other words, the output current is the input current shown in Eq.
It is taken out from Ii in a form reduced by the base current of transistor Q _A , resulting in an error by that amount.

このことから、トランジスタＱ_Aのベース電流
Ｉ_B（Ｑ_A）を少なくすれば、それだけ精度よく出
力に電流を得ることができることがわかる。 From this, it can be seen that the smaller the base current I _B (Q _A ) of the transistor Q _A , the more accurately the current can be obtained at the output.

そこで、第２図の回路が考えられる。この回路
は第１図の回路でトランジスタＱ_Aのかわりに差
動増巾回路（または差動増巾回路を入力回路にも
つ演算増巾器）OPを入れて、さらにこの差動増
巾回路の入力電流を減少させるため、入力回路部
にMOSトランジスタ等の素子を使用し、入力電
流を極少にすることでカレントミラー回路の精度
を向上させようとしたものである。 Therefore, the circuit shown in FIG. 2 can be considered. This circuit is the circuit shown in Figure 1, with a differential amplification circuit (or an operational amplifier having a differential amplification circuit as an input circuit) OP in place of the transistor Q _A , and a In order to reduce the input current, elements such as MOS transistors are used in the input circuit section, and by minimizing the input current, the accuracy of the current mirror circuit is improved.

このような回路にて実験してみると次のような
問題に直面する。入力電流を10pA以下にまで下
げた電流領域では、トランジスタQ₁での位相廻
りが大きくなり差動増巾回路を含めた位相補償が
非常に困難になる傾向が強くなる。その原因は、
カレントミラー回路を司るトランジスタQ₁のコ
レクタ抵抗が非常に高くなつて動作していること
に起因すると考えられる。 If you experiment with such a circuit, you will encounter the following problems. In the current range where the input current is lowered to 10 pA or less, the phase shift in transistor Q ₁ becomes large and there is a strong tendency that phase compensation including a differential amplifier circuit becomes extremely difficult. The cause is
This is thought to be due to the fact that the collector resistance of transistor _Q1 , which controls the current mirror circuit, is operating at a very high level.

この発明は、上記の点に鑑みトランジスタQ₁
のコレクタ抵抗をできるだけ低くするため、カレ
ントミラー回路を司るトランジスタQ₁，Q₂，
Q₃，……………，Qnをベース接地に変えた回路
に構成しなおすことにより、前記位相補償を容易
にできると共に、安定な動作をさせ得るカレント
ミラー回路を提供するものである。 In view of the above points, the present invention provides a transistor Q ₁
In order to reduce the collector resistance of the transistors Q ₁ , Q ₂ , and
By reconfiguring the circuit into a circuit in which Q ₃ , .

第３図は本発明の一実施例を示す基本回路図で
ある。第３図の回路において、入力端子１から入
力電流Iiの電流が吸い出されたとすると、この電
流はトランジスタQ₁のコレクタ電流Ｉ_C（Q₁）と
差動増巾回路OPの反転入力端子の入力電流にな
る。ここで、差動増巾回路OPの入力回路MOSト
ランジスタ等の構成により極度に少ない入力バイ
アス電流とすることができる。このような差動増
巾回路OPを用いることにより、反転入力端子の
入力電流を0.1pA以下にできるから、ほとんど零
と考えられる。したがつて、入力端子１から入力
された電流IiはすべてトランジスタQ₁のコレクタ
電流Ｉ_C（Q₁）とすることができる。一方、差動
増巾回路OPの非反転入力端子には、電源Ｅ_Aが接
続されているから、トランジスタQ₁のコレクタ
電位は、負帰還作用により電源Ｅ_Aの電圧で自由
に設定することができる。このことは、トランジ
スタQ₂，Q₃，……………，Qnのうち特に出力電
流精度を高めたいトランジスタのコレクタ電位と
トランジスタQ₁のコレクタ電位を同一にするこ
とができることを意味している。 FIG. 3 is a basic circuit diagram showing an embodiment of the present invention. In the circuit shown in Fig. 3, if the input current Ii is sucked out from the input terminal 1, this current is generated by the collector current I _C (Q ₁ ) of the transistor Q ₁ and the inverting input terminal of the differential amplifier circuit OP. becomes the input current. Here, the input bias current can be made extremely small by the configuration of the input circuit MOS transistors and the like of the differential amplifier circuit OP. By using such a differential amplification circuit OP, the input current of the inverting input terminal can be reduced to 0.1 pA or less, so it is considered to be almost zero. Therefore, all of the current Ii input from the input terminal 1 can be the collector current I _C (Q ₁ ) of the transistor Q ₁ . On the other hand, since the power supply E _A is connected to the non-inverting input terminal of the differential amplifier circuit OP, the collector potential of the transistor Q ₁ can be freely set by the voltage of the power supply E _A due to the negative feedback effect. can. This means that among the transistors Q ₂ , Q ₃ , ……………, Qn, the collector potential of the transistor whose output current accuracy is particularly desired to be improved can be made the same as the collector potential of the transistor Q ₁ . .

すなわち、トランジスタQ₁と、特に出力精度
を高めたいトランジスタのベース巾変調効果によ
る電流誤差を無にできることである。さらに、コ
レクタとベース間に発生するトランジスタ固有の
リーク電流を相殺できることも意味している。 In other words, it is possible to eliminate current errors due to the base width modulation effect of the transistor _Q1 and especially the transistor whose output accuracy is desired to be improved. Furthermore, this also means that the leakage current inherent in transistors that occurs between the collector and base can be canceled out.

このように、本発明の回路では極度に小さな電
流1pA程度のカレントミラーをも構成できるので
ある。なお、電源Ｅ_BはトランジスタQ₁，Q₂，…
…………，Qnをベース接地動作させるためのも
のである。 In this way, with the circuit of the present invention, it is possible to configure a current mirror with an extremely small current of about 1 pA. Note that the power source E _B is composed of transistors Q ₁ , Q ₂ ,...
......This is for operating Qn with the base grounded.

第４図は本発明の他の実施例を示す応用回路例
である。第４図の回路において、抵抗R₁，R₂，
……………，Rnは、各トランジスタの製造上発
生するベース・エミツタ間電圧のばらつきを補償
させるためのものである。また、トランジスタＱ
_Bと抵抗Ｒ_Bは、トランジスタQ₁，Q₂，…………
…，Qnのｈ_FEを等価的に低下させて位相補償を
容易にするための回路である。 FIG. 4 is an example of an applied circuit showing another embodiment of the present invention. In the circuit of FIG. 4, the resistors R ₁ , R ₂ ,
……………, Rn is for compensating for variations in base-emitter voltage that occur during manufacturing of each transistor. Also, transistor Q
_B and resistor R _B are transistors Q ₁ , Q ₂ ,……
..., this is a circuit for equivalently lowering the h _FE of Qn to facilitate phase compensation.

第５図は本発明をNPNトランジスタで構成し
た他の実施例を示す応用回路例である。 FIG. 5 is an example of an applied circuit showing another embodiment of the present invention constructed with NPN transistors.

第６図は入力回路部をMOSトランジスタで構
成した差動増巾回路OPの一例を示すもので、バ
イポーラ、MOSトランジスタを同一チツプ内に
作り込んだ集積回路の場合には容易に構成できる
ものである。 Figure 6 shows an example of a differential amplifier circuit OP in which the input circuit section is composed of MOS transistors, which can be easily constructed in the case of an integrated circuit in which bipolar and MOS transistors are built into the same chip. be.

以上のように本発明によれば、10pA以下の微
少電流領域でも高精度の出力を得られる、集積回
路に好適なカレントミラー回路を容易に実現する
ことができる。 As described above, according to the present invention, it is possible to easily realize a current mirror circuit suitable for integrated circuits, which can obtain a highly accurate output even in a micro current region of 10 pA or less.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来のカレントミラー回路の一例を示
す回路図、第２図は入出力電流の精度を向上させ
るようにするため、差動増巾回路をカレントミラ
ー回路に適用した例を示す回路図、第３図は本発
明の一実施例を示す基本回路図、第４図は本発明
の他の実施例を示す回路図、第５図はNPNトラ
ンジスタを用いた本発明のさらに他の実施例を示
す回路図、第６図は本発明に使用する差動増巾回
路の一例を示す回路図である。 図において、１は入力端子、２，３，４，……
………，ｎは出力端子、Q₁，Q₂，……………，
Qnはトランジスタ、OPは差動増巾回路を入力回
路に持つ増巾器、R₁，R₂，……………，Rnは抵
抗、Ｑ_Bはダイオード接続されたトランジスタ、
Ｒ_Bは抵抗である。なお、図中、同一符号は同一
または相当部分を示す。 Figure 1 is a circuit diagram showing an example of a conventional current mirror circuit, and Figure 2 is a circuit diagram showing an example in which a differential amplifier circuit is applied to a current mirror circuit in order to improve the accuracy of input and output currents. , FIG. 3 is a basic circuit diagram showing one embodiment of the invention, FIG. 4 is a circuit diagram showing another embodiment of the invention, and FIG. 5 is a further embodiment of the invention using an NPN transistor. FIG. 6 is a circuit diagram showing an example of a differential amplification circuit used in the present invention. In the figure, 1 is an input terminal, 2, 3, 4,...
………, n is the output terminal, Q ₁ , Q ₂ , ……………,
Qn is a transistor, OP is an amplifier with a differential amplifier circuit as an input circuit, R ₁ , R ₂ , ………, Rn is a resistor, Q _B is a diode-connected transistor,
R _B is a resistance. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.

Claims (1)

【特許請求の範囲】 １ ほゞ同一特性を有する第１〜第ｎのトランジ
スタQ₁，Q₂，Q₃，……………，Qnの各ベースを
相互に接続し、これらトランジスタをベース接地
形の動作で機能させると共に、上記トランジスタ
Q₁，Q₂，Q₃，……………，Qnの各エミツタを相
互に接続して、差動増巾回路の出力に接続し、上
記第１のトランジスタQ₁のコレクタを前記差動
増巾回路の反転入力端子に接続し、この接続点を
入力端子とすると共に、他のトランジスタQ₂，
Q₃，……………，Qnの各コレクタを出力端子と
し、更に前記差動増巾回路の非反転入力端子に上
記入力端子の電圧を設定するための電源を接続し
たことを特徴とするカレントミラー回路。 ２ 前記第１〜第ｎのトランジスタQ₁，Q₂，
Q₃，……………，Qnの各エミツタと前記差動増
巾回路の出力との間にそれぞれ抵抗を挿入したこ
とを特徴とする特許請求の範囲第１項記載のカレ
ントミラー回路。 ３ 前記第１のトランジスタQ₁のベースとエミ
ツタの間に、ダイオードを挿入して、アノードを
ベース側に、カソードをエミツタ側に接続したこ
とを特徴とする特許請求の範囲第１項記載のカレ
ントミラー回路。[Scope of Claims] 1. The bases of the first to nth transistors Q ₁ , Q ₂ , Q ₃ , ......, Qn having substantially the same characteristics are mutually connected, and these transistors are connected to each other by base contact. The above transistor works with topographical operation.
The emitters of Q ₁ , Q ₂ , Q ₃ , .........Qn are connected to each other and connected to the output of the differential amplification circuit, and the collector of the first transistor Q ₁ is connected to the differential amplification circuit. It is connected to the inverting input terminal of the amplifier circuit, and this connection point is used as the input terminal, and the other transistors Q ₂ ,
Each collector of Q ₃ , ......, Qn is used as an output terminal, and a power supply for setting the voltage of the input terminal is connected to the non-inverting input terminal of the differential amplification circuit. current mirror circuit. 2 the first to nth transistors Q ₁ , Q ₂ ,
2. The current mirror circuit according to claim 1, wherein a resistor is inserted between each emitter of Q ₃ , . . . , Qn and the output of the differential amplification circuit. 3. The current according to claim 1, characterized in that a diode is inserted between the base and emitter of the first transistor _Q1 , and the anode is connected to the base side and the cathode is connected to the emitter side. mirror circuit.