JPS6245622B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、DM（デイレイ・モジユレーシヨ
ン）形式２進デジタル信号（DM信号）をNRZ
（ノン・リターン・ツウ・ゼロ）形式２進デジタ
ル信号（NRZ信号）に変換する装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention converts DM (delay modulation) format binary digital signals (DM signals) into NRZ
This invention relates to a device for converting into a (non-return-to-zero) format binary digital signal (NRZ signal).

磁気テープ等の記録媒体へのデジタル情報の記
録は、一般にNRZ形式で行われるが、NRZ信号は
第１図Ａに示す如く使用周波数帯域が限定されな
いために、高密度記録再生又は伝送において不利
である。このため、第１図Ｂに示すようなDM信
号によつて記録再生又は伝送を行うことがある。
DMコードは第１図Ｂから明らかなように、デー
タが論理の“１”のときにはビツトセル（bit
cell）の中央でレベルが遷移し、データが論理の
“０”のときには、次に続くデータが“１”の場
合にレベル遷移はせず、次に続くデータが“０”
の場合には２つの“０”のビツトセルの境界でレ
ベル遷移が生じるような規則によつて作られてい
る。 Recording of digital information on recording media such as magnetic tape is generally performed in the NRZ format, but as shown in Figure 1A, NRZ signals are disadvantageous in high-density recording and reproduction or transmission because the usable frequency band is not limited. be. For this reason, recording, reproduction, or transmission may be performed using a DM signal as shown in FIG. 1B.
As is clear from Figure 1B, the DM code is a bit cell (bit cell) when the data is logic “1”.
When the level transitions at the center of the cell), and the data is a logical “0”, the level does not transition when the next data is “1”, and the next data is “0”.
In this case, a level transition occurs at the boundary between two "0" bit cells.

ところで、DM信号で記録又は伝送する場合で
あつても、データを利用するときにはDM信号を
再びNRZ信号に変換して信号処理をした方が信号
処理が容易である。 By the way, even when recording or transmitting data using a DM signal, when using the data, it is easier to process the signal by converting the DM signal back into an NRZ signal.

そこで、本発明の目的は、正確且つ容易にDM
信号をNRZ信号に変換する装置を提供することに
ある。 Therefore, an object of the present invention is to accurately and easily DM
An object of the present invention is to provide a device for converting a signal into an NRZ signal.

上記目的を達成するための本願の第１番目の発
明は、DM形式２進デジタル信号のレベル遷移を
検出するレベル遷移検出回路と、前記DM形式２
進デジタル信号のレベル遷移に同期していると共
に単位ビツトセル期間の半分の周期を有し且つ50
％のデユテイ比を有している同期クロツク信号を
発生する同期クロツク信号発生回路と、DM形式
２進デジタル信号の“101”又は特別にビツトセ
ルの中間を示すように記録された信号を検出する
ことによつてDM形式２進デジタル信号のビツト
セルの中間を検出するビツトセル中間検出回路
と、後記のNRZ波形形成回路でNRZ形式２進デジ
タル信号を形成する時に使用するためのNRZクロ
ツク信号を発生するものであつて、前記同期クロ
ツク信号発生回路から供給される同期クロツク信
号と前記ビツトセル中間検出回路から供給される
ビツトセル中間信号とに基づいて前記DM形式２
進デジタル信号の各ビツトセルの中央よりも1/4
ビツトセル遅れた時点で前記NRZクロツク信号を
発生するように構成され、且つ前記NRZクロツク
信号を前記同期クロツク信号の周期の２倍の周期
を有して発生するように構成されているNRZクロ
ツク信号発生回路と、前記レベル遷移検出回路か
ら得られるレベル遷移検出信号を1/2ビツトセル
期間保持する遷移検出信号保持回路と、前記NRZ
クロツク信号発生回路から得られるNRZクロツク
信号の前縁時点において前記遷移検出信号保持回
路から得られる遷移保持信号が存在する時には出
力を低レベルから高レベルに転換させるか又は既
に高レベルの場合には該高レベルを保持し、前記
前縁時点において前記遷移保持信号がない時には
出力を高レベルから低レベルに転換させるか又は
既に低レベルの場合には該低レベルを保持するこ
とによつてNRZ形式２進デジタル信号の波形を形
成するNRZ波形形成回路とを具備していることを
特徴とするDM信号をNRZ信号に変換する装置に
係わるものである。 A first invention of the present application for achieving the above object includes a level transition detection circuit for detecting level transition of a DM format binary digital signal, and a level transition detection circuit for detecting a level transition of a DM format binary digital signal;
It is synchronized with the level transition of the digital signal, has a period half the unit bit cell period, and has a period of 50
A synchronous clock signal generation circuit that generates a synchronous clock signal having a duty ratio of A bit cell intermediate detection circuit that detects the middle of a bit cell of a DM format binary digital signal by using a DM format binary digital signal, and a circuit that generates an NRZ clock signal to be used when forming an NRZ format binary digital signal with the NRZ waveform forming circuit described later. The DM format 2 is determined based on the synchronous clock signal supplied from the synchronous clock signal generation circuit and the bit cell intermediate signal supplied from the bit cell intermediate detection circuit.
1/4 from the center of each bit cell of the hexadecimal digital signal
An NRZ clock signal generator configured to generate the NRZ clock signal at a time point when the bit cell is delayed, and configured to generate the NRZ clock signal with a period twice as long as the period of the synchronous clock signal. a transition detection signal holding circuit that holds the level transition detection signal obtained from the level transition detection circuit for a 1/2 bit cell period;
When the transition holding signal obtained from the transition detection signal holding circuit is present at the leading edge of the NRZ clock signal obtained from the clock signal generation circuit, the output is switched from a low level to a high level, or if it is already at a high level. NRZ format by holding the high level and converting the output from a high level to a low level when the transition holding signal is not present at the leading edge time, or by holding the low level if it is already a low level. The present invention relates to a device for converting a DM signal into an NRZ signal, characterized in that it is equipped with an NRZ waveform forming circuit that forms a waveform of a binary digital signal.

上記本発明によれば、ビツトセル中間検出回路
によつてビツトセルの中間を検出し、これに基づ
いてNRZクロツク信号を形成しているので、遷移
保持信号とNRZクロツク信号によつて容易且つ正
確にNRZ信号を得ることができる。 According to the present invention, the bit cell intermediate detection circuit detects the intermediate point of the bit cell, and the NRZ clock signal is formed based on this. I can get a signal.

本願の第２番目の発明は、前述の第１番目の発
明におけるNRZクロツク信号発生回路を、DM信
号のビツトセルの中央より1/2ビツトセル遅れて
NRZクロツク信号を発生するように変形し、また
レベル遷移検出信号を2.25ビツト期間遅延させ、
上記のNRZクロツク信号と2.25ビツト遅れた遷移
保持遅延信号とでNRZ信号を形成するようにした
ものである。 The second invention of the present application is such that the NRZ clock signal generation circuit in the first invention described above is delayed by 1/2 bit cell from the center of the bit cell of the DM signal.
It is modified to generate an NRZ clock signal, and also delays the level transition detection signal by 2.25 bit periods.
The NRZ signal is formed by the above NRZ clock signal and a transition holding delay signal delayed by 2.25 bits.

このように変形しても、第１番目の発明とほぼ
同一の作用効果を得ることができる。 Even with this modification, substantially the same effects as the first invention can be obtained.

以下、図面を参照して本発明の実施例を説明す
る。 Embodiments of the present invention will be described below with reference to the drawings.

第２図は本発明が適用されているPCM（パル
ス・コード・モジユレーシヨン）記録再生装置を
示すものである。この装置ではアナログ入力回路
１から供給されるアナログ信号が、次段のアナロ
グ−デジタル変換器２で、２進デジタル信号に変
換される。アナログ−デジタル変換器２からは並
列形式でデジタル信号が出力されるので、次段の
並列−直列変換器３にて直列のNRZ形式２進デジ
タル信号に変換される。直列のNRZ形式２進デジ
タル信号は、NRZ−DM変換器４にてDM形式２
進デジタル信号に変換され、これが記録増幅器５
で増幅された後に磁気ヘツド６にて磁気テープ７
に記録される。このように、DM信号で記録すれ
ば、使用周波数帯域が限定されるので、高密度記
録の際に有利になる。 FIG. 2 shows a PCM (pulse code modulation) recording and reproducing apparatus to which the present invention is applied. In this device, an analog signal supplied from an analog input circuit 1 is converted into a binary digital signal by an analog-to-digital converter 2 at the next stage. Since the analog-to-digital converter 2 outputs a digital signal in parallel format, it is converted into a serial NRZ format binary digital signal by the parallel-to-serial converter 3 at the next stage. The serial NRZ format binary digital signal is converted to DM format 2 by the NRZ-DM converter 4.
It is converted into a base digital signal, and this is sent to the recording amplifier 5.
After being amplified by the magnetic head 6, the magnetic tape 7 is
recorded in In this way, recording with DM signals limits the usable frequency band, which is advantageous for high-density recording.

再生系においては、再生磁気ヘツド８で検出さ
れたDM信号は再生増幅器９で増幅された後に、
本発明に係わるDM−NRZ変換装置１０にてNRZ
信号に変換される。NRZ信号は直列−並列変換器
１１で並列信号とされた後に、デジタル−アナロ
グ変換器１２にてアナログ信号に変換される。従
つてアナログ出力回路１３にはアナログ入力回路
１に付与したとほぼ同じ信号が得られる。 In the reproduction system, the DM signal detected by the reproduction magnetic head 8 is amplified by the reproduction amplifier 9, and then
NRZ in the DM-NRZ conversion device 10 according to the present invention.
converted into a signal. The NRZ signal is converted into a parallel signal by a serial-parallel converter 11, and then converted into an analog signal by a digital-analog converter 12. Therefore, almost the same signal applied to the analog input circuit 1 is obtained at the analog output circuit 13.

第３図は本発明の第１の実施例に係わるDM−
NRZ変換装置を示すブロツク図である。この図面
において、DM信号伝送ライン２０に結合された
レベル遷移検出回路２１は、DM信号のすべての
レベル遷移を検出するものであつて、第５図Ａに
示すDM信号が入力されたときに第５図Ｂに示す
ような出力を得るものである。 FIG. 3 shows the DM-1 according to the first embodiment of the present invention.
FIG. 2 is a block diagram showing an NRZ conversion device. In this drawing, a level transition detection circuit 21 coupled to a DM signal transmission line 20 detects all level transitions of the DM signal, and when the DM signal shown in FIG. The output shown in Figure 5B is obtained.

２２はレベル遷移検出回路２１の出力を受け
て、レベル遷移検出信号に同期していると共に単
位ビツトセル期間の半分の周期を有し且つ50％の
デユテイ比を有している第５図Ｃに示す同期クロ
ツク信号を発生する同期クロツク信号発生回路で
ある。 22 receives the output of the level transition detection circuit 21, is synchronized with the level transition detection signal, has a period half the unit bit cell period, and has a duty ratio of 50%, as shown in FIG. 5C. This is a synchronous clock signal generation circuit that generates a synchronous clock signal.

２３はDM信号の“101”即ち第５図のt₁〜t₇期
間のように高レベル又は低レベルが２ビツトセル
連続することを検出することによつてDM信号の
ビツトセルの中間を検出するビツトセル中間検出
回路である。このビツトセル中間検出回路２３は
DM信号の“101”の波形の後縁は必ずビツトセ
ルの中間であることを利用して構成されている。 Reference numeral 23 denotes a bit cell that detects the middle of the bit cells of the DM signal by detecting "101" of the DM signal, that is, two consecutive bit cells of high level or low level as in the period _{t 1 to t} 7 in FIG. This is an intermediate detection circuit. This bit cell intermediate detection circuit 23 is
This configuration takes advantage of the fact that the trailing edge of the "101" waveform of the DM signal is always in the middle of the bit cell.

２４はレベル遷移検出回路２１から得られるレ
ベル遷移検出信号を第５図Ｅに示すように1/2ビ
ツトセル期間保持する遷移検出信号保持回路であ
る。 24 is a transition detection signal holding circuit which holds the level transition detection signal obtained from the level transition detection circuit 21 for a 1/2 bit cell period as shown in FIG. 5E.

２５は同期クロツク信号発生回路２２から供給
される同期クロツク信号とビツトセル中間検出回
路２３から供給されるビツトセル中間信号とによ
つてDM信号のビツトセルの中央よりも1/4ビツ
トセル遅れて、同期クロツク信号の周期の２倍の
周期を有する第５図Ｆに示すようなNRZクロツク
信号を発生するNRZクロツク信号発生回路であ
る。 25 is a synchronous clock signal that is delayed by 1/4 bit cell from the center of the bit cell of the DM signal due to the synchronous clock signal supplied from the synchronous clock signal generation circuit 22 and the bit cell intermediate signal supplied from the bit cell intermediate detection circuit 23. This is an NRZ clock signal generation circuit that generates an NRZ clock signal as shown in FIG.

２６はNRZクロツク信号発生回路２５から得ら
れるNRZクロツク信号の前縁時点において遷移検
出信号保持回路２４から得られる遷移保持信号が
存在する時（“１”の時）には出力を低レベルか
ら高レベルに転換させるか又は既に高レベルの場
合には該高レベルを保持し、前記前縁時点におい
て前記遷移保持信号がない時（“０”の時）には
出力を高レベルから低レベルに転換させるか又は
既に低レベルの場合には該低レベルを保持するこ
とによつて第５図Ｇに示すようなNRZ信号の波形
を形成するNRZ波形形成回路である。 26 changes the output from a low level to a high level when a transition holding signal obtained from the transition detection signal holding circuit 24 exists (when it is "1") at the leading edge of the NRZ clock signal obtained from the NRZ clock signal generating circuit 25. or maintains the high level if it is already at high level, and changes the output from high level to low level when there is no transition hold signal (“0”) at the leading edge time. This is an NRZ waveform forming circuit that forms the waveform of the NRZ signal as shown in FIG. 5G by increasing the signal level or maintaining the low level if the signal is already at a low level.

第４図は第３図の装置を更に具体的に示すもの
である。レベル遷移検出回路２１は、排他的OR
ゲート２７にDM伝送ライン２０からDM信号を
そのまま入力させると共に、インバータ２８と抵
抗２９とコンデンサ３０とからなる遅延回路を介
して入力させ、第５図Ｂの遷移レベル検出信号を
得るように構成されている。同期クロツク信号発
生回路２２は自走発振器３１と４ビツトカウンタ
３２とインバータ３３とを含み、４ビツトカウン
タ３２のCK（クロツク）端子に発振器３１の出
力を受け、またＲ（リセツト）端子に排他的OR
ゲート２７から遷移検出信号を受けて、遷移検出
信号に同期した第５図Ｃの発振出力が得られるよ
うに構成されている。ビツトセル中間検出回路２
３は、４ビツトカウンタ３４のCK（クロツク）
端子にインバータ３３で反転する前の同期クロツ
ク信号を入力させ、またこのＲ（リセツト）端子
にレベル遷移検出信号を入力させ、クロツクパル
スを４個数えたときに１個のパルスを発生するＱ
_C端子から第５図Ｄに示す出力を取出すように構
成されている。 FIG. 4 shows the apparatus of FIG. 3 in more detail. The level transition detection circuit 21 is an exclusive OR
The gate 27 is configured to input the DM signal as it is from the DM transmission line 20 and also input it through a delay circuit consisting of an inverter 28, a resistor 29, and a capacitor 30 to obtain the transition level detection signal shown in FIG. 5B. ing. The synchronous clock signal generation circuit 22 includes a free-running oscillator 31, a 4-bit counter 32, and an inverter 33. The CK (clock) terminal of the 4-bit counter 32 receives the output of the oscillator 31, and the R (reset) terminal receives an exclusive signal. OR
It is configured to receive a transition detection signal from the gate 27 and obtain the oscillation output shown in FIG. 5C in synchronization with the transition detection signal. Bit cell intermediate detection circuit 2
3 is the CK (clock) of the 4-bit counter 34
A synchronous clock signal before being inverted by the inverter 33 is input to the terminal, and a level transition detection signal is input to the R (reset) terminal, so that one pulse is generated when four clock pulses are counted.
It is configured to take out the output shown in FIG. 5D from _{the C} terminal.

遷移検出信号保持回路２４はＤタイプのフリツ
プフロツプ３５のＤ（データ）端子を接地し、Ｃ
（クロツク）端子にインバータ３３から同期クロ
ツク信号を入力させ、Ｓ（セツト）端子に遷移検
出信号を入力させ、レベル遷移検出回路２１から
第５図Ｂに示す信号が入力される毎にセツトして
Ｑ端子から第５図Ｅに示す1/2ビツトセルのパル
ス幅を有する保持信号を出力するものである。
NRZクロツク信号発生回路２５は、Ｄタイプのフ
リツプフロツプ３６のＤ（データ）端子と出力
端子とを接続し、Ｃ（クロツク）端子にカウンタ
３２から反転同期クロツク信号を入力させ、Ｒ
（リセツト）端子にカウンタ３４から得られるビ
ツトセル中間検出信号をインバータ３７で反転さ
せて入力させ、Ｑ端子から第５図Ｆに示すNRZク
ロツク信号を得るように構成されている。NRZ波
形形成回路２６はＤタイプのフリツプフロツプ３
８のＤ（データ）端子に遷移検出信号保持回路２
４の出力を入力させ、そのＣ（クロツク）端子に
NRZクロツク信号を入力させることによつてＱ端
子から第５図Ｇに示すNRZ信号を得るように構成
されている。 The transition detection signal holding circuit 24 grounds the D (data) terminal of the D-type flip-flop 35, and connects the C
A synchronous clock signal is input from the inverter 33 to the (clock) terminal, a transition detection signal is input to the S (set) terminal, and the signal is set every time the signal shown in FIG. 5B is input from the level transition detection circuit 21. A holding signal having a pulse width of 1/2 bit cell as shown in FIG. 5E is output from the Q terminal.
The NRZ clock signal generation circuit 25 connects the D (data) terminal and the output terminal of the D-type flip-flop 36, inputs the inverted synchronous clock signal from the counter 32 to the C (clock) terminal, and inputs the inverted synchronous clock signal from the counter 32 to the R
The bit cell intermediate detection signal obtained from the counter 34 is inverted by an inverter 37 and inputted to the (reset) terminal, and the NRZ clock signal shown in FIG. 5F is obtained from the Q terminal. The NRZ waveform forming circuit 26 is a D-type flip-flop 3.
Transition detection signal holding circuit 2 is connected to the D (data) terminal of 8.
Input the output of 4 and connect it to the C (clock) terminal.
By inputting the NRZ clock signal, the NRZ signal shown in FIG. 5G is obtained from the Q terminal.

次に第５図のタイムチヤートを参照して第４図
の装置の動作を説明する。今、Ａに示すDM信号
がライン２０に入力されると、排他的ORゲート
２７からＢに示すレベル遷移検出信号が得られ
る。この信号はＡの波形のレベル遷移時点t₁，
t₇，t₉等に夫々対応してＢ図では８個発生する。
４ビツトカウンタ３２はレベル遷移検出信号によ
つてリセツトされるために、この信号に同期した
同期クロツク信号がＣに示すように得られる。こ
のＣの同期クロツク信号は前述したようにデイテ
イ比50％、周期が1/2ビツトセル期間に一致した
ものである。 Next, the operation of the apparatus shown in FIG. 4 will be explained with reference to the time chart shown in FIG. Now, when the DM signal shown at A is input to the line 20, a level transition detection signal shown at B is obtained from the exclusive OR gate 27. This signal is at the level transition time t ₁ of the waveform of A,
In diagram B, eight occurrences occur corresponding to t ₇ , t _{9 ,} etc., respectively.
Since the 4-bit counter 32 is reset by the level transition detection signal, a synchronous clock signal as shown in C is obtained in synchronization with this signal. As mentioned above, this C synchronous clock signal has a date ratio of 50% and a period corresponding to 1/2 bit cell period.

第５図Ａに示す如く２ビツトセル期間に相当す
るt₁〜t₇の期間が高レベル又は低レベルに保たれ
た状態が発生すれば、カウンタ３４のＱ_C端子か
らＤに示す出力が得られる。即ち、カウンタ３４
がt₁時点でＢの遷移検出信号でリセツトされた
後、t₇時点までリセツト信号を受けないために、
Ｃのパルスの後縁を４個数えた時点t₆でＱ_C端子
から1/4ビツトセルのパルス幅を有するＤの出力
を発生する。このＤのパルスの後縁はDM信号の
ビツトセルの中間に対応している。そこで、この
Ｄのパルスの後縁を基準にしてこの後縁から1/4
ビツトセル遅れた時点t₈にてＦに示すようなNRZ
クロツク信号を発生させる。即ち、カウンタ３４
のＱ_C端子の出力をインバータ３７を介してフリ
ツプフロツプ３６のＲ端子に付与してこれをリセ
ツトすることによつて、フリツプフロツプ３６の
Ｃ端子に次のクロツク信号が入力されるt₈の時点
でＱ出力を立上らせ、この次のクロツク信号でＱ
出力を立下らせる。このような動作を繰返せばＦ
のNRZクロツク信号となる。t₇時点以前のＦの
NRZクロツク信号はt₁以前に発生する“101”信
号の検出に基づくＤと同様なパルスによつて形成
されている。このNRZクロツク信号は前述したよ
うにデユテイ比50％であり、且つ周期が1/2ビツ
トセルである。カウンタ３４とフリツプフロツプ
３６とにインバータ３３の入力側の同期クロツク
信号を付与しているが、勿論、インバータ３３の
出力を更にインバータで反転して付与してもよ
い。要するに第５図Ｃの反転信号であればどのよ
うなものでもよい。 As shown in FIG. 5A, if a state in which the level is maintained at high or low level for the period _t1 to _t7 corresponding to the 2-bit cell period occurs, the output shown in D is obtained from the _QC terminal of the counter 34. . That is, the counter 34
After being reset by the transition detection signal of B at time _t1 , it does not receive the reset signal until time _t7 , so
At time _t6 when four trailing edges of the C pulse are counted, an output D having a pulse width of 1/4 bit cell is generated from the Q _C terminal. The trailing edge of this D pulse corresponds to the middle of the bit cell of the DM signal. Therefore, based on the trailing edge of this D pulse, 1/4
NRZ as shown in F at time t ₈ when the bit cell is delayed
Generates a clock signal. That is, the counter 34
By applying the output of the Q _C terminal of the flip-flop 36 to the R terminal of the flip-flop 36 via the inverter 37 and resetting it, _the Q The output rises and the Q
Let the output fall. If you repeat this action, F
This becomes the NRZ clock signal. F before time t ₇
The NRZ clock signal is formed by pulses similar to D based on the detection of the "101" signal occurring before _t1 . As mentioned above, this NRZ clock signal has a duty ratio of 50% and a period of 1/2 bit cell. Although the counter 34 and the flip-flop 36 are provided with a synchronous clock signal from the input side of the inverter 33, it is of course possible to further invert the output of the inverter 33 and provide the signal. In short, any inverted signal of FIG. 5C may be used.

遷移検出信号保持回路２４を構成するフリツプ
フロツプ３５は、例えばt₁時点でＢのパルスでセ
ツトされ、t₃時点ではＢのパルスが無いのでＣの
同期クロツク信号のt₃の立上りに同期して立下つ
てＥに示す出力パルスを発生する。これにより、
1/2ビツトセルの保持がなされる。 The flip-flop 35 constituting the transition detection signal holding circuit 24 is set by the pulse of B at time _t1 , for example, and since there is no pulse of B at time _t3 , it rises in synchronization with the rise of the synchronized clock signal of C at _t3 . An output pulse shown at E is generated. This results in
1/2 bit cell is held.

フリツプフロツプ２６において、t₂のNRZクロ
ツク信号の前縁ではＥの保持信号が存在するの
で、高レベル出力に反転し、t₄のNRZクロツク信
号の前縁ではＥの保持信号がないので、低レベル
出力に反転する。このようにしてt₈，t₉，t₁₃時点
ではクロツク信号の前縁に対応してＥの信号が
“１”であるので、高レベルに反転するか、高レ
ベルに保持される。これに対して、t₁₀，t₁₁，
t₁₂，t₁₄，t₁₅時点ではクロツク信号の前縁に対応
してＥの信号が“０”であるので、低レベルに反
転するか低レベルに保持される。このため、フリ
ツプフロツプ３８のＱ端子からＧのNRZ信号が得
られる。 In the flip-flop 26, at the leading edge of the NRZ clock signal at t ₂ there is a holding signal of E, so the output is inverted to a high level, and at the leading edge of the NRZ clock signal at t ₄ , there is no holding signal of E, so the output is low level. Invert to output. In this manner, at times _t8 , _t9 , and _t13, the E signal is "1" corresponding to the leading edge of the clock signal, so it is either inverted to a high level or held at a high level. On the other hand, t ₁₀ , t ₁₁ ,
At times _t12 , _t14 , and _t15 , the E signal is "0" corresponding to the leading edge of the clock signal, so it is inverted to a low level or held at a low level. Therefore, a G NRZ signal is obtained from the Q terminal of the flip-flop 38.

またこの回路においては、ドロツプアウト等で
NRZクロツク信号が第５図F′のt₇時点以前で示す
ように乱れたとしても、t₇時点になるとＤの信号
に基づいて補正され、これ以後は正しいNRZクロ
ツク信号となる。“101”はDM信号の中に多数存
在するので、常にNRZクロツク信号は補正されて
いることになる。勿論ドロツプアウト等のエラー
が生じない装置であれば、最初の“101”に応答
してＦに示すようなNRZクロツク信号が形成さ
れ、見かけ上は補正が行われないで、NRZクロツ
ク信号が発生する。 Also, in this circuit, dropout etc.
Even if the NRZ clock signal is disturbed as shown before time _t7 in FIG. 5F', it is corrected based on the signal D at time _t7 , and from then on it becomes a correct NRZ clock signal. Since there are many "101"s in the DM signal, the NRZ clock signal is always corrected. Of course, if the device does not cause errors such as dropouts, an NRZ clock signal as shown in F will be formed in response to the first "101", and the NRZ clock signal will be generated without any apparent correction. .

以上の説明から明らかなように本実施例によれ
ば、DM信号のビツトセルの中間を検出し、これ
に基づいてNRZに変換しているので、NRZ信号を
正確且つ容易に得ることができる。 As is clear from the above description, according to this embodiment, the middle of the bit cells of the DM signal is detected and converted to NRZ based on this, so that the NRZ signal can be obtained accurately and easily.

次に本発明の第２の実施例に係わるDM−NRZ
変換装置を第６図及び第７図を参照して説明す
る。第６図のDM信号伝送ライン４０が結合され
ているレベル遷移検出回路４１は、DM信号のレ
ベル遷移を検出し、第７図ａのDM信号に基づい
て第７図ｄの遷移検出信号を得るものである。４
２は前記DM信号のレベル遷移に同期していると
共に単位ビツトセル期間の半分の周期を有し且つ
50％のデユテイ比を有している第７図ｂの同期ク
ロツク信号を発生する同期クロツク信号発生回路
である。４４はレベル遷移検出回路４１から得ら
れるレベル遷移検出信号を2.25ビツトセル期間シ
フト（遅延）すると共に1/2ビツトセル期間保持
して第７図ｋの信号を得るための遷移検出信号保
持遅延回路である。４３は保持遅延回路４４の出
力と同期クロツク信号をインバータで反転した信
号に基づいて、DM信号の“101”を検出して、
DM信号のビツトセルの中間を検出して第７図ｉ
のパルスを発生するビツトセル中間検出回路であ
る。４５は同期クロツク信号発生回路４２から供
給される同期クロツク信号の反転信号とビツトセ
ル中間検出回路４３から供給されるビツトセル中
間信号とによつてDM信号のビツトセルの中央よ
りも1/2ビツトセル遅れて、同期クロツク信号の
周期の２倍の周期を有する第７図ｊのNRZクロツ
ク信号を発生するNRZクロツク信号発生回路であ
る。４６はNRZクロツク信号発生回路４５から得
られるNRZクロツク信号の前縁時点において遷移
検出信号保持遅延回路４４から得られる遷移保持
信号が存在する時には出力を低レベルから高レベ
ルに転換させるか又は既に高レベルの場合には該
高レベルを保持し、前記前縁時点において前記遷
移保持信号がない時には出力を高レベルから低レ
ベルに転換させるか又は既に低レベルの場合には
該低レベルを保持することによつて第７図ｌに示
すNRZ信号の波形を形成するNRZ波形形成回路で
ある。 Next, DM-NRZ according to the second embodiment of the present invention
The conversion device will be explained with reference to FIGS. 6 and 7. The level transition detection circuit 41 to which the DM signal transmission line 40 of FIG. 6 is coupled detects the level transition of the DM signal, and obtains the transition detection signal of FIG. 7 d based on the DM signal of FIG. 7 a. It is something. 4
2 is synchronized with the level transition of the DM signal, has a period half the unit bit cell period, and
This is a synchronous clock signal generation circuit for generating the synchronous clock signal of FIG. 7b having a duty ratio of 50%. 44 is a transition detection signal holding delay circuit for shifting (delaying) the level transition detection signal obtained from the level transition detection circuit 41 by 2.25 bit cell period and holding it for 1/2 bit cell period to obtain the signal shown in FIG. 7k. . 43 detects "101" of the DM signal based on the output of the holding delay circuit 44 and a signal obtained by inverting the synchronous clock signal using an inverter.
Detecting the middle of the bit cell of the DM signal
This is a bit cell intermediate detection circuit that generates pulses. 45 is delayed by 1/2 bit cell from the center of the bit cell of the DM signal by the inverted signal of the synchronous clock signal supplied from the synchronous clock signal generation circuit 42 and the bit cell intermediate signal supplied from the bit cell intermediate detection circuit 43. This is an NRZ clock signal generation circuit that generates the NRZ clock signal of FIG. 7j having a period twice that of the synchronous clock signal. 46 converts the output from a low level to a high level when there is a transition holding signal obtained from the transition detection signal holding delay circuit 44 at the leading edge of the NRZ clock signal obtained from the NRZ clock signal generation circuit 45, or when the output is already high. if the output is at a low level, the output is held at the high level, and when the transition hold signal is not present at the leading edge time, the output is switched from a high level to a low level, or when it is already at a low level, the output is held at the low level. This is an NRZ waveform forming circuit which forms the waveform of the NRZ signal shown in FIG.

これ等の回路を更に詳しく述べると、レベル遷
移検出回路４１は、Ｄタイプフリツプフロツプ４
７のＤ（データ）端子に第７図ａのDM信号が供
給され、Ｃ（クロツク）端子に同期クロツク信号
が供給されることによつて、Ｑ端子に第７図ｃに
示す1/4ビツトセル遅延のDM信号を発生し、こ
の遅延DM信号と遅延されないDM信号とを排他
的ORゲート４８に通すことによつて第７図ｄの
レベル遷移検出信号を得るものである。第７図ｄ
では第７図ａのDM波形のレベル遷移に対応して
８個のパルスが発生している。 To describe these circuits in more detail, the level transition detection circuit 41 consists of a D-type flip-flop 4.
The DM signal shown in Figure 7a is supplied to the D (data) terminal of 7, and the synchronous clock signal is supplied to the C (clock) terminal, so that the Q terminal receives the 1/4 bit cell shown in Figure 7c. By generating a delayed DM signal and passing the delayed DM signal and the undelayed DM signal through an exclusive OR gate 48, the level transition detection signal of FIG. 7d is obtained. Figure 7d
In this case, eight pulses are generated corresponding to the level transition of the DM waveform shown in FIG. 7a.

遷移検出信号保持遅延回路４４は５個のＤタイ
プのフリツプフロツプ４９，５０，５１，５２，
５３を縦続接続することによつて第７図ｄのパル
スを1/2ビツトセルに広げると共に、第７図ｅ，
ｆ，ｇ，ｈ，ｋに示すように順次にシフト（遅
延）させるものである。最初のフリツプフロツプ
４９のＤ（データ）端子には排他的ORゲート４
８の出力が結合され、このＣ（クロツク）端子に
は同期クロツク信号発生回路４２が結合されてい
る。残りのフリツプフロツプ５０，５１，５２，
５３のＤ端子は前段のフリツプフロツプのＱ端子
が結合され、Ｃ端子には同期クロツク信号発生回
路４２が結合されている。 The transition detection signal holding delay circuit 44 includes five D-type flip-flops 49, 50, 51, 52,
By cascading 53, the pulse of FIG. 7d is expanded to a 1/2 bit cell, and
The signals are sequentially shifted (delayed) as shown in f, g, h, and k. An exclusive OR gate 4 is connected to the D (data) terminal of the first flip-flop 49.
8 is coupled to the C (clock) terminal, and a synchronous clock signal generating circuit 42 is coupled to this C (clock) terminal. The remaining flip-flops 50, 51, 52,
The D terminal of 53 is coupled to the Q terminal of the previous stage flip-flop, and the C terminal is coupled to the synchronous clock signal generation circuit 42.

ビツトセル中間検出回路４３は、入力反転形式
のAND回路５４にフリツプフロツプ４９，５
０，５１のＱ出力とフリツプフロツプ５２の出
力とを入力させ、全部の入力が低レベルのときの
みに高レベルの出力パルスを得て次段のNAND回
路５５に送り、NAND回路５５には第７図ｂの同
期クロツク信号をインバータ５６で反転した反転
同期クロツク信号も入力させ、２つの入力が高レ
ベルのときのみNAND回路５５から第７図ｉに示
す低レベルのパルスをt₃で発生させ、この第７図
ｉのパルスの前縁をビツトセル中間とするもので
ある。 The bit cell intermediate detection circuit 43 has flip-flops 49 and 5 in an AND circuit 54 of inverted input type.
0,51 Q output and the output of flip-flop 52 are input, and only when all the inputs are low level, a high level output pulse is obtained and sent to the next stage NAND circuit 55. An inverted synchronous clock signal obtained by inverting the synchronous clock signal shown in _FIG . The leading edge of the pulse shown in FIG. 7i is set at the middle of the bit cell.

NRZクロツク信号発生回路４５は、Ｄタイプの
フリツプフロツプ５７のＤ端子と端子とを接続
し、Ｃ端子に第７図b′に示す反転クロツク信号を
入力させ、Ｒ（リセツト）端子に第７図ｉに示す
ビツトセル中間検出信号を入力させ、ビツトセル
中間時点t₃から1/2ビツトセル遅れたt₅時点でＱ出
力を立上らせて第７図ｊに示すようなNRZクロツ
ク信号を得るものである。即ち第７図ｉのビツト
セル中間検出信号の終了後の最初の反転クロツク
信号によつてＱ出力を立上らせることにより、
NRZクロツク信号を作るものである。 The NRZ clock signal generation circuit 45 connects the D terminal and the terminal of the D type flip-flop 57, inputs the inverted clock signal shown in FIG. 7b' to the C terminal, and inputs the inverted clock signal shown in FIG. The bit cell intermediate detection signal shown in _{FIG .} . That is, by causing the Q output to rise with the first inverted clock signal after the end of the bit cell intermediate detection signal in FIG. 7i,
This is what creates the NRZ clock signal.

NRZ波形形成回路４６は、Ｄタイプのフリツプ
フロツプ５８のＤ端子にフリツプフロツプ５３の
Ｑ出力を結合し、Ｃ端子にフリツプフロツプ５７
のＱ出力を結合し、Ｑ出力端子から第７図ｌの
NRZ信号を得るものである。この部分の動作は第
４図と同一であるので、説明を省略する。 The NRZ waveform forming circuit 46 connects the Q output of the flip-flop 53 to the D terminal of a D-type flip-flop 58, and connects the Q output of the flip-flop 53 to the C terminal.
Combine the Q outputs of , and connect the Q output terminal to the
This is to obtain the NRZ signal. Since the operation of this part is the same as that shown in FIG. 4, the explanation will be omitted.

尚この実施例においても、例えば、第７図ｊで
点線で示すようにNRZクロツク信号が乱れていて
も、第７図ｉのパルスが発生すれば、これが補正
される。 In this embodiment as well, for example, even if the NRZ clock signal is disturbed as shown by the dotted line in FIG. 7j, this will be corrected if the pulse shown in FIG. 7i is generated.

上述の第２の実施例によつても、第１の実施例
と同様に正確且つ容易にDM−NRZ変換ができ
る。 According to the second embodiment described above, DM-NRZ conversion can be performed accurately and easily as in the first embodiment.

以上、本発明の実施例について述べたが、本発
明は上述の実施例に限定されるものではなく、更
に変形可能なものである。例えば、レベル遷移検
知回路は、例えば微分回路等の公知の種々のエツ
ヂ検出に置き換えてもよい。またビツトセル中間
検出回路によるビツトセルの中間の検出を、ビツ
トセルの中間を検出するためにDM信号中に混入
させた３ビツトセル持続信号等の後縁がビツトセ
ルの中間になるような特別な信号に基づいて行つ
てもよい。また各部をＤタイプのフリツプフロツ
プ及び４ビツトカウンタに限ることなく別のもの
で構成しても勿論差支えない。 Although the embodiments of the present invention have been described above, the present invention is not limited to the above-described embodiments, and can be further modified. For example, the level transition detection circuit may be replaced with various known edge detection circuits, such as differentiating circuits. In addition, the bit cell intermediate detection circuit detects the middle of the bit cell based on a special signal such as a 3-bit cell continuation signal mixed into the DM signal so that the trailing edge is in the middle of the bit cell. You may go. Furthermore, each part is not limited to a D-type flip-flop and a 4-bit counter, and may of course be constructed of other components.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はNRZ信号とDM信号を示す波形図、第
２図は本発明の実施例に係わるDM−NRZ変換装
置が使用されているPCM記録再生装置を示すブ
ロツク図、第３図は本発明の第１の実施例に係わ
るDM−NRZ変換装置を示すブロツク図、第４図
は第３図を具体的に示す回路図、第５図は第３図
及び第４図のＡ〜Ｇ点の状態を示すタイムチヤー
ト、第６図は本発明の第２の実施例に係わるDM
−NRZ変換装置を示すブロツク図、第７図は第６
図のａ〜ｌ点の状態を示すタイムチヤートであ
る。 尚図面に用いられている符号において、２１は
レベル遷移検出回路、２２は同期クロツク信号発
生回路、２３はビツトセル中間検出回路、２４は
遷移検出信号保持回路、２５はNRZクロツク信号
発生回路、２６はNRZ波形形成回路である。 Fig. 1 is a waveform diagram showing the NRZ signal and DM signal, Fig. 2 is a block diagram showing a PCM recording and reproducing device in which a DM-NRZ conversion device according to an embodiment of the present invention is used, and Fig. 3 is a waveform diagram showing the present invention. FIG. 4 is a circuit diagram specifically showing FIG. 3, and FIG. 5 shows points A to G in FIGS. 3 and 4. A time chart showing the status, FIG. 6 is a DM related to the second embodiment of the present invention.
-Block diagram showing the NRZ conversion device, Fig. 6
It is a time chart showing the state of points a to l in the figure. In the symbols used in the drawings, 21 is a level transition detection circuit, 22 is a synchronous clock signal generation circuit, 23 is a bit cell intermediate detection circuit, 24 is a transition detection signal holding circuit, 25 is an NRZ clock signal generation circuit, and 26 is a This is an NRZ waveform forming circuit.

Claims (1)

【特許請求の範囲】 １ DM形式２進デジタル信号のレベル遷移を検
出するレベル遷移検出回路と、 前記DM形式２進デジタル信号のレベル遷移に
同期していると共に単位ビツトセル期間の半分の
周期を有し且つ50％のデユテイ比を有している同
期クロツク信号を発生する同期クロツク信号発生
回路と、 DM形式２進デジタル信号の“101”又は特別
にビツトセルの中間を示すように記録された信号
を検出することによつてDM形式２進デジタル信
号のビツトセルの中間を検出するビツトセル中間
検出回路と、 後記のNRZ波形形成回路でNRZ形式２進デジタ
ル信号を形成する時に使用するためのNRZクロツ
ク信号を発生するものであつて、前記同期クロツ
ク信号発生回路から供給される同期クロツク信号
と前記ビツトセル中間検出回路から供給されるビ
ツトセル中間信号とに基づいて前記DM形式２進
デジタル信号の各ビツトセルの中央よりも1/4ビ
ツトセル遅れた時点で前記NRZクロツク信号の前
縁が発生するように構成され、且つ前記NRZクロ
ツク信号を前記同期クロツク信号の周期の２倍の
周期を有して発生するように構成されているNRZ
クロツク信号発生回路と、 前記レベル遷移検出回路から得られるレベル遷
移検出信号を1/2ビツトセル期間保持する遷移検
出信号保持回路と、 前記NRZクロツク信号発生回路から得られる
NRZクロツク信号の前縁時点において前記遷移検
出信号保持回路から得られる遷移保持信号が存在
する時には出力を低レベルから高レベルに転換さ
せるか又は既に高レベルの場合には該高レベルを
保持し、前記前縁時点において前記遷移保持信号
がない時には出力を高レベルから低レベルに転換
させるか又は既に低レベルの場合には該低レベル
を保持することによつてNRZ形式２進デジタル信
号の波形を形成するNRZ波形形成回路と、を具備
していることを特徴とするDM信号をNRZ信号に
変換する装置。 ２ DM形式２進デジタル信号のレベル遷移を検
出するレベル遷移検出回路と、 前記DM形式２進デジタル信号のレベル遷移に
同期していると共に単位ビツトセル期間の半分の
周期を有し且つ50％のデユテイ比を有している同
期クロツク信号を発生する同期クロツク信号発生
回路と、 DM形式２進デジタル信号の“101”又は特別
にビツトセルの中間を示すように記録された信号
を検出することによつてDM形式２進デジタル信
号のビツトセルの中間を検出するビツトセル中間
検出回路と、 後記のNRZ波形形成回路でNRZ形式２進デジタ
ル信号を形成する時に使用するためのNRZクロツ
ク信号を発生するものであつて、前記同期クロツ
ク信号発生回路から供給される同期クロツク信号
と前記ビツトセル中間検出回路から供給されるビ
ツトセル中間信号とに基づいて前記DM形式２進
デジタル信号の各ビツトセルの中央よりも1/2ビ
ツトセル遅れた時点で前記NRZクロツク信号の前
縁が発生するように構成され、且つ前記NRZクロ
ツク信号を前記同期クロツク信号の周期の２倍の
周期を有して発生するように構成されているNRZ
クロツク信号発生回路と、 前記レベル遷移検出回路から得られるレベル遷
移検出信号を1/2ビツトセル期間保持すると共に
2.25ビツトセル期間遅延させる遷移検出信号保持
遅延回路と、 前記NRZクロツク信号発生回路から得られる
NRZクロツク信号の前縁時点において前記遷移検
出信号保持遅延回路から得られる遷移保持遅延信
号が存在する時には出力を低レベルから高レベル
に転換させるか又は既に高レベルの場合には該高
レベルを保持し、前記前縁時点において前記遷移
保持遅延信号がない時には出力を高レベルから低
レベルに転換させるか又は既に低レベルの場合に
は該低レベルを保持することによつてNRZ形式２
進デジタル信号の波形を形成するNRZ波形形成回
路と を具備していることを特徴とするDM信号をNRZ
信号に変換する装置。[Scope of Claims] 1. A level transition detection circuit that detects a level transition of a DM format binary digital signal, and a level transition detection circuit that is synchronized with the level transition of the DM format binary digital signal and has a period half the unit bit cell period. and a synchronous clock signal generation circuit that generates a synchronous clock signal having a duty ratio of 50%, and a DM format binary digital signal "101" or a signal specially recorded to indicate the middle of a bit cell. A bit cell intermediate detection circuit detects the middle of a bit cell of a DM format binary digital signal by detecting the bit cell, and an NRZ clock signal to be used when forming an NRZ format binary digital signal with the NRZ waveform forming circuit described later. from the center of each bit cell of the DM format binary digital signal based on the synchronous clock signal supplied from the synchronous clock signal generation circuit and the bit cell intermediate signal supplied from the bit cell intermediate detection circuit. The NRZ clock signal is configured such that the leading edge of the NRZ clock signal is generated at a time point delayed by 1/4 bit cell, and the NRZ clock signal is configured to be generated with a period twice that of the synchronous clock signal. NRZ being
a clock signal generation circuit; a transition detection signal holding circuit that holds the level transition detection signal obtained from the level transition detection circuit for a 1/2 bit cell period; and a transition detection signal holding circuit that holds the level transition detection signal obtained from the level transition detection circuit for a 1/2 bit cell period;
converting the output from a low level to a high level when a transition hold signal obtained from the transition detection signal hold circuit is present at the leading edge of the NRZ clock signal, or holding the high level if already at a high level; modifying the waveform of the NRZ format binary digital signal by converting the output from a high level to a low level when the transition holding signal is not present at the leading edge time, or by holding the output at the low level if it is already at a low level; An apparatus for converting a DM signal into an NRZ signal, comprising: an NRZ waveform forming circuit for forming an NRZ waveform. 2. A level transition detection circuit for detecting level transitions of the DM format binary digital signal; and a level transition detection circuit that is synchronized with the level transition of the DM format binary digital signal, has a period half the unit bit cell period, and has a duty of 50%. a synchronous clock signal generating circuit which generates a synchronous clock signal having a ratio of 1 to 1, and a synchronous clock signal generating circuit which generates a synchronous clock signal having a ratio of A bit cell intermediate detection circuit detects the middle of a bit cell of a DM format binary digital signal, and generates an NRZ clock signal to be used when forming an NRZ format binary digital signal with an NRZ waveform forming circuit described later. , 1/2 bit cell behind the center of each bit cell of the DM format binary digital signal based on the synchronous clock signal supplied from the synchronous clock signal generation circuit and the bit cell intermediate signal supplied from the bit cell intermediate detection circuit. The NRZ is configured such that a leading edge of the NRZ clock signal is generated at the time when the NRZ clock signal is generated, and the NRZ clock signal is configured to generate the NRZ clock signal with a period twice that of the synchronous clock signal.
The level transition detection signal obtained from the clock signal generation circuit and the level transition detection circuit is held for a period of 1/2 bit cell, and
A transition detection signal holding delay circuit that delays by 2.25 bit cell period and the NRZ clock signal generation circuit described above.
When a transition hold delay signal obtained from the transition detect signal hold delay circuit is present at the leading edge of the NRZ clock signal, the output is switched from a low level to a high level or, if already at a high level, is held at the high level. NRZ format 2 by converting the output from a high level to a low level when the transition hold delay signal is not present at the leading edge time, or by holding the low level if it is already at a low level.
NRZ is a DM signal characterized by comprising an NRZ waveform forming circuit that forms a waveform of a digital signal.
A device that converts signals into signals.