JPS6224614B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はエンジン回転数制御装置に係り、特に
高安定且つ高精度のエンジン回転数制御装置に関
する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an engine speed control device, and particularly to a highly stable and highly accurate engine speed control device.

従来のアナログエンジン回転数制御装置ではエ
ンジン回転数に比例して周波数の変化する信号、
例えばガソリンエンジンのポイント電圧、デイー
ゼルエンジンではリングギヤを磁気回路の一部と
した電磁ピツクアツプ出力でCRワツシヨツトパ
ルス発生回路を駆動し、デユーテイ比（直流分）
がエンジン回転数に比例するパルスを作り、この
パルスをローパスフイルタを通して直流電圧と
し、この直流電圧を回転数信号として用いて回転
数制御を行つていた。 Conventional analog engine speed control devices use a signal whose frequency changes in proportion to the engine speed.
For example, the point voltage of a gasoline engine, and the output of an electromagnetic pickup with the ring gear as part of the magnetic circuit in a diesel engine, drive the CR shot pulse generation circuit, and the duty ratio (DC component)
generates a pulse proportional to the engine rotational speed, passes this pulse through a low-pass filter to convert it into a DC voltage, and uses this DC voltage as a rotational speed signal to control the rotational speed.

ところでCRワンシヨツトパルス発生回路では
ワンシヨツトパルスのパルス幅TwはCR直列回路
の時定数によつて決定される。従つてこのような
CRワンシヨツトパルス発生回路を用いたエンジ
ン回転数制御装置ではその制御機能の高安定化及
び高精度化を図ろうとすると、前記ワンシヨツト
パルスのパルス幅を決定する抵抗とコンデンサに
は温度計数が小さく且つ高精度の部品が必要とな
る。しかしながらこれらの部品は高価であり、ま
た比較的安価な部品を用いて温度補償及び調整を
行つて制御機能の高安定化及び高精度化を図つた
場合でも調整費用が高くつくため、コスト高とな
る。このため安価で且つ制御機能の高安定化及び
高精度化を図つたエンジン回転数制御装置の実現
が望まれていた。 In the CR one-shot pulse generation circuit, the pulse width Tw of the one-shot pulse is determined by the time constant of the CR series circuit. Therefore, like this
In an engine speed control device using a CR one-shot pulse generation circuit, when trying to achieve high stability and high precision of the control function, the resistor and capacitor that determine the pulse width of the one-shot pulse have a small temperature coefficient. In addition, high-precision parts are required. However, these parts are expensive, and even if relatively inexpensive parts are used to perform temperature compensation and adjustment to achieve high stability and precision of the control function, the adjustment costs are high, resulting in high costs. Become. Therefore, it has been desired to realize an engine rotation speed control device that is inexpensive and has highly stable and highly accurate control functions.

尚、上記従来技術に関連するものとしては、特
開昭56−121843号に記載されたものがある。 Incidentally, a technique related to the above-mentioned prior art is described in Japanese Patent Application Laid-open No. 121843/1983.

本発明の目的は安価で且つ制御機能の高安定化
及び高精度化を図つたエンジン回転数制御装置を
提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide an engine speed control device that is inexpensive and has highly stable and highly accurate control functions.

本発明の特徴は従来のエンジン回転数制御装置
の高安定化及び高精度化を阻んでいた要因がCR
ワンシヨツトパルス発生回路におけるワンシヨツ
トパルスのパルス幅を決定するコンデンサ及び抵
抗の性能にあることに着目し、デジタル処理手法
を用いた高安定且つ高精度のワンシヨツトパルス
発生回路を用いた点にある。 The feature of the present invention is that the factors that hindered the high stability and high precision of conventional engine speed control devices are eliminated by CR.
We focused on the performance of the capacitor and resistor that determine the pulse width of the one-shot pulse in the one-shot pulse generation circuit, and used a highly stable and highly accurate one-shot pulse generation circuit using digital processing techniques. .

以下本発明の実施例を図面に基づいて説明す
る。第１図には本発明に係るエンジン回転数制御
装置の構成が示されており、同図に於いて入力端
子T₁，T₁には図示しないエンジン回転数検出手
段からの検出信号が入力される。この検出信号は
第２Ａ図Ａに示す如くエンジン回転数に比例して
周波数の変化する正弦波交流であり、エンジンの
回転により回転駆動されるリングギヤの歯を磁気
回路の一部とする電磁ピツクアツプの出力信号で
ある。トランジスタ１、インバータ２、抵抗１
３，１４，１５，１６、コンデンサ３３、ツエナ
ーダイオード１１で波形整形回路が構成されてお
り、前記入力端子T₁，T₁に入力された検出信号
はツエナーダイオード１１のツエナー電圧により
定まるレベルでクリツプされ前記トランジスタ１
のコレクタには第２Ａ図Ｂに示す如き矩形波の信
号が出力される。この信号は更にインバータ２に
よりパルス信号に変換され、ワンシヨツトパルス
発生回路４１に入力される。ワンシヨツトパルス
発生回路４１では前記インバータ２より出力され
るパルス信号（第２Ａ図Ｃ）が入力される毎に設
定された一定のパルス幅のパルス信号（第２Ａ図
Ｄ）を出力する。このワンシヨツトパルス発生回
路４１の詳細については後述する。 Embodiments of the present invention will be described below based on the drawings. FIG. 1 shows the configuration of an engine speed control device according to the present invention, and in the same figure, a detection signal from an engine speed detection means (not shown) is input to input terminals T ₁ and T ₁ . Ru. This detection signal is a sinusoidal alternating current whose frequency changes in proportion to the engine speed, as shown in Figure 2A. is the output signal. Transistor 1, inverter 2, resistor 1
3, 14, 15, 16, a capacitor 33, and a Zener diode 11 constitute a waveform shaping circuit, and the detection signal input to the input terminals _T1 , _T1 is clipped at a level determined by the Zener voltage of the Zener diode 11. and said transistor 1
A rectangular wave signal as shown in FIG. 2A and B is output to the collector. This signal is further converted into a pulse signal by the inverter 2 and input to the one-shot pulse generation circuit 41. The one-shot pulse generating circuit 41 outputs a pulse signal (FIG. 2A, D) having a preset constant pulse width each time the pulse signal output from the inverter 2 (FIG. 2A, C) is input. The details of this one-shot pulse generating circuit 41 will be described later.

更に前記ワンシヨツトパルス発生回路４１の出
力パルス信号は抵抗１７，１８，１９，２０、コ
ンデンサ３４，３５及び演算増幅器３より構成さ
れるローパスフイルタと抵抗２４、コンデンサ３
６、演算増幅器５により構成される積分回路にそ
れぞれ入力される。 Furthermore, the output pulse signal of the one-shot pulse generation circuit 41 is passed through a low-pass filter consisting of resistors 17, 18, 19, 20, capacitors 34, 35, and operational amplifier 3, resistor 24, and capacitor 3.
6, each is input to an integrating circuit constituted by an operational amplifier 5.

一方三端子レギユレータ８、抵抗２９，３０，
３１，３２、可変抵抗器３３、コンデンサ３８，
３９，４０及びダイオード１０，１１より構成さ
れる直流安定化電源の前記可変抵抗器３３の出力
電圧（第２Ａ図Ｅ）はエンジン回転数を設定する
ための信号（以下エンジン回転数設定信号と称す
る）に使用される。 On the other hand, three-terminal regulator 8, resistors 29, 30,
31, 32, variable resistor 33, capacitor 38,
39, 40 and diodes 10, 11, the output voltage of the variable resistor 33 (Fig. 2A, E) is a signal for setting the engine speed (hereinafter referred to as engine speed setting signal). ) used for

さて前記ローパスフイルタを構成する演算増幅
器３及び積分回路を構成する演算増幅器５のそれ
ぞれの正相入力端子には前記可変抵抗器３３によ
り設定されるエンジン回転数設定信号〔第２Ａ図
Ｅ〕が入力される。そしてローパスフイルタ４５
では前記ワンシヨツトパルス発生回路４１の出力
信号のリツプル分を除去し、前記エンジン回転数
設定信号との差の電圧が増幅され、比例演算が行
われる（第２図Ｆ）。 Now, the engine rotation speed setting signal [Fig. 2A E] set by the variable resistor 33 is input to each positive phase input terminal of the operational amplifier 3 constituting the low-pass filter and the operational amplifier 5 constituting the integrating circuit. be done. and low pass filter 45
Then, the ripple portion of the output signal of the one-shot pulse generation circuit 41 is removed, the voltage difference from the engine speed setting signal is amplified, and a proportional calculation is performed (FIG. 2F).

一方積分回路４６では前記ワンシヨツトパルス
発生回路４１の出力信号とエンジン回転数設定信
号との差電圧の積分演算が行われ、積分回路４６
の出力（第２Ａ図Ｇ）と前記ローパスフイルタ４
５の出力とが抵抗２０，２２を介して加算され
（第２Ｂ図Ｈ）、この加算信号が演算増幅器の正相
入力端子に入力される。また演算増幅器４の反転
入力端子には演算増幅器６、抵抗２５，２６，２
７，２８、コンデンサ３７から構成される三角波
発生回路の出力信号〔第２Ｂ図Ｉ〕が抵抗２２を
介して入力される。そして演算増幅器４では前記
加算信号と三角波信号とが比較され、前記ワンシ
ヨツトパルス発生回路４１の出力信号の直流分と
エンジン回転数設定信号との差電圧に応じた時間
幅のパルス信号〔第２Ｂ図Ｊ〕が出力される。更
に演算増幅器４の出力信号はトランジスタ７、ダ
イオード９、ソレノイド５０、抵抗２３から構成
される駆動回路に入力され、ソレノイド５０には
第２Ｂ図Ｋの如きパルス電流が通流される。この
結果ソレノイド５０に発生する電磁力によりアク
チユエータ１２が駆動され、アクチユエータ１２
は前記演算増幅器４の出力信号に応じて加速レバ
ー４３を駆動する。なお駆動回路４９においてダ
イオード９は所謂、フリーホイールダイオードと
して機能する。 On the other hand, the integrating circuit 46 performs an integral calculation of the difference voltage between the output signal of the one-shot pulse generating circuit 41 and the engine rotation speed setting signal.
(FIG. 2A-G) and the low-pass filter 4
5 are added together via resistors 20 and 22 (FIG. 2B, H), and this addition signal is input to the positive phase input terminal of the operational amplifier. In addition, an operational amplifier 6 is connected to the inverting input terminal of the operational amplifier 4, and resistors 25, 26, 2
An output signal from a triangular wave generating circuit (FIG. 2B, I) consisting of 7, 28 and a capacitor 37 is inputted via a resistor 22. Then, the operational amplifier 4 compares the addition signal and the triangular wave signal, and generates a pulse signal [second B Figure J] is output. Furthermore, the output signal of the operational amplifier 4 is input to a drive circuit composed of a transistor 7, a diode 9, a solenoid 50, and a resistor 23, and a pulse current as shown in FIG. 2B is passed through the solenoid 50. As a result, the actuator 12 is driven by the electromagnetic force generated in the solenoid 50, and the actuator 12
drives the acceleration lever 43 in accordance with the output signal of the operational amplifier 4. Note that in the drive circuit 49, the diode 9 functions as a so-called freewheel diode.

次に第１図に於けるワンシヨツトパルス発生回
路４１の一実施例を第３図及び第４図に基づき説
明する。第３図に於いて５１Ｂ至５４はデータタ
イプフリツプフロツプ回路（以下フリツプフロツ
プを単にＦ／Ｆと表わす）であり、このＦ／Ｆ回
路はクロツク端子（以下CL端子と記す）への入
力パルスの立上り時に同期してデータ端子（以下
Ｄ端子と記す）入力をＱ端子に出力する機能を有
すると共にセツト端子（以下Ｓ端子と記す）又は
リセツト端子（以下Ｒ端子と記す）に論理“１”
信号を入力することによりセツトリセツトＦ／Ｆ
回路としての機能をも有する。カウンタ５５は４
ビツトのプリセツト可能なアツプダウンカウンタ
であり計数値をプリセツトするためのＰ／Ｅ端
子、クロツクパルスが入力されるCL端子及びCL
端子に入力されるクロツクパルスの取込み時点を
決定するための信号が入力されるＣ／Ｉ端子を有
し、前記PE端子及びＣ／Ｉ端子が共に論理
“０”となつた時点でCL端子におけるクロツクパ
ルスの計数を開始するカウンタ５５は更に２進信
号を加えることによりカウント開始時点における
値を設定する為のJAM端子、２進で計数するか
２進化10進（BCD）で計数するかを決定する為
のＢ／Ｄ端子（計数動作終了時にキヤリーアウト
信号を出力するＣ／Ｏ端子、及び計数する方向を
決定する為のＵ／Ｄ端子等を有する。そして前記
Ｂ／Ｄ端子に論理“１”信号が入力されると２進
で1111、10進で15までプリセツト可能となり、論
理“０”信号が入力されるとBCDとなる為に10
進で10までしかプリセツトできない。またカウン
タの計数方向はＵ／Ｄ端子への入力が論理“１”
である場合カウントアツプする方向であり、論理
“０”の場合ではカウントダウンの方向である。
更にＣ／Ｏ端子の出力はカウンタの計数方向がカ
ウントアツプの方向であり且つ前記Ｂ／Ｄ端子に
おける入力信号が論理“１”である場合には計数
値が10進で15となつた時点で、またBD端子への
入力が論理“０”の場合には計数値が10進で９と
なつた時論理“０”となる。またカウンタの計数
方向がカウントダウンの方向である場合には計数
値が10進で０となつた時点で前記Ｃ／Ｏ端子の出
力が論理“０”となる。 Next, an embodiment of the one-shot pulse generating circuit 41 in FIG. 1 will be described with reference to FIGS. 3 and 4. In FIG. 3, 51B to 54 are data type flip-flop circuits (hereinafter referred to simply as F/F), and this F/F circuit receives input pulses to a clock terminal (hereinafter referred to as CL terminal). It has the function of outputting the data terminal (hereinafter referred to as D terminal) input to the Q terminal in synchronization with the rising edge of
Set reset F/F by inputting a signal
It also functions as a circuit. Counter 55 is 4
It is an up-down counter that can preset bits, and has a P/E terminal for presetting the count value, a CL terminal to which clock pulses are input, and a CL terminal.
It has a C/I terminal to which a signal is input to determine the time point at which a clock pulse is input to the terminal, and the clock pulse at the CL terminal is output when both the PE terminal and the C/I terminal become logic "0". The counter 55 that starts counting further has a JAM terminal to set the value at the start of counting by adding a binary signal, and to decide whether to count in binary or binary coded decimal (BCD). B/D terminal (has a C/O terminal that outputs a carry-out signal at the end of counting operation, a U/D terminal for determining the direction of counting, etc.), and a logic "1" signal is applied to the B/D terminal. When input, it can be preset to 1111 in binary and 15 in decimal, and when a logic "0" signal is input, it becomes BCD, so it can be preset to 10.
You can only preset up to 10 in decimal. Also, in the counting direction of the counter, the input to the U/D terminal is logic “1”
If it is a logic "0", it is a count-up direction, and if it is a logic "0", it is a count-down direction.
Furthermore, when the counting direction of the counter is in the count-up direction and the input signal at the B/D terminal is logic "1", the output of the C/O terminal will be output when the count value reaches 15 in decimal form. , and when the input to the BD terminal is logic "0", it becomes logic "0" when the count value reaches 9 in decimal form. Further, when the counting direction of the counter is in the countdown direction, the output of the C/O terminal becomes logic "0" when the count value reaches 0 in decimal notation.

更に６２はインバータ５６，５７、抵抗５８、
水晶発振子５９、コンデンサ６０，６１より構成
されるクロツクパルス発生器であり、一定周波数
のクロツクパルスをＦ／Ｆ回路５２，５３，５４
にそれぞれ送出する。 Furthermore, 62 is an inverter 56, 57, a resistor 58,
This is a clock pulse generator composed of a crystal oscillator 59 and capacitors 60, 61, and generates clock pulses of a constant frequency to F/F circuits 52, 53, 54.
Send each.

次に上記構成からなるワンシヨツトパルス発生
回路の動作を第４図のタイムチヤートに基づいて
説明する。なお本実施例ではカウンタ５５のＵ／
Ｄ端子を接地し、ダウンカウンタとして機能させ
ている。 Next, the operation of the one-shot pulse generating circuit having the above structure will be explained based on the time chart shown in FIG. In this embodiment, the U/ of the counter 55 is
The D terminal is grounded to function as a down counter.

第３図において入力端子T₂，T₂に入力信号が
印加されない状態ではＦ／Ｆ回路５１のＱ端子出
力Q₁、Ｆ／Ｆ回路５２のＱ端子出力Q₂が論理
“０”であり、それ故Ｆ／Ｆ回路５２の出力
_２が論理“１”となつておりカウンタ５５のＰ／
Ｅ端子及びＣ／Ｉ端子には論理“１”信号が入力
されており、カウンタ５５はプリセツトされた状
態にある。本実施例ではＢ／Ｄ端子に電源電圧
Vccが常に印加されているために２進で1111（10
進で15）の値がリセツトされる。またＣ／Ｏ端子
には論理“１”信号がＦ／Ｆ回路５３はそのＲ端
子が論理“１”になるのでリセツト状態にある。
従つてＦ／Ｆ回路５１のＤ端子には論理“１”信
号が入力されるのでＦ／Ｆ回路５１のCL端子に
入力信号（第４図Ｂ）が印加されると、その入力
信号の立上り時（時刻t₁）にＦ／Ｆ回路５１のＱ
端子出力Q₁は論理“１”となる。Ｆ／Ｆ回路５
１の出力Q₁はＦ／Ｆ回路５２のＤ端子に入力さ
れるためにクロツクパルス（第４図Ａ）の次の立
上り時（時刻t₂）でＦ／Ｆ回路５２のＱ端子出力
Q₂は論理“１”となる（第４図Ｄ）。出力Q₂はこ
のワンシヨツトパルス発生回路の出力そのもので
あるからこの時にワンシヨツトパルスが立上る。
Ｆ／Ｆ回路５２の出力_２は前記出力Q₂と同
じタイミングで論理“１”から論理“０”に変化
する（第６図Ｅ）。 In FIG. 3, when no input signal is applied to the input terminals T ₂ and T ₂ , the Q terminal output Q ₁ of the F/F circuit 51 and the Q terminal output Q ₂ of the F/F circuit 52 are logic "0", Therefore, the output of the F/F circuit 52
₂ is logic “1”, and P/ of the counter 55 is
A logic "1" signal is input to the E terminal and the C/I terminal, and the counter 55 is in a preset state. In this example, the power supply voltage is applied to the B/D terminal.
Since Vcc is always applied, it is 1111 (10
The value of 15 in decimal is reset. Further, the F/F circuit 53 is in a reset state because the logic "1" signal is applied to the C/O terminal and the R terminal becomes logic "1".
Therefore, since a logic "1" signal is input to the D terminal of the F/F circuit 51, when an input signal (FIG. 4B) is applied to the CL terminal of the F/F circuit 51, the rising edge of the input signal Q of the F/F circuit 51 at time (time t ₁ )
Terminal output _Q1 becomes logic "1". F/F circuit 5
Since the output Q ₁ of 1 is input to the D terminal of the F/F circuit 52, it becomes the Q terminal output of the F/F circuit 52 at the next rising edge (time t ₂ ) of the clock pulse (A in FIG. 4).
Q ₂ becomes logic "1" (Fig. 4D). Since the output _Q2 is the output itself of this one-shot pulse generation circuit, a one-shot pulse rises at this time.
The output ₂ of the F/F circuit 52 changes from logic "1" to logic "0" at the same timing as the output Q ₂ (FIG. 6E).

出力Q₂が論理“０”となるとＦ／Ｆ回路５３
のＲ端子、カウンタ５５のＰ／Ｅ端子及びＣ／Ｉ
端子が論理“０”となり、Ｆ／Ｆ回路５３はリセ
ツト状態から解除され、Ｆ／Ｆ回路５３のCL端
子にクロツクパルスが入力される毎にＦ／Ｆ回路
５３のＱ出力Q₃の反転動作が可能となり（第４
図Ｆ）、カウンタ５５はJAM端子を介してプリセ
ツトされた値（この場合２進で1111、10進で15）
から減少する方向に計数可能となる。従つてクロ
ツクパルスの次の立上り（時刻t₃）でＦ／Ｆ回路
５３のＱ端子出力Q₃が論理“０”から論理
“１”に変化した時カウンタ５５の計数内容は10
進で15から14になる。以後計数値が零となるまで
カウンタ５５は計数動作を行う。カウンタ５５の
計数値が零となつた時点（時刻t₈）でカウンタ５
５のＣ／Ｏ端子が論理“１”から論理“０”にな
る（第５図Ｈ）。この結果Ｆ／Ｆ回路５４のＳ端
子には論理“０”信号が入力され、Ｆ／Ｆ回路５
４がデータタイプＦ／Ｆ回路として動作し、次の
クロツクパルスの立上り（時刻t₉）でＦ／Ｆ回路
５４の端子出力_４が論理“０”から論理
“１”となる（第４図Ｉ）。前記出力_４が論理
“１”となると、この論理“１”信号がＦ／Ｆ回
路５１、Ｆ／Ｆ回路５２のＲ端子にそれぞれ、入
力されるのでＦ／Ｆ回路５１，５２はリセツトさ
れ、Ｆ／Ｆ回路５２のＱ端子出力Q₂は論理
“１”から論理“０”となる。このようにしてワ
ンシヨツトパルスのパルス幅が決められる。 When the output Q ₂ becomes logic “0”, the F/F circuit 53
R terminal of counter 55, P/E terminal of counter 55 and C/I
The terminal becomes logic "0", the F/F circuit 53 is released from the reset state, and the Q output Q3 of the F/F circuit 53 is inverted every time a clock pulse is input to the CL terminal of the F/F circuit ₅₃ . It became possible (4th
Figure F), counter 55 is preset to the value via the JAM terminal (in this case 1111 in binary, 15 in decimal)
It becomes possible to count in the direction of decreasing from . Therefore, when the Q terminal output Q3 of the F/F circuit ₅₃ changes from logic "0" to logic "1" at the next rising edge of the clock pulse (time _t3 ), the count content of the counter 55 is 10.
It goes from 15 to 14 in hexadecimal. Thereafter, the counter 55 performs a counting operation until the counted value becomes zero. When the count value of the counter 55 becomes zero (time t ₈ ), the counter 5
The C/O terminal of No. 5 changes from logic "1" to logic "0" (FIG. 5H). As a result, a logic "0" signal is input to the S terminal of the F/F circuit 54, and the F/F circuit 54 receives a logic "0" signal.
4 operates as a data type F/F circuit, and at the rising edge of the next clock pulse (time _t9 ), the terminal output ₄ of the F/F circuit 54 changes from logic "0" to logic "1" (Fig. 4 I). . When the output ₄ becomes logic "1", this logic "1" signal is input to the R terminals of F/F circuit 51 and F/F circuit 52, respectively, so F/F circuits 51 and 52 are reset, The Q terminal output _Q2 of the F/F circuit 52 changes from logic "1" to logic "0". In this way, the pulse width of the one-shot pulse is determined.

一方出力Q₂が論理“０”になるとＦ／Ｆ回路
５２の出力_２が論理“１”となり、その結果
カウンタ５５のＰ／Ｅ端子およびＣ／Ｉ端子に論
理“１”信号が入力され、カウンタ５５は計数動
作を停止し、JAM端子入力により決定された値
にプリセツトされる。カウンタ５５がプリセツト
されるとそのＣ／Ｏ端子出力が論理“１”とな
り、その結果Ｆ／Ｆ回路５４のＳ端子には論理
“１”信号が入力されるためＦ／Ｆ回路５４の
端子出力Q₄は論理“０”となり、Ｆ／Ｆ回路５
１，５２はリセツト状態から解除される。そして
Ｆ／Ｆ回路５１のＴ端子に論理“１”信号が入力
されるためにワンシヨツトパルス発生回路は次の
入力パルスを待機する状態となる。 On the other hand, when the output Q ₂ becomes logic "0", the output ₂ of the F/F circuit 52 becomes logic "1", and as a result, a logic "1" signal is input to the P/E terminal and C/I terminal of the counter 55. The counter 55 stops its counting operation and is preset to the value determined by the JAM terminal input. When the counter 55 is preset, its C/O terminal output becomes logic "1", and as a result, a logic "1" signal is input to the S terminal of the F/F circuit 54, so the terminal output of the F/F circuit 54 becomes _Q4 becomes logic “0” and F/F circuit 5
1 and 52 are released from the reset state. Then, since a logic "1" signal is input to the T terminal of the F/F circuit 51, the one-shot pulse generation circuit enters a state of waiting for the next input pulse.

このワンシヨツトパルス発生回路ではワンシヨ
ツトパルスのパルス幅Twはクロツクパルスの周
期Tpに掛ける15倍となる。一般にカウンタ５５
のプリセツト値をＮとすればTw＝2N・Tpとな
る。このワンシヨツトパルスのパルス幅はJAM
端子への２進入力を変えることにより変更するこ
とができる。 In this one shot pulse generation circuit, the pulse width Tw of the one shot pulse is 15 times the period Tp of the clock pulse. Generally counter 55
If the preset value of is N, then Tw=2N·Tp. The pulse width of this one shot pulse is JAM
This can be changed by changing the binary input to the terminal.

次に第５図にはワンシヨツトパルス発生回路の
他の実施例を示す。本実施例では第３図の実施例
におけるカウンタ５５の後に設けられたＦ／Ｆ回
路５４をインバータ６３で置換し、且つＦ／Ｆ回
路６４をＦ／Ｆ回路５３とカウンタ５５との間に
設けている。このワンシヨツトパルス発生回路の
動作を第６図のタイミングチヤートに基づいて説
明する。Ｆ／Ｆ回路５１，５２，５３およびカウ
ンタ５５の動作は入力端子T₂，T₂に入力信号が
印加されてからＦ／Ｆ回路５３がクロツク信号を
分周するまでは第３図の実施例と全く同じである
ので説明を省略する。第５図においてＦ／Ｆ回路
５３のＱ端子出力Q₃はＦ／Ｆ回路６４によつて
更に1/2分周されＦ／Ｆ回路６４のＱ端子出力Q₄
となる。カウンタ５５は出力Q₄を取込み出力Q₄
のパルスの立上り部をプリセツト値１５から減少
する方向に計数する。カウンタ５５の計数値が零
になるとＣ／Ｏ端子出力が論理“１”から論理
“０”になる（第６図Ｉ）。そして前記Ｃ／Ｏ端子
出力はインバータ６３で反転され、Ｆ／Ｆ回路５
１及びＦ／Ｆ回路５２のそれぞれのＲ端子に論理
“１”信号が入力され、Ｆ／Ｆ回路５１，５２は
リセツトされる。Ｆ／Ｆ回路５２がリセツトされ
ることによりＦ／Ｆ回路５２のワンシヨツトパル
ス出力Q₂は論理“１”から論理“０”となる。 Next, FIG. 5 shows another embodiment of the one-shot pulse generating circuit. In this embodiment, the F/F circuit 54 provided after the counter 55 in the embodiment of FIG. 3 is replaced with an inverter 63, and the F/F circuit 64 is provided between the F/F circuit 53 and the counter 55. ing. The operation of this one-shot pulse generating circuit will be explained based on the timing chart of FIG. The operations of the F/F circuits 51, 52, 53 and the counter 55 are the same as that of the embodiment shown in FIG. 3 from when the input signal is applied to the input terminals T ₂ and T ₂ until the F/F circuit 53 divides the frequency of the clock signal. Since it is exactly the same as , the explanation will be omitted. In FIG. 5, the Q terminal output Q ₃ of the F/F circuit 53 is further divided into 1/2 by the F/F circuit 64, and the Q terminal output Q ₄ of the F/F circuit 64 is obtained.
becomes. Counter 55 takes in output Q ₄ and outputs Q ₄
The rising edge of the pulse is counted in the direction decreasing from the preset value 15. When the count value of the counter 55 becomes zero, the C/O terminal output changes from logic "1" to logic "0" (FIG. 6I). Then, the C/O terminal output is inverted by the inverter 63, and the F/F circuit 5
A logic "1" signal is input to the R terminal of each of the F/F circuits 51 and 52, and the F/F circuits 51 and 52 are reset. By resetting the F/F circuit 52, the one shot pulse output _Q2 of the F/F circuit 52 changes from logic "1" to logic "0".

一方前記出力Q₂が論理“０”になるとＦ／Ｆ
回路５２の出力_２が論理“１”となるためカ
ウンタ５５は計数動作を停止し、JAM端子入力
によつて決定された値にプリセツトされる。更に
カウンタ５５がプリセツトされるとＣ／Ｏ端子出
力が論理“１”となり、インバータ６３を介して
Ｆ／Ｆ回路５１，５２のそれぞれのＲ端子に論理
“０”信号が入力されるためにＦ／Ｆ回路５１，
５２はリセツト状態から解除される。そしてワン
シヨツトパルス発生回路は次の入力を待機する状
態となる。 On the other hand, when the output Q ₂ becomes logic "0", the F/F
Since the output ₂ of the circuit 52 becomes logic "1", the counter 55 stops counting and is preset to the value determined by the input to the JAM terminal. Furthermore, when the counter 55 is preset, the C/O terminal output becomes logic "1", and a logic "0" signal is input to each R terminal of the F/F circuits 51 and 52 via the inverter 63, so that the F/F circuit is /F circuit 51,
52 is released from the reset state. The one-shot pulse generation circuit then enters a state of waiting for the next input.

このワンシヨツトパルス発生回路ではワンシヨ
ツトパルスのパルス幅Twはクロツク信号Tpの周
期の（４×14＋１）倍となる。一般にプリセツト
値をＮとすればパルス幅TwはTw＝｛４（Ｎ−
１）＋１）・Tpとなる。 In this one shot pulse generation circuit, the pulse width Tw of the one shot pulse is (4×14+1) times the period of the clock signal Tp. Generally, if the preset value is N, the pulse width Tw is Tw={4(N-
1)+1)・Tp.

本実施例ではワンシヨツトパルスのパルス幅が
第３図における実施例の約２倍まで取れるために
低いエンジン回転数領域での回転数制御において
制御機能の精度及び安定性を向上させるのに有効
である。 In this embodiment, the pulse width of the one-shot pulse can be approximately twice that of the embodiment shown in Fig. 3, which is effective in improving the precision and stability of the control function in engine speed control in the low engine speed range. be.

以上本発明によれば高安定且つ高精度のエンジ
ン回転数制御装置を安価に提供することが可能と
なる。 As described above, according to the present invention, it is possible to provide a highly stable and highly accurate engine speed control device at a low cost.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明に係る回転数制御装置の主要部
の構成を示す回路図、第２Ａ図、第２Ｂ図は第１
図の回路の各部の動作波形を示す波形図、第３図
は本発明に適用されるワンシヨツトパルス発生回
路の回路構成を示す回路図、第４図は第３図の動
作説明をするためのタイムチヤート、第５図はワ
ンシヨツトパルス発生回路の他の実施例を示す回
路図、第６図は第５図の回路の動作説明をするた
めのタイムチヤートである。 ４４…波形整形回路、４５…ローパスフイル
タ、４６…積分回路、４７…三角波発生回路、４
８…直流安定化電源、４９…駆動回路、５１，５
２，５３，５４，６４…Ｆ／Ｆ回路、５５…カウ
ンタ、６２…クロツクパルス発生器。 FIG. 1 is a circuit diagram showing the configuration of the main parts of the rotation speed control device according to the present invention, and FIGS. 2A and 2B are
3 is a circuit diagram showing the circuit configuration of a one-shot pulse generation circuit applied to the present invention, and FIG. 4 is a waveform diagram showing the operation waveforms of each part of the circuit shown in the figure. FIG. 5 is a circuit diagram showing another embodiment of the one-shot pulse generating circuit, and FIG. 6 is a time chart for explaining the operation of the circuit shown in FIG. 44... Waveform shaping circuit, 45... Low pass filter, 46... Integrating circuit, 47... Triangular wave generation circuit, 4
8... DC stabilized power supply, 49... Drive circuit, 51, 5
2, 53, 54, 64...F/F circuit, 55...Counter, 62...Clock pulse generator.

Claims (1)

【特許請求の範囲】 １ エンジン回転数を検出し、エンジン回転数に
比例した周波数の信号を出力する回転数検出手段
と、該回転数検出手段の出力信号を波形整形し、
パルス信号を出力する波形整形回路と、該波形整
形回路から出力されるパルス信号が入力される毎
に設定された一定のパルス幅のパルス信号を出力
するパルス発生手段と、該パルス発生手段の出力
と設定回転数信号とを比較演算し、その演算結果
に基づいてアクチユエータを駆動する手段とを具
備するエンジン回転数制御装置において、前記パ
ルス発生手段が、一定周波数のクロツクパルスを
発生するクロツクパルス発生器と、前記波形整形
回路のパルス信号が入力される毎にクロツクパル
スに同期して論理“１”信号を出力する保持回路
と、前記クロツクパズルを１／ｎ分周する分周回
路と、該分周回路のパルス出力信号を設定値に基
づいて計数する計数手段とからなり、前記計数手
段がその計数内容が所定値に達した後の最初のク
ロツクパルスの立上り時点で前記保持回路にリセ
ツト信号を出力することを特徴とするエンジン回
転数制御装置。 ２ エンジン回転数を検出し、エンジン回転数に
比例した周波数の信号を出力する回転数検出手段
と、該回転数検出手段の出力信号を波形整形し、
パルス信号を出力する波形整形回路と、該波形整
形回路から出力されるパルス信号が入力される毎
に設定された一定のパルス幅のパルス信号を出力
するパルス発生手段と、該パルス発生手段の出力
と設定回転数信号とを比較演算し、その演算結果
に基づいてアクチユエータを駆動する手段とを具
備するエンジン回転数制御装置において、前記パ
ルス発生手段が、一定周波数のクロツクパルスを
発生するクロツクパルス発生器と、前記波形整形
回路のパルス信号が入力される毎にクロツクパル
スに同期して論理“１”信号を出力する保持回路
と、前記クロツクパルスを１／ｎ分周する分周回
路と、該分周回路のパルス出力信号を設定値に基
づいて計数する計数手段とからなり、前記計数手
段がその計数内容が所定値に達した時点で前記保
持回路にリセツト信号を出力することを特徴とす
るエンジン回転数制御装置。[Scope of Claims] 1. A rotation speed detection means for detecting the engine rotation speed and outputting a signal with a frequency proportional to the engine rotation speed, and a waveform shaping of the output signal of the rotation speed detection means,
A waveform shaping circuit that outputs a pulse signal, a pulse generation means that outputs a pulse signal with a predetermined pulse width each time the pulse signal output from the waveform shaping circuit is input, and an output of the pulse generation means. In the engine speed control device, the pulse generating means includes a clock pulse generator that generates a clock pulse of a constant frequency. , a holding circuit that outputs a logic "1" signal in synchronization with a clock pulse every time the pulse signal of the waveform shaping circuit is input; a frequency dividing circuit that divides the frequency of the clock puzzle by 1/n; and counting means for counting pulse output signals based on a set value, and the counting means outputs a reset signal to the holding circuit at the rising edge of the first clock pulse after the count reaches a predetermined value. Characteristic engine speed control device. 2. A rotation speed detection means that detects the engine rotation speed and outputs a signal with a frequency proportional to the engine rotation speed, and a waveform shaping of the output signal of the rotation speed detection means,
A waveform shaping circuit that outputs a pulse signal, a pulse generation means that outputs a pulse signal with a predetermined pulse width each time the pulse signal output from the waveform shaping circuit is input, and an output of the pulse generation means. In the engine speed control device, the pulse generating means includes a clock pulse generator that generates a clock pulse of a constant frequency. , a holding circuit that outputs a logic "1" signal in synchronization with a clock pulse every time the pulse signal of the waveform shaping circuit is input; a frequency dividing circuit that divides the frequency of the clock pulse by 1/n; An engine rotation speed control comprising a counting means for counting pulse output signals based on a set value, and the counting means outputs a reset signal to the holding circuit when the count reaches a predetermined value. Device.