JPS62231575A - 文字放送におけるスライスレベルの補正回路 - Google Patents
文字放送におけるスライスレベルの補正回路Info
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- JPS62231575A JPS62231575A JP7503286A JP7503286A JPS62231575A JP S62231575 A JPS62231575 A JP S62231575A JP 7503286 A JP7503286 A JP 7503286A JP 7503286 A JP7503286 A JP 7503286A JP S62231575 A JPS62231575 A JP S62231575A
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- 230000000630 rising effect Effects 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
本発明は、受信した文字放送のアナログ信号をデジタル
信号に変換する際に、基ン曽電圧(スライスレベル)を
、変動した文字信号の中央に補正するための補正回路に
関するものである。
信号に変換する際に、基ン曽電圧(スライスレベル)を
、変動した文字信号の中央に補正するための補正回路に
関するものである。
「従来の技術」
文字放送において、第4図に示すような一般のTV放送
信号の垂直期間に重畳された文字放送のアナログ信号を
デジタル信号に変換する際に、アナログの文字信号(A
)が変動しても、従来はスライスレベル(Il)を補正
する方法がなかった。
信号の垂直期間に重畳された文字放送のアナログ信号を
デジタル信号に変換する際に、アナログの文字信号(A
)が変動しても、従来はスライスレベル(Il)を補正
する方法がなかった。
「発明が解決しようとする問題点」
スライスレベルが常に文字信号の中央に補正されないと
、デジタル信号に変換する際に不安定な信号になるとい
う問題があった。
、デジタル信号に変換する際に不安定な信号になるとい
う問題があった。
r問題点を解決するための手段」
本発明はこのような問題点を解決するためになされたも
ので、文字信号のクロックラインの立上りを基準として
基<クパルスを発生する基準パルス発生回路と、前記文
字信号のクロックラインの立上りから立下りまでのパル
スが基準パルスより小さいときの両者の差に応じたパル
スを計数する第1のカウンタと、前記文字信号の立上り
から立下りまでのパルスが基準パルスより大きいときの
両者の差に応じたパルスを計数する第2のカウンタと、
前記両者の差が小さいとき第1のカウンタを選択し、大
きいとき第2のカウンタを選択するための選択回路と、
この選択回路で選択されたデータが第1のカウンタか第
2のカウンタかにより正または負の方向にスライスレベ
ルを補正するデジタル・アナログ変換器とからなるもの
である。
ので、文字信号のクロックラインの立上りを基準として
基<クパルスを発生する基準パルス発生回路と、前記文
字信号のクロックラインの立上りから立下りまでのパル
スが基準パルスより小さいときの両者の差に応じたパル
スを計数する第1のカウンタと、前記文字信号の立上り
から立下りまでのパルスが基準パルスより大きいときの
両者の差に応じたパルスを計数する第2のカウンタと、
前記両者の差が小さいとき第1のカウンタを選択し、大
きいとき第2のカウンタを選択するための選択回路と、
この選択回路で選択されたデータが第1のカウンタか第
2のカウンタかにより正または負の方向にスライスレベ
ルを補正するデジタル・アナログ変換器とからなるもの
である。
「作用」
基準パルス発生回路は1文字信号のクロックラインの立
上りを基準として、適正なスライスレベルのときの基準
パルスを発生する。
上りを基準として、適正なスライスレベルのときの基準
パルスを発生する。
この基準パルスに対して、実際の文字信号のクロックラ
インのパルスが大きいか小さいかを検出し、かつ両者の
差がどの程度であるかを第1のカウンタまたは第2のカ
ウンタでデジタル値として計数する。そして文字信号の
グロックラインのパルスが基準パルスより小さいときは
スライスレベルは上すぎであるから、第1のカウンタで
得られた値だけ下げるように補正する。逆に大きいとき
は下すぎであるから第2のカウンタで得られた値だけ上
げるように補正する。
インのパルスが大きいか小さいかを検出し、かつ両者の
差がどの程度であるかを第1のカウンタまたは第2のカ
ウンタでデジタル値として計数する。そして文字信号の
グロックラインのパルスが基準パルスより小さいときは
スライスレベルは上すぎであるから、第1のカウンタで
得られた値だけ下げるように補正する。逆に大きいとき
は下すぎであるから第2のカウンタで得られた値だけ上
げるように補正する。
「実施例」
以下1本発明の一実施例を図面について説明する。
(1)は第3図(a)に示すようなアナログ信号(A)
を基準電圧(スライスレベル)(B)でスライスしたと
きのクロックラインのパルス信号入力端子で、具体的に
は第3図(、)の適正なレベル(BO)の場合は第3図
(b)のようなパルス、第3図(a)の上すぎるレベル
(Bu)の場合は第3図(C)のようなパルス。
を基準電圧(スライスレベル)(B)でスライスしたと
きのクロックラインのパルス信号入力端子で、具体的に
は第3図(、)の適正なレベル(BO)の場合は第3図
(b)のようなパルス、第3図(a)の上すぎるレベル
(Bu)の場合は第3図(C)のようなパルス。
第3図(a)の下すぎるレベル(口d)の場合は第3図
(e)のようなパルスが入力する。(2)はクロック信
号(例えば46MHz)の入力端子である。(3)は、
単安定マルチバイブレータからなる基準パルス発生回路
で、適正レベルのときのパルス巾(Wo) (175n
sec)と同−巾のパルスを出力する。(4)は第1の
カウンタで、入力パルス巾(lil 1 >が基準パル
ス巾(Wo)より小さいとき、その差に相当するデジタ
ル値を出力する。(5)は第2のカウンタで、入力パル
ス巾(w2)が基準パルス巾(Wo)より大きいとき、
その差に相当するデジタル値を出力する。(6)は選択
回路で、この選択回路(6)は前記入力パルス巾(W)
が基準パルス巾(Wo)より小さいときは第1のカウン
タ(4)を選択し、逆に大きいときは第2のカウンタ(
5)を選択するためのものである。 (7)(8)はそ
れぞれ第1、第2のカウンタ(4)(5)の出力を次段
へ送るためのバッファ回路である。(9)は、スライス
レベルを補正するためのデジタル・アナログ変換器で、
正方向に補正するか、負方向に補正するかを設定する端
子(D)と、補正量を設定する端子(A) (B) (
C)を有する。(10)は補正されたスライスレベルの
出力端子である。
(e)のようなパルスが入力する。(2)はクロック信
号(例えば46MHz)の入力端子である。(3)は、
単安定マルチバイブレータからなる基準パルス発生回路
で、適正レベルのときのパルス巾(Wo) (175n
sec)と同−巾のパルスを出力する。(4)は第1の
カウンタで、入力パルス巾(lil 1 >が基準パル
ス巾(Wo)より小さいとき、その差に相当するデジタ
ル値を出力する。(5)は第2のカウンタで、入力パル
ス巾(w2)が基準パルス巾(Wo)より大きいとき、
その差に相当するデジタル値を出力する。(6)は選択
回路で、この選択回路(6)は前記入力パルス巾(W)
が基準パルス巾(Wo)より小さいときは第1のカウン
タ(4)を選択し、逆に大きいときは第2のカウンタ(
5)を選択するためのものである。 (7)(8)はそ
れぞれ第1、第2のカウンタ(4)(5)の出力を次段
へ送るためのバッファ回路である。(9)は、スライス
レベルを補正するためのデジタル・アナログ変換器で、
正方向に補正するか、負方向に補正するかを設定する端
子(D)と、補正量を設定する端子(A) (B) (
C)を有する。(10)は補正されたスライスレベルの
出力端子である。
以上のような構成において、スライスレベルが第3図(
a)のBOで示されるような適正な場合には入力端子(
1)に入力したパルス信号は、第3図(b)に示すよう
な立上りから立下りまでと、立下りから立上りまでのパ
ルス巾(Vo)はともに175nsとなってデジタル・
アナログ変換器(9)の出力は第2図における「000
0」であり、補正はされないゆスライスレベルが第3図
(a)のnuのように上すぎる場合には、入力端子(1
)には、第3図(C)のような立上りから立下りまでの
パルス巾(wl)のパルス信号が入力する。このときの
スライスレベル(Bu)は第2図におけるroollJ
であるとする。この第3図(c)のパルスの立上り(シ
、)を利用して基準パルス発生回路(3)から第3図(
d)に示すようなパルスが発生する。前記第3図(c)
のパルスが立下る(ヒ2)と、第1のカウンタ(4)は
クロック信号を計数しはじめ、基準パルスの立下りで計
数を停止する。この計数値を「に」とする。ここで、第
2図に示すように、真理値表の4桁目が上すぎのときr
lJ、下すぎのとき「0」であるから、選択回路(6)
の信号によって一方のバッファ回路(7)が選択される
。すると、このバッファ回路(7)からスライスレベル
を下げる方向に指令する信号は入力端子(D)に送られ
、バッファ回路(7)の補正量に相当する出力「阿」が
入力端子(A) (n) (C)に送られデジタル・ア
ナログ変換器(9)ではこの値だけスライスレベルを下
げるように補正する。
a)のBOで示されるような適正な場合には入力端子(
1)に入力したパルス信号は、第3図(b)に示すよう
な立上りから立下りまでと、立下りから立上りまでのパ
ルス巾(Vo)はともに175nsとなってデジタル・
アナログ変換器(9)の出力は第2図における「000
0」であり、補正はされないゆスライスレベルが第3図
(a)のnuのように上すぎる場合には、入力端子(1
)には、第3図(C)のような立上りから立下りまでの
パルス巾(wl)のパルス信号が入力する。このときの
スライスレベル(Bu)は第2図におけるroollJ
であるとする。この第3図(c)のパルスの立上り(シ
、)を利用して基準パルス発生回路(3)から第3図(
d)に示すようなパルスが発生する。前記第3図(c)
のパルスが立下る(ヒ2)と、第1のカウンタ(4)は
クロック信号を計数しはじめ、基準パルスの立下りで計
数を停止する。この計数値を「に」とする。ここで、第
2図に示すように、真理値表の4桁目が上すぎのときr
lJ、下すぎのとき「0」であるから、選択回路(6)
の信号によって一方のバッファ回路(7)が選択される
。すると、このバッファ回路(7)からスライスレベル
を下げる方向に指令する信号は入力端子(D)に送られ
、バッファ回路(7)の補正量に相当する出力「阿」が
入力端子(A) (n) (C)に送られデジタル・ア
ナログ変換器(9)ではこの値だけスライスレベルを下
げるように補正する。
スライスレベルが第3図(a)のIldのように下すぎ
る場合には同様に、第3図(e)のようなパルス(v2
)が入力端子(1)に入力し、同様にして第2のカウン
タ(5)にて第3図(f)の斜線部(N)に示す補正量
が得られ、これがバッファ回路(8)を経てデジタル・
アナログ変換器(9)へ送られる。選択回路(6)の入
力端子(D)への信号が反転するので、スライスレベル
は「N」だけ上げろように補正される。
る場合には同様に、第3図(e)のようなパルス(v2
)が入力端子(1)に入力し、同様にして第2のカウン
タ(5)にて第3図(f)の斜線部(N)に示す補正量
が得られ、これがバッファ回路(8)を経てデジタル・
アナログ変換器(9)へ送られる。選択回路(6)の入
力端子(D)への信号が反転するので、スライスレベル
は「N」だけ上げろように補正される。
「発明の効果」
本発明は上述のように構成したので、スライスレベルが
常に適正位置に補正でき、アナログ・デジタル変換時に
常に安定したデジタル信号を検出することができる。
常に適正位置に補正でき、アナログ・デジタル変換時に
常に安定したデジタル信号を検出することができる。
46図面の箇1p−な説明
第1図は本発明によるスライスレベル補正回路の一実施
例を示すブロック図、第2図はスライスレベルとアナロ
グ信号の説明図、第3図は各部の動作波形図、第4図は
文字放送波形図である。
例を示すブロック図、第2図はスライスレベルとアナロ
グ信号の説明図、第3図は各部の動作波形図、第4図は
文字放送波形図である。
(1)・・・文字信号の入力端子、(2)・・・クロッ
ク信号入力端子、(3)・・・基準パルス発生回路、
(4)(5)・・・カウンタ、(6)・・・選択回路、
(7)(8)・・・バッファ回路、(9)・・・デジタ
ル・アナログ変換回路、(10)・・・出力端子。
ク信号入力端子、(3)・・・基準パルス発生回路、
(4)(5)・・・カウンタ、(6)・・・選択回路、
(7)(8)・・・バッファ回路、(9)・・・デジタ
ル・アナログ変換回路、(10)・・・出力端子。
Claims (2)
- (1)文字信号のクロックラインの立上りを基準として
基準パルスを発生する基準パルス発生回路と、前記文字
信号のクロックラインの立上りから立下りまでのパルス
が基準パルスより小さいときの両者の差に応じたパルス
を計数する第1のカウンタと、前記文字信号の立上りか
ら立下りまでのパルスが基準パルスより大きいときの両
者の差に応じたパルスを計数する第2のカウンタと、前
記両者の差が小さいとき第1のカウンタを選択し、大き
いとき第2のカウンタを選択するための選択回路と、こ
の選択回路で選択されたデータが第1のカウンタか第2
のカウンタかにより正または負の方向にスライスレベル
を補正するデジタル・アナログ変換器とからなることを
特徴とする文字放送におけるスライスレベルの補正回路
。 - (2)基準パルス発生回路は単安定マルチバイブレータ
からなり、この基準パルスは適正スライスレベル時のパ
ルス巾と同一に設定した特許請求の範囲第1項記載の文
字放送におけるスライスレベルの補正回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7503286A JPS62231575A (ja) | 1986-03-31 | 1986-03-31 | 文字放送におけるスライスレベルの補正回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7503286A JPS62231575A (ja) | 1986-03-31 | 1986-03-31 | 文字放送におけるスライスレベルの補正回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62231575A true JPS62231575A (ja) | 1987-10-12 |
JPH0439953B2 JPH0439953B2 (ja) | 1992-07-01 |
Family
ID=13564439
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7503286A Granted JPS62231575A (ja) | 1986-03-31 | 1986-03-31 | 文字放送におけるスライスレベルの補正回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62231575A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1992017029A1 (en) * | 1991-03-25 | 1992-10-01 | Matsushita Electric Industrial Co., Ltd. | Circuit for slicing data |
US5666167A (en) * | 1992-09-15 | 1997-09-09 | Thomson Consumer Electronics, Inc. | Bias control apparatus for a data slicer in an auxiliary video information decoder |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5187948A (ja) * | 1975-01-29 | 1976-07-31 | Matsushita Electric Ind Co Ltd |
-
1986
- 1986-03-31 JP JP7503286A patent/JPS62231575A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5187948A (ja) * | 1975-01-29 | 1976-07-31 | Matsushita Electric Ind Co Ltd |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1992017029A1 (en) * | 1991-03-25 | 1992-10-01 | Matsushita Electric Industrial Co., Ltd. | Circuit for slicing data |
US5469091A (en) * | 1991-03-25 | 1995-11-21 | Matsushita Electric Industrial Co., Ltd.K | Data slice circuit |
US5666167A (en) * | 1992-09-15 | 1997-09-09 | Thomson Consumer Electronics, Inc. | Bias control apparatus for a data slicer in an auxiliary video information decoder |
Also Published As
Publication number | Publication date |
---|---|
JPH0439953B2 (ja) | 1992-07-01 |
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