JPS6153829A - Offset correcting circuit of a/d converter - Google Patents
Offset correcting circuit of a/d converterInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ信号をディジタル信号に変換するＡ／
Ｄ変換器におけるオフセットを補正するＡ／Ｄ変換器の
オフセット補正回路に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is an A/C converting analog signal into a digital signal.
The present invention relates to an offset correction circuit for an A/D converter that corrects offset in a D converter.
とくに２個以上のＡ／Ｄ変換器を用いて各Ａ／Ｄ変換器
の速度の２倍以上の速度でアナログ・ディジタル変換（
以下、Ａ／Ｄ変換という。）するＡ／Ｄ変換器に関する
。In particular, two or more A/D converters are used to perform analog-to-digital conversion (
Hereinafter, this will be referred to as A/D conversion. ) related to an A/D converter.
Ａ／Ｄ変換器の速度を上げたい場合に、Ａ／Ｄ変換器を
ｎ個（複数個）用意し、各Ａ／Ｄ変換器のサンプリング
周期は同一とし、各サンプリング時間は３６０／ｎ
の位相差をもったものとすることによって同一の入力信
号を並列にサンプリングし、Ａ／Ｄ変換後に、そのデー
タを順次に直列にすることによって全体としては各Ａ／
Ｄ変換器の変換速度のｎ倍の速さにすることができる。If you want to increase the speed of the A/D converter, prepare n (multiple) A/D converters, set the sampling period of each A/D converter to be the same, and set each sampling time to 360/n.
By sampling the same input signal in parallel and serializing the data sequentially after A/D conversion, each A/D signal has a phase difference of
The conversion speed can be n times faster than that of the D converter.
これを第５図によシ説明する。第５図（ａ）は２個のＡ
／Ｄ変換器を用いた場合、すなわち、ｎ ＝ ２の場合
を示すもので、１０．１１はそれぞれ第１．第２Ａ／Ｄ
変換器、４０はアナログ信号を入力する入力端子、１２
．１３はそれぞれ第１．第２ Ａ／Ｄ変換器のオフセッ
トを補正するための可変抵抗である。This will be explained with reference to FIG. Figure 5(a) shows two A
/D converter is used, that is, when n = 2, and 10.11 indicates the first . 2nd A/D
Converter, 40 is an input terminal for inputting an analog signal, 12
．． 13 are the 1st. A variable resistor for correcting the offset of the second A/D converter.
アナログ信号が入力端子４０に印加され、これが並列に
第１．第２ Ａ／Ｄ変換器に印加されると、それぞれク
ロック１およびクロック２によってサンプリングするが
、各クロックは（ｂ）に示すごとく同ており、矢印で示
すサンプリング点でＡ／Ｄ変換した各ディジタル出力を
交互に直列にするならばクロック周波数を２倍に上げた
のと等価に々る。An analog signal is applied to the input terminal 40, which is connected in parallel to the first . When applied to the second A/D converter, each clock is sampled by clock 1 and clock 2, but each clock is the same as shown in (b), and each A/D converted digital signal is sampled at the sampling point indicated by the arrow. If the outputs are serialized alternately, it is equivalent to doubling the clock frequency.
しかし、この場合には、第１．第２ Ａ／Ｄ変換器１０
．１１の利得と、オフセットが同一であることを要する
。さもなければ、各ディジタル出力を直列にしたときの
ディジタルデータは精度が落ちてし甘い、使用できなく
なるからである。ところが一般には、Ａ／Ｄ変換器の利
得の精度およびその安定度は十分に高いものが得られる
ので問題はないが、オンセット電圧は時間が経つにつれ
て、あるいは温度変化などによって、ドリフトするので
その補正が必要となる。However, in this case, the first. Second A/D converter 10
．． It is necessary that the gain of 11 and the offset be the same. Otherwise, the precision of the digital data obtained when each digital output is serialized will deteriorate and become unusable. However, in general, the accuracy and stability of the gain of the A/D converter are sufficiently high, so there is no problem, but the onset voltage drifts over time or due to temperature changes, so it is not a problem. Correction is required.
このオフセット電圧のドリフトに対しては、使用に先立
って第５図（ａ）の各可変抵抗１２．１３を調整するこ
とによってオフセットを除去するという手段をとってい
た。To deal with this offset voltage drift, a measure has been taken to eliminate the offset by adjusting each of the variable resistors 12 and 13 shown in FIG. 5(a) prior to use.
しかし、使用に先立って手動で調整することによってオ
フセットを除去しても、時間が経つにつれて、あるいは
周囲温度の変化々とによってドリフトを生ずるので、精
度が失われてしまうという問題があった。そこで本発明
はこのような問題を解決せんとするものである。However, even if the offset is removed by manual adjustment prior to use, accuracy is lost due to drift over time or due to changes in ambient temperature. Therefore, the present invention aims to solve such problems.
本発明は、入力端子と並列に接続されたｎ個のＡ／Ｉ５
変換器との間にスイッチを設け、入力端子に印加された
入力信号をＡ／Ｄ変換する必要性のないとき、またはそ
の必要性の最も少ない短時間の間このスイッチを切換え
て、ｎ個のＡ／Ｄ変換器の入力を接地するか、または所
定の参照電圧を印加しＡ／Ｄ変換するようにした。The present invention provides n A/I5s connected in parallel with the input terminal.
A switch is provided between the input signal and the converter, and when there is no need to A/D convert the input signal applied to the input terminal, or for a short time when the need is minimal, this switch is switched to The input of the A/D converter was grounded or a predetermined reference voltage was applied to perform A/D conversion.
この接地または所定電圧のＡ／Ｄ変換したデータを比較
することによって各Ａ／Ｄ変換器のドリフトを検出し、
差異を知ることができるがら、このドリフトデータをも
とに入力信号をＡ／Ｄ変換したデータの補正を行なえば
、この入力信号のＡ／Ｄ変換とドリフト検出との期間中
にはオフセットがドリフトしないとするならば、ｎ個の
Ａ／Ｄ変換器を並列動作せしめることによってｎ倍の速
度でしかも精度よ＜ Ａ／Ｄ変換をすることができる。Detect the drift of each A/D converter by comparing the A/D converted data of this ground or predetermined voltage,
Although the difference can be known, if the data obtained by A/D converting the input signal is corrected based on this drift data, the offset will drift during the period of A/D conversion of this input signal and drift detection. If not, by operating n A/D converters in parallel, A/D conversion can be performed n times faster and with greater accuracy.
つぎに本発明の一実施例を第１図に示し、詳細に説明す
る。Next, one embodiment of the present invention is shown in FIG. 1 and will be described in detail.
１０．１１は第１．第２ Ａ／Ｄ変換器でｎ ＝ ２の
場合を例示するものである。この両Ａ／Ｄ変換器は入力
端子４０ に加えられた入力信号（アナログ信号）をス
イッチ２０ を通して印加されており、スイッチ２０
をｐからｑに切換えると所定の参照電圧（ＥＲ） ５
０が両Ａ／Ｄ変換器に印加されるようになっている。第
１．第２ Ａ／Ｄ変換器１０．１１には第５図の場合と
同様に１８０の位相差を有する同一周期のクロック１，
２が印加されておりこれによってサンプリングしＡ／Ｄ
変換がなされる。１．４．１５はそれぞれ第１．第２
Ａ／Ｄ変換器の出力であるディジタルデータを捕捉し記
憶する、それぞれ、たとえば２０４８バイトの記憶容量
を有する第１．第２捕捉メモリである。１６ はたとえ
ば、２０４８バイトの記憶容量を有するバッファメモリ
、１７はマイクロプロセッサなどからなるＣＰＵで、第
１．第２捕捉メモＩＪ１４．．１５の内容を計算処理し
てその結果をバッファメモリ１６ に格納する。１８は
第１．第２捕捉メモ１Ｊ１４，１５の番地を計数し管理
するメモリアドレス・カウンタ、１９ はメモリアドレ
ス・カウンタ１８ からの信号によってスイッチ２０
を制御するための信号を出すスイッチ制御回路である０
いま、スイッチ２０ はｐ側にあり、入力端子４０に加
えられた信号は第１．第２ Ａ／Ｄ変換器１０．１１に
印加されておシ、クロック１，２によ、９ Ａ／Ｄ変換
がなされ第１．第２捕捉メモ１Ｊ１４．．１５に順次デ
ータが取り込まれる。この様子を第２図を用いて説明す
る。第２図（ｂ）はスイッチ２０ の状態を示しており
、スイッチ２０ がｐにあるときに（ａ）に示すように
データの取り込みがなされる。10.11 is the 1st. This example illustrates the case where n=2 in the second A/D converter. An input signal (analog signal) applied to an input terminal 40 is applied to both A/D converters through a switch 20.
When switching from p to q, the predetermined reference voltage (ER) 5
0 is applied to both A/D converters. 1st. The second A/D converter 10.11 has clocks 1 and 1 of the same period with a phase difference of 180 as in the case of FIG.
2 is applied, which causes sampling and A/D
A conversion is made. 1.4.15 are the 1st. Second
The first . A second acquisition memory. 16 is a buffer memory having a storage capacity of 2048 bytes, 17 is a CPU consisting of a microprocessor, etc. Second capture memo IJ14. ．． The contents of 15 are calculated and the results are stored in buffer memory 16. 18 is the first. A memory address counter 19 that counts and manages the addresses of the second captured memo 1J14 and 15 is connected to a switch 20 by a signal from the memory address counter 18.
The switch 20, which is a switch control circuit that outputs a signal to control the 1st. 9 A/D conversion is performed by the clocks 1 and 2 applied to the second A/D converter 10.11. Second capture memo 1J14. ．． 15, data is sequentially taken in. This situation will be explained using FIG. 2. FIG. 2(b) shows the state of the switch 20. When the switch 20 is in the p position, data is taken in as shown in FIG. 2(a).
このデータの取り込みは第１．第２捕捉メモリのそれぞ
れ０番地〜１０２３番地（１番地は１ワードを構成し１
バイトから々っている。）にデータが格納されるまで続
けられる。これはこの時点で第１．第２捕捉メモリ１４
．１５のデータは計２０４８バイトであり、このデータ
を処理して格納すべきバッファメモリ１６ の容量２０
４８ハイドに等しくなるからである。そこでメモリアド
レス・カウンタ１８の出力によりスイッチ制御回路１９
が動作してスイッチ２０ をｑ側に切換える。Importing this data is the first step. Addresses 0 to 1023 of the second acquisition memory (address 1 constitutes 1 word and 1
I get it from my part-time job. ) continues until the data is stored. This is number 1 at this point. Second acquisition memory 14
．． 15 data is a total of 2048 bytes, and the capacity of buffer memory 16 to process and store this data is 20
This is because it is equal to 48 Hyde. Therefore, according to the output of the memory address counter 18, the switch control circuit 19
operates and switches the switch 20 to the q side.
この状態は１０２４番地〜２０４７番地の間続き、参照
電圧（ＥＲ）５０がＡ／Ｄ変換されてその値が第１、第
２捕捉メモリ１４．１５の各々の１０２４番地〜２０４
７番地に記憶される。こ＼で参照電圧の値ＥＲ＝ Ｏす
なわち、スイッチｑ側が接地されているときは、第１．
第２捕捉メモリ１４．１５の１０２４番地〜２０４７番
地に記憶されたデータは、第１．第２ Ａ／Ｄ変換器１
０．１１のそれぞれのオフセットの値を表すものである
から、第１．第２捕捉メモリ１４゜１５のそれぞれの各
２０４７番地のデータはそれぞれ第１．第２ Ａ／Ｄ変
換器１０．１１のオフセットを表しており、このオフセ
ット値を各Ｏ番地〜１０２３番地の取シ込まれたデータ
からＣＰＵ１７によって除去し、バッファメモリ１６に
記憶せしめる。This state continues between addresses 1024 and 2047, and the reference voltage (ER) 50 is A/D converted and its value is stored at addresses 1024 and 204 of each of the first and second acquisition memories 14 and 15.
It is stored at address 7. Here, the value of the reference voltage ER=O, that is, when the switch q side is grounded, the first.
The data stored at addresses 1024 to 2047 of the second acquisition memory 14.15 is the same as that of the first acquisition memory 14.15. 2nd A/D converter 1
Since it represents the value of each offset of 0.11, the first . The data at each address 2047 of the second acquisition memory 14 and 15 are stored in the first and second acquisition memories 14 and 15 respectively. This represents the offset of the second A/D converter 10.11, and this offset value is removed by the CPU 17 from the input data at addresses O to 1023 and stored in the buffer memory 16.
この動作によってバッファメモリ１６ には、第１捕捉
メモリ１４ のＯ番地〜１０２３番地および第２捕捉メ
モリ１５ の０番地〜１０２３番地に記憶されたデータ
のオフセット値を補正した計２０４８ツクイトのデータ
が記憶されることに々る。As a result of this operation, a total of 2048 pieces of data are stored in the buffer memory 16 by correcting the offset values of the data stored at addresses O to 1023 of the first acquisition memory 14 and addresses 0 to 1023 of the second acquisition memory 15. There are many things to be done.
以上の説明においては、第２図に示すごとく、第１．第
２捕捉メモリのＯ番地〜１０２３番地に入力信号のデー
タを取り込み記憶し、１０２４番・地〜２０４７番地の
オフセット検出領域における最後の２０４７ 番地のデ
ータをオフセット値を表わすオフセットデータとしてＣ
ＰＵ１７で処理したが、１０２４番地〜２０４７番地の
いずれの番地のオフセットデータを用いてもよいことは
明らかであろうＯすなわち、前記一連の動作の期間中に
は第１．第２Ａ／Ｄ変換器のオフセットはドリフトしな
いか、もしくは問題とならない程度に小さいからである
。In the above explanation, as shown in FIG. The data of the input signal is captured and stored in addresses O to 1023 of the second acquisition memory, and the data at the last address 2047 in the offset detection area from addresses 1024 to 2047 is used as offset data representing the offset value.
It is clear that offset data at any address from 1024 to 2047 may be used. That is, during the series of operations described above, the 1. This is because the offset of the second A/D converter does not drift or is so small that it does not cause a problem.
参照電圧（ＥＲ）５０がＥＲ＝ Ｏの場合を説明しだが
、ＥＲがＯでない場合であっても同様である○入力端子
に印加される入力信号が、たとえば、ＩＶ〜２Ｖの間で
変化するものであるときは、このＥＲはＥｎ ＝ Ｏｆ
あルヨリＥＲ＝ １．ＯＶ ｉたはＥＲ−１，５ｖに設
定するのがよい。したがって、この参照電圧５０の値で
あるＥＲは、Ｏｖを含む正負いずれの値をも設定できる
ようになっている。Although the case where the reference voltage (ER) 50 is ER=O is explained, the same applies even when ER is not O. ○The input signal applied to the input terminal changes between, for example, IV to 2V. , then this ER is En = Of
Aruyori ER = 1. It is best to set it to OV i or ER-1, 5v. Therefore, ER, which is the value of this reference voltage 50, can be set to either a positive or negative value including Ov.
寸だ第１．第２ Ａ／Ｄ変換器１０．１１のオフセット
データは雑音などを含んでいることがあり、第１、第２
捕捉メモ’Ｊ１４，１５ のそれぞれの複数ワードに記
憶された雑音を含んだオフセットデータのそれぞれの平
均値を、ＣＰＵ１７で演算することによって得て、雑音
を除去された正しいオフセットデータを得ることができ
る。Dimensions 1st. The offset data of the second A/D converter 10.11 may contain noise etc.
The CPU 17 calculates the average value of the noise-containing offset data stored in each of the plural words of the captured memo 'J14, J15, thereby obtaining correct offset data from which the noise has been removed. .
第１図に示した回路の入力端子４０と第１．第２Ａ／Ｄ
変換器１０．１１との間には、Ａ／Ｄ変換器としての機
能を高めるだめに、第３図に示すような入力回路を用い
ることができる。こ＼で４１．４２ はアナログ信号を
印加する入力端子、２２〜２５はスイッチ、３２〜３７
はバッファアンプであり、バッファアンプ３６．３７
の出力はそれぞれ第１図に示す第１．第２ Ａ／Ｄ変
換器に接続されている。The input terminal 40 of the circuit shown in FIG. 2nd A/D
In order to enhance the function as an A/D converter, an input circuit as shown in FIG. 3 can be used between the converters 10 and 11. Here, 41.42 is an input terminal for applying an analog signal, 22 to 25 are switches, and 32 to 37
is a buffer amplifier, and buffer amplifier 36.37
The output of 1. is shown in FIG. 1, respectively. Connected to the second A/D converter.
こヌで、スイッチ２２〜２５がいずれもｐ側にあるとき
、入力端子４１および４２に印加された２つの入力信号
を第１．第２ Ａ／Ｄ変換器でそれぞれ独立にＡ／Ｄ変
換する２チヤンネルのＡ／Ｄ変換器として動作する。２
チヤンネル独立して動作させたいときはバッファメモリ
１６ の記憶容量を４０９６ハイトとしてもよい。In this case, when the switches 22 to 25 are all on the p side, the two input signals applied to the input terminals 41 and 42 are switched to the first. The second A/D converter operates as a two-channel A/D converter that performs A/D conversion independently. 2
If it is desired to operate the channels independently, the storage capacity of the buffer memory 16 may be set to 4096 heights.
スイッチ２２がｐ側、スイッチ２４がｐ側、スイッチ２
５がｑ側にあるときは入力端子４１に印加された信号の
みが第１．第２ Ａ／Ｄ変換器でＡ／Ｄ変換さ渇から、
第１図において説明したように２倍の高速Ａ／Ｄ変換が
可能となる。Switch 22 is on the p side, switch 24 is on the p side, switch 2
5 is on the q side, only the signal applied to the input terminal 41 is on the q side. From the A/D conversion in the second A/D converter,
As explained in FIG. 1, twice the high speed A/D conversion is possible.
この場合入力信号が通るバッファアンプ３２，３６゜３
４、３７のオフセットやその変動であるドリフトも第１
．第２ Ａ／Ｄ変換器１０．１１ のオフセットやド
リフトと同時に検出され補正される。In this case, the buffer amplifier 32, 36°3 through which the input signal passes
4, 37 offset and its fluctuation, drift, are also the first
．． The offset and drift of the second A/D converter 10.11 are detected and corrected at the same time.
スイッチ２３がｐ側、スイッチ２４がｑ側、スイッチ２
５がｐ側の場合も前記の場合、すなわち入力端子４１に
印加された入力信号が第１．第２ Ａ／Ｄ変換器１０．
１１でＡ／Ｄ変換される場合と同様に入力端子４２に印
加された信号が２倍の速度でＡ／Ｄ変換されることにな
る。この場合には第１．第２捕捉メモ１Ｊ１４，１５か
らバッファメモリ１６ へのオフセットデータの処理後
のデータの転送の順序は、前記の場合とは逆に第２捕捉
メモリ１５ の記憶デ一夕から始められる。Switch 23 is on the p side, switch 24 is on the q side, switch 2
5 is on the p side, the above case also applies, that is, the input signal applied to the input terminal 41 is the first. Second A/D converter 10.
Similarly to the case where the signal is A/D converted in step 11, the signal applied to the input terminal 42 is A/D converted at twice the speed. In this case, the first. The order of data transfer from the second acquisition memory 1J14, 15 to the buffer memory 16 after processing the offset data starts with the storage data of the second acquisition memory 15, contrary to the previous case.
実際のＡ／Ｄ変換は、入力信号に対する観測の基準点と
なるトリガ信号によってはじめてスタートして捕捉メモ
リの０番地からデータを記憶するのみならず、そのよう
な観測の基準点以前の状態をも観測しだい場合があり、
このよう々場合について第４図により説明する。Actual A/D conversion starts with a trigger signal that serves as a reference point for observation of the input signal, and not only stores data from address 0 of the acquisition memory, but also stores the state before such observation reference point. Depending on the observation,
Such a case will be explained with reference to FIG.
第４図（ａ）は、トリガ信号によってＡ／Ｄ変換を開始
し第１．第２捕捉メモｌＪ１．４．１５の０番地からデ
ータを記憶していく場合を示している。この場合はすで
に説明したように、第１．第２浦捉メモリ１４、．１．
５の各Ｏ番地〜１０２３番地（１０２４バイト）のデー
タがバッファメモリ１６（２０４，８バイト）の記憶容
量を満たすことに々るから、１０２４番地〜２０４７番
地の図中の斜線部分はオフセット検出領域として利用で
きるから、このうちの任意の番地たとえば２０４７番゛
地のオフセットデータを用いることができる。In FIG. 4(a), A/D conversion is started by a trigger signal and the first . This shows a case where data is stored starting from address 0 of the second capture memory lJ1.4.15. In this case, as already explained, the first. The second Ura capture memory 14, . 1.
Since the data at each address O to 1023 (1024 bytes) of 5 often fills the storage capacity of the buffer memory 16 (204,8 bytes), the shaded area in the figure from addresses 1024 to 2047 is the offset detection area. Therefore, the offset data of any address among these, for example, address 2047, can be used.
第４図（ｂ）〜（ｄ）はＡ／Ｄ変換中にトリガ信号が印
加された場合で、この場合にはトリガ点以前の信号も観
測が可能である。（ｂ）の場合トリガ点の前の１番地か
らｍ −１番地までを観測しだい場合、たとえば１＝１
２８番地でｍ＝１１５２番地である場合（ｒｎ −ｌ＝
１０２４ ）にはｍ番地から２０４７番地の間をオフ
セット検出領域として用いると好都合である。同様にし
て（ｃ）はｌ−５１２番地、ｍ ＝ １５３６番咄の場
合であシ、（ｄ）は１＝８９６番地、ｍ＝１９２０番池
の場合である。（ｂ）〜（ｄ）の場合には、０番地から
ａ−１番地のデータは使用されない丑＼となるから、こ
の場合には、０番地から１−１ 番地の間もオフセッ
ト検出領域として使用することが可能である。FIGS. 4(b) to 4(d) show cases where a trigger signal is applied during A/D conversion, and in this case, signals before the trigger point can also be observed. In case (b), as soon as the area from address 1 to m −1 in front of the trigger point is observed, for example, 1=1
If m=1152 at address 28 (rn −l=
1024), it is convenient to use the area between address m and address 2047 as the offset detection area. Similarly, (c) is the case where address l-512 and m = 1536th address, and (d) is the case where 1 = address 896 and m = 1920th address. In the cases of (b) to (d), the data from address 0 to a-1 is not used, so in this case, the data from address 0 to address 1-1 is also used as an offset detection area. It is possible to do so.
このオフセット検出領域は、スイッチ２０．２２゜２３
が高速動作の可能なものであるならば１つの番地であっ
ても可能である。This offset detection area is the switch 20.22°23
If it is capable of high-speed operation, it is possible to use only one address.
以上の説明から明らか々ように、本発明はｎ個Ａ／Ｄ変
換器を並列して用い、サンプリングを同一周期で位相の
み３６０／ｎずらしたタイミングで行う場合、各Ａ／Ｄ
変換器およびバッファアンプのオフセットの差異を簡単
にかつ正確に除去できるから、個々のＡ／Ｄ変換器のＡ
／Ｄ変換速度のｎ倍の速さでしかも高精度にＡ／Ｄ変換
することができるという極めて大きな特徴を有するもの
である。As is clear from the above description, in the case where n A/D converters are used in parallel and sampling is performed at the same period with a phase shift of 360/n, each A/D converter is
Since offset differences between converters and buffer amplifiers can be easily and accurately removed, the A of each A/D converter can be
It has an extremely significant feature of being able to perform A/D conversion at a speed n times faster than the A/D conversion speed and with high precision.
第１図は本発明の一実施例を示す回路構成図、第２図は
第１図を説明するだめの図、第３図は本発明に用いられ
る入力回路を示す図、第４図は本発明の応用動作を説明
するだめの図、第５図は従来例を説明するだめの図であ
る。
１０、１１・・・第１．第２ Ａ／Ｄ変換器、１４．．
１５・・・第１．第２捕捉メモリ、１６・バッファメモ
リ、１７・・・ＣＰＵ、１．８・・・メモリアドレスφ
カウンタ、１９・・スイッチ制御回路、２０．２２〜２
５・・・スイッチ、３２〜３７・・・バッファアンプ、
４０〜４２・・・入力端子、５０・・・参照電圧。FIG. 1 is a circuit configuration diagram showing an embodiment of the present invention, FIG. 2 is a diagram for explaining FIG. 1, FIG. 3 is a diagram showing an input circuit used in the present invention, and FIG. FIG. 5 is a diagram for explaining the applied operation of the invention, and FIG. 5 is a diagram for explaining the conventional example. 10, 11... 1st. 2nd A/D converter, 14. ．．
15... 1st. 2nd acquisition memory, 16・Buffer memory, 17...CPU, 1.8...Memory address φ
Counter, 19...Switch control circuit, 20.22-2
5...Switch, 32-37...Buffer amplifier,
40-42...Input terminal, 50...Reference voltage.
Claims (7)
あるｎ個のＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力を
捕捉し記憶するｎ個の捕捉メモリと前記ｎ個のＡ／Ｄ変
換器を動作させるための同一周期で３６０°／ｎの位相
差をもつクロックを発生するクロック発生器とを具備す
るアナログ・ディジタル変換手段において、前記入力手
段が、前記入力信号と零ボルトを含む参照電圧とを切換
えて前記ｎ個のＡ／Ｄ変換器に並列に印加し、前記参照
電圧をＡ／Ｄ変換することによって前記ｎ個のＡ／Ｄ変
換器のオフセットデータを得て、前記入力信号をＡ／Ｄ
変換して得られた入力データを前記オフセットデータに
もとづき補正することを特徴とするＡ／Ｄ変換器のオフ
セット補正回路。(1) An input means to which an input signal is applied, n A/D converters whose number is 2 or more, n capture memories that capture and store the outputs of the A/D converters, and the n and a clock generator that generates a clock having the same period and a phase difference of 360°/n for operating the A/D converters, wherein the input means is configured to convert the input signal into and a reference voltage including zero volts are switched and applied in parallel to the n A/D converters, and the reference voltage is A/D converted to obtain offset data of the n A/D converters. and convert the input signal into an A/D
An offset correction circuit for an A/D converter, characterized in that input data obtained by conversion is corrected based on the offset data.
セットデータを記憶せしめて、前記入力データを前記オ
フセットデータにもとづき補正し、補正データをバッフ
ァメモリに順次記憶せしめる特許請求の範囲第１項記載
のＡ／Ｄ変換器のオフセット補正回路。(2) A according to claim 1, wherein the input data and the offset data are stored in the acquisition memory, the input data is corrected based on the offset data, and the correction data is sequentially stored in a buffer memory. /D converter offset correction circuit.
個の入力端子に印加されたｎ個の入力信号をそれぞれ前
記ｎ個のＡ／Ｄ変換器に印加することのできる特許請求
の範囲第１項記載のＡ／Ｄ変換器のオフセット補正回路
。(3) The input means has n input terminals, and the n
2. The offset correction circuit for an A/D converter according to claim 1, which is capable of applying n input signals applied to the n input terminals to the n A/D converters, respectively.
い期間において前記参照電圧を前記ｎ個のＡ／Ｄ変換器
に印加することを特徴とする特許請求の範囲第１項記載
のＡ／Ｄ変換器のオフセット補正回路。(4) The A/D converter according to claim 1, wherein the input means applies the reference voltage to the n A/D converters during a period when the input data is not required. Converter offset correction circuit.
すくなくとも１ワード以上に記憶せしめる特許請求の範
囲第１項記載のＡ／Ｄ変換器のオフセット補正回路。(5) The offset correction circuit for an A/D converter according to claim 1, wherein the offset data is stored in at least one word or more of the n acquisition memories.
捕捉メモリの番地が、最後の１番地を使用するものであ
る特許請求の範囲第１項記載のＡ／Ｄ変換器のオフセッ
ト補正回路。(6) The offset correction circuit for an A/D converter according to claim 1, wherein the last address of the n acquisition memories for storing the offset data is used.
記憶されたオフセットデータのそれぞれの平均値を得て
、前記オフセットデータとする特許請求の範囲第１項記
載のＡ／Ｄ変換器のオフセット補正回路。(7) An offset of an A/D converter according to claim 1, wherein the average value of each of the offset data stored in a plurality of words of each of the n acquisition memories is obtained and used as the offset data. correction circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17638884A JPS6153829A (en) | 1984-08-23 | 1984-08-23 | Offset correcting circuit of a/d converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17638884A JPS6153829A (en) | 1984-08-23 | 1984-08-23 | Offset correcting circuit of a/d converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153829A true JPS6153829A (en) | 1986-03-17 |
Family
ID=16012774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17638884A Pending JPS6153829A (en) | 1984-08-23 | 1984-08-23 | Offset correcting circuit of a/d converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153829A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1984-08-23 JP JP17638884A patent/JPS6153829A/en active Pending
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