JPS6145319B2 - - Google Patents
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- JPS6145319B2 JPS6145319B2 JP3635081A JP3635081A JPS6145319B2 JP S6145319 B2 JPS6145319 B2 JP S6145319B2 JP 3635081 A JP3635081 A JP 3635081A JP 3635081 A JP3635081 A JP 3635081A JP S6145319 B2 JPS6145319 B2 JP S6145319B2
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- potential
- generation circuit
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000001568 sexual effect Effects 0.000 claims 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、信頼性を向上できる不揮発性半導
体メモリに関する。
体メモリに関する。
一般に、不揮発生半導体メモリにおいて、浮遊
ゲート構成をしたMOS型電界効果トランジスタ
（MOS FET）をメモリセルとするものは、何回
も記憶内容の書き換えが出来るため、マイクロコ
ンピユータ等の普及にともなつて広く用いられる
ようになつた。この浮遊ゲート構造をしたMOS
FETは、周知の様に、半導体基板に形成された
拡散部と浮遊ゲート、制御ゲートから成る。そし
て浮遊ゲートに電子が注入されている状態では、
制御ゲートに所定の電位（例えば5V）を与えて
も導通せず、浮遊ゲートが中性状態にある時は導
通する。したがつて、トランジスタの導通状態に
より「０」および「１」の情報を記憶できる。
ゲート構成をしたMOS型電界効果トランジスタ
（MOS FET）をメモリセルとするものは、何回
も記憶内容の書き換えが出来るため、マイクロコ
ンピユータ等の普及にともなつて広く用いられる
ようになつた。この浮遊ゲート構造をしたMOS
FETは、周知の様に、半導体基板に形成された
拡散部と浮遊ゲート、制御ゲートから成る。そし
て浮遊ゲートに電子が注入されている状態では、
制御ゲートに所定の電位（例えば5V）を与えて
も導通せず、浮遊ゲートが中性状態にある時は導
通する。したがつて、トランジスタの導通状態に
より「０」および「１」の情報を記憶できる。
ところで、浮遊ゲートに電子を注入する際に
は、制御ゲート及びドレインに高電圧（20V〜
25V）を印加し、ドレイン近くのチヤネル領域の
ピンチオフ領域で生ずるインパクト電離により発
生した電子・正孔対のうち、電子を浮遊ゲートに
注入している。このようなピンチオフ領域は、
MOSトランジスタが五極管動作をする時に生じ
ることは良く知られている。もし、トランジスタ
が五極管動作するような状態でこのメモリセルを
用いると、読み出し状態、すなわち、ドレイン、
制御ゲート間に高電圧が印加されない状態であつ
てもピンチオフ領域が存在するため、インパクト
電離が生じてしまう。この場合、電圧が低い
（5V）ためチヤネル電流が少なく、発生する電
子・正孔対もわずかで、確率的に非常に少ない
が、わずかずつ電子が浮遊ゲートに注入される。
したがつて、長時間使用するうちに浮遊ゲートに
電子が蓄積され、記憶内容が変化してしまう危険
がある。このため、メモリセルのドレイン電圧は
ゲート電圧より低く設定され、トランジスタに三
極管動作を行なわせて、前記ピンチオフ領域を作
らない状態で使用されている。
は、制御ゲート及びドレインに高電圧（20V〜
25V）を印加し、ドレイン近くのチヤネル領域の
ピンチオフ領域で生ずるインパクト電離により発
生した電子・正孔対のうち、電子を浮遊ゲートに
注入している。このようなピンチオフ領域は、
MOSトランジスタが五極管動作をする時に生じ
ることは良く知られている。もし、トランジスタ
が五極管動作するような状態でこのメモリセルを
用いると、読み出し状態、すなわち、ドレイン、
制御ゲート間に高電圧が印加されない状態であつ
てもピンチオフ領域が存在するため、インパクト
電離が生じてしまう。この場合、電圧が低い
（5V）ためチヤネル電流が少なく、発生する電
子・正孔対もわずかで、確率的に非常に少ない
が、わずかずつ電子が浮遊ゲートに注入される。
したがつて、長時間使用するうちに浮遊ゲートに
電子が蓄積され、記憶内容が変化してしまう危険
がある。このため、メモリセルのドレイン電圧は
ゲート電圧より低く設定され、トランジスタに三
極管動作を行なわせて、前記ピンチオフ領域を作
らない状態で使用されている。
第１図は、このような不揮発性半導体メモリの
回路図である。すなわち、特定される一方向に設
定される複数の行線R1〜Ｒn、およびこの行線に
直交するように設定した、複数の列線S1〜Ｓoで
設定される各区画に対応して、メモリセルM11〜
Ｍnoが配置される。そして、行線は行デコーダの
制御信号により、メモリセルをスイツチング制御
し、列線は列デコーダの出力により、列ゲートト
ランジスタT1〜Ｔoをスイツチング制御して、メ
モリセル中の情報を読み出し、あるいはメモリセ
ルに書き込んでいる。さらに、上記メモリセルの
ドレインに電源を供給するために、トランジスタ
Ｔr1〜Ｔr4で構成される電源供給回路が設けられ
る。この回路は、メモリセルのドレイン電圧を低
く設定するためのもので、トランジスタＴr3，Ｔ
r4により所定の電位とし、トランジスタＴr1，Ｔr
２のゲート電圧を低く設定して導通させ、メモリ
セルのドレインに電源を供給している。また、ト
ランジスタＴr2と、後述する差動型センスアンプ
１１を構成するトランジスタＴr11との間に、負
荷素子として働くデイプレツシヨン型トランジス
タＴr5を配置し、電源Vcを供給して、トランジス
タＴr11のゲートに供給される列線電位（メモリ
セルM11〜Ｍnoから読み出された信号）の振幅を
大きくしている。上記差動型センスアンプ１１
は、トランジスタＴr6Ｔr14によつて構成され、ト
ランジスタＴr11およびＴr13のゲート側入力電位
ＶA，ＶBの電位差を検出し、この検出値により、
次段の出力バツフア回路へ信号Ａを供給するよう
にして成る。差動型センスアンプ１１の他方の入
力端には、比較電位発生回路１２が設けられる。
この比較電位発生回路１２は、トランジスタＴr
１′〜Ｔr5′およびトランジスタT1′、メモリセル
と同じ構造をしたトランジスタM′によつて構成
されるもので、メモリセルのしきい値電圧の変化
に対応して、差動型センスアンプの入力電位ＶB
を制御し、メモリセルのしきい値電圧の変化によ
る「０」と「１」の読み出し速度の変化を防止す
るものである。上記比較電位発生回路１２のトラ
ンジスタM′を導通制御する制御電位発生回路１
３は、電源Vcと接地点Ｖsとの間に直列接続さ
れ、ゲートが電源Vcおよび接地点Ｖsに接続され
た、デイプレツシヨン型トランジスタＴr15，Ｔr1
６によつて構成される。
回路図である。すなわち、特定される一方向に設
定される複数の行線R1〜Ｒn、およびこの行線に
直交するように設定した、複数の列線S1〜Ｓoで
設定される各区画に対応して、メモリセルM11〜
Ｍnoが配置される。そして、行線は行デコーダの
制御信号により、メモリセルをスイツチング制御
し、列線は列デコーダの出力により、列ゲートト
ランジスタT1〜Ｔoをスイツチング制御して、メ
モリセル中の情報を読み出し、あるいはメモリセ
ルに書き込んでいる。さらに、上記メモリセルの
ドレインに電源を供給するために、トランジスタ
Ｔr1〜Ｔr4で構成される電源供給回路が設けられ
る。この回路は、メモリセルのドレイン電圧を低
く設定するためのもので、トランジスタＴr3，Ｔ
r4により所定の電位とし、トランジスタＴr1，Ｔr
２のゲート電圧を低く設定して導通させ、メモリ
セルのドレインに電源を供給している。また、ト
ランジスタＴr2と、後述する差動型センスアンプ
１１を構成するトランジスタＴr11との間に、負
荷素子として働くデイプレツシヨン型トランジス
タＴr5を配置し、電源Vcを供給して、トランジス
タＴr11のゲートに供給される列線電位（メモリ
セルM11〜Ｍnoから読み出された信号）の振幅を
大きくしている。上記差動型センスアンプ１１
は、トランジスタＴr6Ｔr14によつて構成され、ト
ランジスタＴr11およびＴr13のゲート側入力電位
ＶA，ＶBの電位差を検出し、この検出値により、
次段の出力バツフア回路へ信号Ａを供給するよう
にして成る。差動型センスアンプ１１の他方の入
力端には、比較電位発生回路１２が設けられる。
この比較電位発生回路１２は、トランジスタＴr
１′〜Ｔr5′およびトランジスタT1′、メモリセル
と同じ構造をしたトランジスタM′によつて構成
されるもので、メモリセルのしきい値電圧の変化
に対応して、差動型センスアンプの入力電位ＶB
を制御し、メモリセルのしきい値電圧の変化によ
る「０」と「１」の読み出し速度の変化を防止す
るものである。上記比較電位発生回路１２のトラ
ンジスタM′を導通制御する制御電位発生回路１
３は、電源Vcと接地点Ｖsとの間に直列接続さ
れ、ゲートが電源Vcおよび接地点Ｖsに接続され
た、デイプレツシヨン型トランジスタＴr15，Ｔr1
６によつて構成される。
ところで、メモリセルから供給される列線電位
ＶAは、トランジスタM11〜Ｍno、すなわち、メ
モリセルの記憶内容により二種類の電圧値を持つ
ている。そして、記憶内容が「０」の時、メモリ
セルのゲートに電圧が印加されてもメモリセルは
オンせず、記憶内容が「１」の時は、選択された
メモリセルがオン状態となる。この選択されたメ
モリセルの列線電位は、徐々に下がり始め、第２
図のイで示す区間の様になる。この時の列線電位
が、比較電位より高いか低いかによつて、「０」
あるいは「１」の状態が設定される。したがつ
て、第２図の実線１４、および破線１５で示すよ
うに、メモリセルのしきい値電圧Ｖthが変動する
と、出力特性が変化してしまう。すなわち、例え
ばメモリセルのしきい値電圧Ｖthが高くなると、
メモリセル電流が減少するため、列線の放電時間
が遅くなる（第２図の実線１４）。これに対し、
列線の充電は速くなり、「１」および「０」の読
み出し速度にアンバランスが生ずる。このため、
メモリセルと同等のトランジスタM′を用いて、
メモリセルのしきい値電圧Ｖthの変化に対応して
比較電位を変えることにより補正している（第２
図の実線１４′、および破線１５′）。第２図の実
線１４に対応して１４′がその比較電位である。
メモリセルのしきい値電圧が変わつたため、列線
の充放電時間が変化した第２図の破線１５に対応
した比較電位が、第２図の破線１５′である。列
線電位と比較電位は、メモリセルのしきい値電圧
がかわつても、充電、放電、とも、第２図一点鎖
線で示した様に、同じ所（同じ時間）で交わる。
すなわち、メモリセルのしきい値電圧が変わり、
これにより列線の充放電時間に変化が生じても、
比較電位がそれに対応して変わるため、「０」お
よび「１」の読み出し速度に変化はない。
ＶAは、トランジスタM11〜Ｍno、すなわち、メ
モリセルの記憶内容により二種類の電圧値を持つ
ている。そして、記憶内容が「０」の時、メモリ
セルのゲートに電圧が印加されてもメモリセルは
オンせず、記憶内容が「１」の時は、選択された
メモリセルがオン状態となる。この選択されたメ
モリセルの列線電位は、徐々に下がり始め、第２
図のイで示す区間の様になる。この時の列線電位
が、比較電位より高いか低いかによつて、「０」
あるいは「１」の状態が設定される。したがつ
て、第２図の実線１４、および破線１５で示すよ
うに、メモリセルのしきい値電圧Ｖthが変動する
と、出力特性が変化してしまう。すなわち、例え
ばメモリセルのしきい値電圧Ｖthが高くなると、
メモリセル電流が減少するため、列線の放電時間
が遅くなる（第２図の実線１４）。これに対し、
列線の充電は速くなり、「１」および「０」の読
み出し速度にアンバランスが生ずる。このため、
メモリセルと同等のトランジスタM′を用いて、
メモリセルのしきい値電圧Ｖthの変化に対応して
比較電位を変えることにより補正している（第２
図の実線１４′、および破線１５′）。第２図の実
線１４に対応して１４′がその比較電位である。
メモリセルのしきい値電圧が変わつたため、列線
の充放電時間が変化した第２図の破線１５に対応
した比較電位が、第２図の破線１５′である。列
線電位と比較電位は、メモリセルのしきい値電圧
がかわつても、充電、放電、とも、第２図一点鎖
線で示した様に、同じ所（同じ時間）で交わる。
すなわち、メモリセルのしきい値電圧が変わり、
これにより列線の充放電時間に変化が生じても、
比較電位がそれに対応して変わるため、「０」お
よび「１」の読み出し速度に変化はない。
第３図ａ，ｂはそれぞれ、トランジスタM′を
制御する制御電位ＶRを発生する回路の他の例で
ある。ａ図においては、電源Vcと接地点Ｖsとの
間に、トランジスタＴr17，Ｔr18を直列接続して
設ける。そして、トランジスタＴr17のゲートを
電源Ｖcに接続し、トランジスタＴr18のゲートを
トランジスタＴr17，Ｔr18の接続点に接続し、こ
の接続点から出力ＶRを得ている。
制御する制御電位ＶRを発生する回路の他の例で
ある。ａ図においては、電源Vcと接地点Ｖsとの
間に、トランジスタＴr17，Ｔr18を直列接続して
設ける。そして、トランジスタＴr17のゲートを
電源Ｖcに接続し、トランジスタＴr18のゲートを
トランジスタＴr17，Ｔr18の接続点に接続し、こ
の接続点から出力ＶRを得ている。
さらに、ｂ図においては、電源Ｖcと接地点と
の間に、デイプレツシヨン型トランジスタＴr1
９，Ｔr20を直列接続して設ける。そして、トラ
ンジスタＴr19のゲートをトランジスタＴr19，Ｔr2
０の接続点に接続し、トランジスタＴr20のゲート
を接地点Ｖsに接続して成り、この接続点から出
力ＶRを得ている。上記ａ図、ｂ図いずれも、第
１図に示した回路と同様な回路動作を示す。
の間に、デイプレツシヨン型トランジスタＴr1
９，Ｔr20を直列接続して設ける。そして、トラ
ンジスタＴr19のゲートをトランジスタＴr19，Ｔr2
０の接続点に接続し、トランジスタＴr20のゲート
を接地点Ｖsに接続して成り、この接続点から出
力ＶRを得ている。上記ａ図、ｂ図いずれも、第
１図に示した回路と同様な回路動作を示す。
ところで、第１図および第３図ａ，ｂに示す回
路では、メモリセルと同等のトランジスタM′の
ゲート電位、すなわち、制御電位発生回路１３の
出力ＶRは、電源Ｖcより低い値になつている。ま
た、正規のメモリセルのゲート電位、すなわち行
線電位は、選択された時には電源Ｖcと同レベル
になる。したがつて、このメモリセルと同等のト
ランジスタM′は、正規のメモリセルよりも五極
管に近い動作をしている。また、製造工程からく
るしきい値電圧のばらつき、トランジスタの寸法
のばらつき等によつては、トランジスタM′は五
極管動作になりうる危険性がある。さらに、正規
のメモリセルは、選択、非選択の状態があり、常
時ドレイン、ゲートに電圧が印加されているわけ
ではないが、トランジスタM′には常時電圧がか
かつている。このため、正規のメモリセルに比べ
て大きなストレスがかかる。このような理由か
ら、比較電位発生のためにメモリセルと同等のト
ランジスタを使用することは、信頼性の上から問
題がある。
路では、メモリセルと同等のトランジスタM′の
ゲート電位、すなわち、制御電位発生回路１３の
出力ＶRは、電源Ｖcより低い値になつている。ま
た、正規のメモリセルのゲート電位、すなわち行
線電位は、選択された時には電源Ｖcと同レベル
になる。したがつて、このメモリセルと同等のト
ランジスタM′は、正規のメモリセルよりも五極
管に近い動作をしている。また、製造工程からく
るしきい値電圧のばらつき、トランジスタの寸法
のばらつき等によつては、トランジスタM′は五
極管動作になりうる危険性がある。さらに、正規
のメモリセルは、選択、非選択の状態があり、常
時ドレイン、ゲートに電圧が印加されているわけ
ではないが、トランジスタM′には常時電圧がか
かつている。このため、正規のメモリセルに比べ
て大きなストレスがかかる。このような理由か
ら、比較電位発生のためにメモリセルと同等のト
ランジスタを使用することは、信頼性の上から問
題がある。
この発明は、上記のような事情を鑑みてなされ
たもので、その目的とするところは、信頼性の高
い不揮発性半導体メモリを提供することである。
たもので、その目的とするところは、信頼性の高
い不揮発性半導体メモリを提供することである。
以下、図面を参照してこの発明の一実施例を説
明する。第４図は、この発明による制御電位発生
回路である。この回路においては、比較電位発生
回路にメモリセルと同等のトランジスタを用いる
ことなく、その出力電位ＶBを、メモリセルのし
きい値電圧の変化に対応して変えるようにしたも
のである。
明する。第４図は、この発明による制御電位発生
回路である。この回路においては、比較電位発生
回路にメモリセルと同等のトランジスタを用いる
ことなく、その出力電位ＶBを、メモリセルのし
きい値電圧の変化に対応して変えるようにしたも
のである。
すなわち、電源Ｖcと接地点Ｖsとの間に、直列
接続したデイプレツシヨン形トランジスタＴr2
１，Ｔr22を設け、このトランジスタＴr21，Ｔr22
の接続点から、トランジスタＴr23のゲートに所
定の電位を供給する。このトランジスタＴr23に
は、トランジスタＴr24を直列接続し、電源Ｖcと
接地点Ｖsとの間に挿入する。そして、トランジ
スタＴr23，Ｔr24の接続点から出力ＶRを得る。
接続したデイプレツシヨン形トランジスタＴr2
１，Ｔr22を設け、このトランジスタＴr21，Ｔr22
の接続点から、トランジスタＴr23のゲートに所
定の電位を供給する。このトランジスタＴr23に
は、トランジスタＴr24を直列接続し、電源Ｖcと
接地点Ｖsとの間に挿入する。そして、トランジ
スタＴr23，Ｔr24の接続点から出力ＶRを得る。
上記トランジスタＴr23は、メモリセルと同等
のトランジスタの浮遊ゲート電極と制御ゲート電
極とを接続して単一ゲート構造にしたものであつ
て、この浮遊ゲートを制御ゲートとして使用す
る。すなわち、通常の浮遊ゲート構造をした
MOSトランジスタは、第５図ａに示すように、
Ｐ型の半導体基板１６上に、N+型の拡散部１
７，１８がソース，ドレインとして設けられる。
そして、この基板１６上に、電気的に絶縁されて
いる浮遊ゲート１９、さらに、この浮遊ゲート１
９上に、メモリセルに流れる電流を制御するため
の制御ゲート電極２０が設けられた二層ゲート構
造をしている。
のトランジスタの浮遊ゲート電極と制御ゲート電
極とを接続して単一ゲート構造にしたものであつ
て、この浮遊ゲートを制御ゲートとして使用す
る。すなわち、通常の浮遊ゲート構造をした
MOSトランジスタは、第５図ａに示すように、
Ｐ型の半導体基板１６上に、N+型の拡散部１
７，１８がソース，ドレインとして設けられる。
そして、この基板１６上に、電気的に絶縁されて
いる浮遊ゲート１９、さらに、この浮遊ゲート１
９上に、メモリセルに流れる電流を制御するため
の制御ゲート電極２０が設けられた二層ゲート構
造をしている。
これに対し、トランジスタＴr23は、第５図ｂ
に示すように、浮遊ゲート１９に制御ゲート電極
２１を接続して構成したものである。このトラン
ジスタＴr23は、メモリセルと同一の製造段階
で、例えばコンタクトマスクで、浮遊ゲート１９
と、制御ゲート２１にコンタクトホールをあけ、
アルミニウム等でつなぐことによつて形成する。
したがつて、メモリセルのしきい値電圧と、トラ
ンジスタＴr23のしきい値電圧は、１対１の対応
を持つている。
に示すように、浮遊ゲート１９に制御ゲート電極
２１を接続して構成したものである。このトラン
ジスタＴr23は、メモリセルと同一の製造段階
で、例えばコンタクトマスクで、浮遊ゲート１９
と、制御ゲート２１にコンタクトホールをあけ、
アルミニウム等でつなぐことによつて形成する。
したがつて、メモリセルのしきい値電圧と、トラ
ンジスタＴr23のしきい値電圧は、１対１の対応
を持つている。
ところで、トランジスタＴr21とＴr22の共通接
続点は、電源Ｖcより一定電位低い電位になる。
この点の電位をＶXとすれば、 ＶR＝Ｖx−Ｖth23−α Ｖth23：トランジスタＴr23のしきい値電圧 α：トランジスタＴr24による電圧降下 となる。したがつて、この回路の出力ＶRは、ト
ランジスタＴr23のしきい値に左右され、しきい
値電圧Ｖth23が高くなれば出力ＶRは低くなりしき
い値電圧Ｖth23が低くなれば出力ＶRは高くなる。
続点は、電源Ｖcより一定電位低い電位になる。
この点の電位をＶXとすれば、 ＶR＝Ｖx−Ｖth23−α Ｖth23：トランジスタＴr23のしきい値電圧 α：トランジスタＴr24による電圧降下 となる。したがつて、この回路の出力ＶRは、ト
ランジスタＴr23のしきい値に左右され、しきい
値電圧Ｖth23が高くなれば出力ＶRは低くなりしき
い値電圧Ｖth23が低くなれば出力ＶRは高くなる。
上述した制御電位発生回路を、前記第１図に示
した不揮発性半導体メモリの制御電位発生回路１
３の代わりに使用する。そして、比較電位発生回
路１２のメモリセルと同等のトランジスタ
M′（ダミーセル）の代わりに通常のエンハンス
メント型MOSトランジスタをダミーセルとして
設ける。
した不揮発性半導体メモリの制御電位発生回路１
３の代わりに使用する。そして、比較電位発生回
路１２のメモリセルと同等のトランジスタ
M′（ダミーセル）の代わりに通常のエンハンス
メント型MOSトランジスタをダミーセルとして
設ける。
ここで、何らかの事情でメモリセルのしきい値
電圧Ｖthが高くなつたとすると、メモリセル電流
は減り、列線放電速度は低下し、また、列線電位
の「０」安定点も上昇する。しかるに、第４図に
示した制御電位発生回路を使用しているため、メ
モリセルのしきい値電圧Ｖthの上昇に対応して、
トランジスタＴr23のしきい値電圧Ｖth23が上昇す
るため、出力電位ＶRは低下する。したがつて、
メモリセルと同等のトランジスタM′を用いる必
要はなく、通常のエンハンスメント型のトランジ
スタでも導通抵抗は大きくなり、比較電位発生回
路１２の出力電位ＶBは上昇する。
電圧Ｖthが高くなつたとすると、メモリセル電流
は減り、列線放電速度は低下し、また、列線電位
の「０」安定点も上昇する。しかるに、第４図に
示した制御電位発生回路を使用しているため、メ
モリセルのしきい値電圧Ｖthの上昇に対応して、
トランジスタＴr23のしきい値電圧Ｖth23が上昇す
るため、出力電位ＶRは低下する。したがつて、
メモリセルと同等のトランジスタM′を用いる必
要はなく、通常のエンハンスメント型のトランジ
スタでも導通抵抗は大きくなり、比較電位発生回
路１２の出力電位ＶBは上昇する。
すなわち、差動型センスアンプ１１の比較電位
が上昇し、このセンスアンプは、通常より高い電
位で検知する。したがつて、メモリセルの導通抵
抗が大きくなり、列線の放電速度が遅くなつたと
しても、センサアンプの電位の検知レベルが上昇
するため、検知速度は変わらない。また、比較電
位発生回路１２のメモリセルと同等のトランジス
タM′に、通常のエンハンスメント型トランジス
タを使用できるので、信頼性を向上できる。比較
電位発生回路１２のメモリセルと同等のトランジ
スタM′のかわりに、前記トランジスタＴr23の様
に、浮遊ゲートと制御ゲートを、接続したトラン
ジスタを用いてもよい。
が上昇し、このセンスアンプは、通常より高い電
位で検知する。したがつて、メモリセルの導通抵
抗が大きくなり、列線の放電速度が遅くなつたと
しても、センサアンプの電位の検知レベルが上昇
するため、検知速度は変わらない。また、比較電
位発生回路１２のメモリセルと同等のトランジス
タM′に、通常のエンハンスメント型トランジス
タを使用できるので、信頼性を向上できる。比較
電位発生回路１２のメモリセルと同等のトランジ
スタM′のかわりに、前記トランジスタＴr23の様
に、浮遊ゲートと制御ゲートを、接続したトラン
ジスタを用いてもよい。
この様にした時は、しきい値電圧の変化がより
拡大される。
拡大される。
第６図、第７図はそれぞれ、この発明の他の実
施例を示すもので、制御電位発生回路の他の例を
示したものである。すなわち、第６図において
は、電源Ｖcと接地点Ｖsとの間に、浮遊ゲートと
制御ゲートを短絡したトランジスタＴr25と、デ
イプレツシヨン型トランジスタＴr26を直列接続
する。
施例を示すもので、制御電位発生回路の他の例を
示したものである。すなわち、第６図において
は、電源Ｖcと接地点Ｖsとの間に、浮遊ゲートと
制御ゲートを短絡したトランジスタＴr25と、デ
イプレツシヨン型トランジスタＴr26を直列接続
する。
そして、トランジスタＴr25のゲートを電源Ｖc
に、トランジスタＴr26のゲートを接地点Ｖsに、
それぞれ接続し、このトランジスタＴr25，Ｔr26
の共通接続点から、出力ＶRを得るようにして成
る。
に、トランジスタＴr26のゲートを接地点Ｖsに、
それぞれ接続し、このトランジスタＴr25，Ｔr26
の共通接続点から、出力ＶRを得るようにして成
る。
このような構成によれば、出力ＶRは、
ＶR＝Ｖc−Ｖth25−β
Ｖth25：
トランジスタＴr25のしきい値電圧Ｖth β：トランジスタＴr26による電圧降下 となる。したがつて、この回路においても、出力
ＶRは、トランジスタＴr25のしきい値電圧Ｖth25に
より左右される。
トランジスタＴr25のしきい値電圧Ｖth β：トランジスタＴr26による電圧降下 となる。したがつて、この回路においても、出力
ＶRは、トランジスタＴr25のしきい値電圧Ｖth25に
より左右される。
さらに、第７図は、第４図および第６図に示し
た回路を組み合わせたもので、このような構成に
よれば、出力ＶRは、メモリセルのしきい値電圧
Ｖthの変化が拡大されて出力される。
た回路を組み合わせたもので、このような構成に
よれば、出力ＶRは、メモリセルのしきい値電圧
Ｖthの変化が拡大されて出力される。
また、実施例では、比較電位発生回路１２のト
ランジスタM′の変わりに、通常のエンハンスメ
ント型トランジスタを使用したが、メモリセルと
同等のトランジスタM′の浮遊ゲートと制御ゲー
トを接続したものを使用して、第４図および第６
図、第７図に示した制御電位発生回路を設けるこ
とにより、メモリセルのしきい値電圧Ｖthの変化
をより拡大して出力できる。
ランジスタM′の変わりに、通常のエンハンスメ
ント型トランジスタを使用したが、メモリセルと
同等のトランジスタM′の浮遊ゲートと制御ゲー
トを接続したものを使用して、第４図および第６
図、第７図に示した制御電位発生回路を設けるこ
とにより、メモリセルのしきい値電圧Ｖthの変化
をより拡大して出力できる。
以上説明したように、この発明によれば、メモ
リセルのしきい値電圧の変化によつて読み出し速
度が変わらず、かつ、比較電位発生回路に、メモ
リセルと同等のトランジスタM′を使用せずに差
動型センスアンンプの入力ＶBを変えることがで
きるので、信頼性の高い不揮発性半導体メモリが
得られる。
リセルのしきい値電圧の変化によつて読み出し速
度が変わらず、かつ、比較電位発生回路に、メモ
リセルと同等のトランジスタM′を使用せずに差
動型センスアンンプの入力ＶBを変えることがで
きるので、信頼性の高い不揮発性半導体メモリが
得られる。
なお、この発明は、上述した実施例に限定され
るものではなく、メモリセルのしきい値電圧の変
化に対応して、差動型センスアンプに供給される
比較電位を変えるように構成すれば良い。したが
つて、例えば、第１図の比較電位発生回路１２に
おける、トランジスタＴr3′，Ｔr4′を、第４図お
よび第６図、第７図に示した制御電位発生回路に
置き換えて、比較電位ＶBを得ても良い。
るものではなく、メモリセルのしきい値電圧の変
化に対応して、差動型センスアンプに供給される
比較電位を変えるように構成すれば良い。したが
つて、例えば、第１図の比較電位発生回路１２に
おける、トランジスタＴr3′，Ｔr4′を、第４図お
よび第６図、第７図に示した制御電位発生回路に
置き換えて、比較電位ＶBを得ても良い。
第１図は、従来の不揮発性半導体メモリを示す
回路図、第２図は浮遊ゲート構造をしたメモリセ
ルの特性図、第３図ａ，ｂはそれぞれ上記第１図
の回路における制御電位発生回路の他の例を示す
回路図、第４図はこの発明の一実施例に係る制御
電位発生回路を示す回路図、第５図ａ，ｂはそれ
ぞれ浮遊ゲート型MOS FETの断面構成図、およ
びこの発明で使用した浮遊ゲート型MOSFETの
断面構成図、第６図、第７図はそれぞれ、この発
明の他の実施例を示す制御電位発生回路を示す図
である。 R1〜Ｒn……行線、S1〜Ｓo……列線、M11〜Ｍ
no……メモリセル、１１……差動型センスアン
プ、１２……比較電位発生回路、１３……制御電
位発生回路。
回路図、第２図は浮遊ゲート構造をしたメモリセ
ルの特性図、第３図ａ，ｂはそれぞれ上記第１図
の回路における制御電位発生回路の他の例を示す
回路図、第４図はこの発明の一実施例に係る制御
電位発生回路を示す回路図、第５図ａ，ｂはそれ
ぞれ浮遊ゲート型MOS FETの断面構成図、およ
びこの発明で使用した浮遊ゲート型MOSFETの
断面構成図、第６図、第７図はそれぞれ、この発
明の他の実施例を示す制御電位発生回路を示す図
である。 R1〜Ｒn……行線、S1〜Ｓo……列線、M11〜Ｍ
no……メモリセル、１１……差動型センスアン
プ、１２……比較電位発生回路、１３……制御電
位発生回路。
Claims (1)
- １ 複数の行線と複数の列線とで設定される各区
画に対応して配置される浮遊ゲートゲート構造の
MOSトランジスタから成るメモリセルと、上記
列線から一方の入力信号が供給される差動型セン
スアンプと、この差動型センスアンプの他方の入
力信号としてメモリセルのしきい値電圧に対応し
た電位を供給する上記メモリセルに対するダミー
セルとしての単一ゲート構造のエンハンスメント
型MOSトランジスタを備えた比較電位発生回路
と、上記メモリセルのしきい値電圧に対応したし
きい値電圧を持つ単一ゲート構造のMOSトラン
ジスタを有し上記比較電位発生回路に結合されて
この比較電位発生回路の出力をメモリセルのしき
い値電圧に対応した電位に設定する制御電位発生
回路とを具備したことを特徴とする不揮発性半導
体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3635081A JPS57152585A (en) | 1981-03-13 | 1981-03-13 | Nonvolatile semiconductor memory |
| GB8136789A GB2089612B (en) | 1980-12-12 | 1981-12-07 | Nonvolatile semiconductor memory device |
| US06/329,059 US4467457A (en) | 1980-12-12 | 1981-12-09 | Nonvolatile semiconductor memory device |
| DE19813148806 DE3148806A1 (de) | 1980-12-12 | 1981-12-10 | Nicht-fluechtiger halbleiterspeicher |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3635081A JPS57152585A (en) | 1981-03-13 | 1981-03-13 | Nonvolatile semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57152585A JPS57152585A (en) | 1982-09-20 |
| JPS6145319B2 true JPS6145319B2 (ja) | 1986-10-07 |
Family
ID=12467384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3635081A Granted JPS57152585A (en) | 1980-12-12 | 1981-03-13 | Nonvolatile semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57152585A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006286180A (ja) * | 2005-03-30 | 2006-10-19 | Ovonyx Inc | メモリを読み出すためのビット特定基準レベルの使用 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998394A (ja) * | 1982-11-26 | 1984-06-06 | Hitachi Ltd | 半導体記憶装置 |
| US4725984A (en) * | 1984-02-21 | 1988-02-16 | Seeq Technology, Inc. | CMOS eprom sense amplifier |
| JP3039458B2 (ja) * | 1997-07-07 | 2000-05-08 | 日本電気株式会社 | 不揮発性半導体メモリ |
-
1981
- 1981-03-13 JP JP3635081A patent/JPS57152585A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006286180A (ja) * | 2005-03-30 | 2006-10-19 | Ovonyx Inc | メモリを読み出すためのビット特定基準レベルの使用 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57152585A (en) | 1982-09-20 |
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