JPS6131481B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、電子計算機のタイマ読出方式に関
し、詳しくは、時々刻々と値が更新されるタイマ
の更新時刻と読み出し時刻とが非同期である場合
に、読み出し時刻が更新時刻と重なることにより
生ずる読み出しデータの不確実性を除去するタイ
マ読出方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a timer reading method for an electronic computer, and more specifically, when the update time of a timer whose value is updated from time to time and the read time are asynchronous, the read time is the update time. This invention relates to a timer read method that eliminates uncertainty in read data caused by overlapping data.

電子計算機システムには、種々のタイマが存在
する。スーパバイザ（OS）はハードウエアのタ
イマを利用して各時点の時刻を検知し、ユーザ・
プログラムに対して経過時間および中央処理装置
使用時間に関するサービスを与えている。 Various types of timers exist in electronic computer systems. The supervisor (OS) uses a hardware timer to detect the time at each point in time and
Provides services to programs regarding elapsed time and central processing unit usage time.

ここでは、説明の都合上、タイマの一例とし
て、時、分、秒、ミリ秒で実時間を表示する実時
間タイマの読出方式について説明する。 Here, for convenience of explanation, a reading method of a real time timer that displays real time in hours, minutes, seconds, and milliseconds will be described as an example of a timer.

実時間タイマは、第１図に示すように、時、
分、秒を表示する６デイジツト長のタイマ上位部
である実時間タイマ１１と、ミリ秒を表示する３
デイジツト長のタイマ下位部である実時間タイマ
１２の２個で構成されている。 As shown in Figure 1, the real-time timer is
Real-time timer 11, which is the upper part of a 6-digit timer that displays minutes and seconds, and 3 that displays milliseconds.
It consists of two real-time timers 12, which are the lower part of the digit length timer.

４バイト同時伝送が可能なデータ・バス１８は
実時間タイマ１１と１２の両方を同時に読み出し
て伝送することができないため、２回に分けて読
み出さなければならない。読み出された実時間
は、プロセツサ１７に取り込まれた後、メモリ２
４にも伝送される。 Since the data bus 18, which can transmit 4 bytes simultaneously, cannot read and transmit both real-time timers 11 and 12 at the same time, they must be read out twice. The read real time is taken into the processor 17 and then stored in the memory 2.
4 is also transmitted.

実時間タイマ１１，１２からの読み出し動作
は、マイクロ・プログラムによつて行われてお
り、第２図のフロー・チヤートに示すように、先
ず実時間タイマ１１からタイマ上位部の読み出し
を開始し、６デイジツト分を読み出した後、次に
実時間タイマ１２からタイマ下位部の読み出しを
行い、３デイジツト分をプロセツサ１７に伝送す
る。実時間タイマの上位部を読み始めてから下位
部を読み終わるまで、時間Ｔがかかるが、実時間
タイマ１１，１２の更新と読み出しは非同期に起
きるので、読み出し時間Ｔの期間中に実時間タイ
マ１１，１２が更新された場合は、読み出された
データの上位部と下位部とは相矛盾した内容にな
る可能性がある。 The read operation from the real-time timers 11 and 12 is performed by a microprogram, and as shown in the flow chart of FIG. After reading 6 digits, the lower part of the timer is read from the real-time timer 12, and 3 digits are transmitted to the processor 17. It takes time T from starting to read the upper part of the real-time timer to finishing reading the lower part, but since updating and reading of the real-time timers 11 and 12 occur asynchronously, the real-time timer 11 and 12 are updated during the reading time T. , 12 are updated, the upper and lower parts of the read data may have contradictory contents.

そこで、このような矛盾を除くため、従来、第
３図のタイム・チヤートに示すように、タイマが
更新される時点（Ｘで示す）の前後に実時間タイ
マ１１，１２の無効期間Ｓを設定し、この期間に
読み出されたデータは無効であることを表示して
いる。そのため、実時間タイマの更新制御回路
に、無効期間Ｓを表示する有効性表示ビツトを設
ける。ここで、無効期間Ｓは、Ｓ＞Ｔとなるよう
に設定される。 Therefore, in order to eliminate such contradictions, conventionally, as shown in the time chart of FIG. 3, an invalid period S of the real-time timers 11 and 12 is set before and after the time point (indicated by X) when the timers are updated. However, it is displayed that the data read during this period is invalid. Therefore, the update control circuit of the real-time timer is provided with a validity display bit that indicates the invalid period S. Here, the invalid period S is set so that S>T.

第４図は、従来の実時間タイマの更新制御回路
のブロツク図である。 FIG. 4 is a block diagram of a conventional real-time timer update control circuit.

制御バス２３を介して送られてきた更新パルス
は、フリツプ・フロツプ１にラツチされた後、ア
ンド・ゲート２でクロツクCLKとタイミングが
とられ、フリツプ・フロツプ４をセツトする。 The update pulse sent via control bus 23 is latched into flip-flop 1 and then timed with clock CLK by AND gate 2 to set flip-flop 4.

フリツプ・フロツプ４がセツトされると、リセ
ツト出力をオフにして有効性表示ビツト・フリツ
プ・フロツプ５をオフにすると同時に、カウンタ
６のカウント開始を指示する。 When the flip-flop 4 is set, the reset output is turned off to turn off the validity indicating bit flip-flop 5, and at the same time, the counter 6 is instructed to start counting.

８は、カウンタ６の出力から実時間タイマ１
１，１２の更新時を検出する回路であり、この検
出回路８が更新時を検出すると、フリツプ・フロ
ツプ９およびアンド・ゲート１０を介して実時間
タイマ１１，１２に更新パルスを送り、実時間を
更新させる。 8 is the real time timer 1 from the output of the counter 6.
1 and 12. When the detection circuit 8 detects the update time, it sends an update pulse to the real time timers 11 and 12 via the flip-flop 9 and the AND gate 10, and the real time update.

７は、有効性表示ビツトのリリーズ時を検出す
る回路であり、この検出回路７がリリーズ時を検
出すると、アンド・ゲート３を介してフリツプ・
フロツプ４をリセツトする。フリツプ・フロツプ
４は、リセツト出力により有効性表示ビツト・フ
リツプ・フロツプ５をオンにすると同時に、カウ
ンタ６のカウント停止を指示する。 7 is a circuit that detects when the validity display bit is released. When this detection circuit 7 detects the release time, the flip signal is output via the AND gate 3.
Reset flop 4. The flip-flop 4 turns on the validity indicating bit flip-flop 5 by means of a reset output, and at the same time instructs the counter 6 to stop counting.

従来の方式では、このように有効性表示ビツト
５、カウンタ６および更新時、リリーズ時の各検
出回路７，８等の特別な金物が必要でありさらに
タイマ更新後に読み始めた場合、データの正確性
は保証されているが、無効期間内であるために読
み出しデータが無効となるオーバーヘツドもあ
る。 The conventional method requires special hardware such as the validity display bit 5, the counter 6, and each detection circuit 7, 8 at the time of update and release. Although the read data is guaranteed to be valid, there is some overhead in which the read data becomes invalid because it is within the invalid period.

本発明の目的は、従来の欠点を除去するため特
別な金物を設ける必要がなく、かつ無効期間Ｓを
設定することなく、マイクロ・プログラムにより
タイマ読み出しデータの不確実性を除去すること
ができる電子計算機のタイマ読出方式を提供する
ことにある。 An object of the present invention is to eliminate the drawbacks of the conventional technology by using an electronic system that eliminates the uncertainty of timer read data using a microprogram without the need for special hardware and without setting an invalid period S. The purpose of this invention is to provide a computer timer reading method.

本発明による電子計算機のタイマ読出方式は更
新時期と読出時期とが非同期な電子計算機のタイ
マにおいて、タイマの値を読み出した後、再度そ
のタイマの値を読み出して、この値と先に読み出
した値とを比較し、一致を検出することによりタ
イマの読み出しデータの有効性を判定することを
特徴としている。 The timer read method for an electronic computer according to the present invention is to read the value of the timer in an electronic computer timer whose update time and read time are asynchronous, and then read the timer value again, and combine this value with the previously read value. The feature is that the validity of the timer read data is determined by comparing the data and detecting a match.

以下、本発明の実施例を、第５図により説明す
る。 Hereinafter, an embodiment of the present invention will be described with reference to FIG.

実時間タイマの上位部１１と実時間タイマの下
位部１２が読み出し用のデータ・バス１８を介し
て演算部に接続され、さらにその演算部の出力が
制御装置（プロセツサ）１７に接続される。 The upper part 11 of the real time timer and the lower part 12 of the real time timer are connected to an arithmetic section via a data bus 18 for reading, and the output of the arithmetic section is further connected to a control device (processor) 17.

また、第４図に示すような更新制御回路および
有効性表示ビツト・フリツプ・フロツプ５は不要
であり、クロツクCLKでタイミングをとつて直
接、更新パルスを実時間タイマ１１，１２に加え
ればよい。 Furthermore, the update control circuit and validity indicating bit flip-flop 5 as shown in FIG. 4 are not required, and update pulses can be applied directly to the real-time timers 11 and 12 using the clock CLK.

第５図においても、データ・バス１８は４バイ
トであり、タイマ上位部１と下位部２の両方を同
時に読み出すことができないので、２段階以上に
分けて読み出す。マイクロ・プログラムにより、
先ず実時間タイマ１１の内容をデータ・バス１８
を介してレジスタ１３にラツチし、さらに演算器
１５とデータ・バス２０を通してメモリ１６に記
憶する。次に、同じ経路で実時間タイマ１２の内
容を読み出してメモリ１６に記憶する。 Also in FIG. 5, the data bus 18 is 4 bytes, and since both the upper part 1 and lower part 2 of the timer cannot be read out at the same time, they are read out in two or more stages. By micro program,
First, the contents of the real time timer 11 are transferred to the data bus 18.
The data is latched into the register 13 via the arithmetic unit 15 and the data bus 20 and stored in the memory 16. Next, the contents of the real time timer 12 are read out and stored in the memory 16 through the same route.

次に、再度、実時間タイマ１１の内容をレジス
タ１３にラツチすると同時に、メモリ１６に記憶
しておいた実時間タイマ１１の値をデータ・バス
１９を介してレジスタ１４にロードし、演算器１
５で比較する。レジスタ１３とレジスタ１４の値
が一致している場合には、両方の読取時期の間で
タイマ更新がなかつたことになり、実時間タイマ
の読み出しデータを有効とみなして、レジスタ１
３の内容を制御装置１７に送出する。 Next, the contents of the real-time timer 11 are latched into the register 13 again, and at the same time, the value of the real-time timer 11 stored in the memory 16 is loaded into the register 14 via the data bus 19, and the arithmetic unit 1
Compare with 5. If the values of register 13 and register 14 match, it means that there was no timer update between both reading periods, and the read data of the real-time timer is regarded as valid, and register 1
3 is sent to the control device 17.

また、比較の結果、不一致の場合には、両方の
読取時期の間でタイマ更新があつたことになり、
読み出しデータを無効とみなして、その旨を制御
装置１７に通知する。 Also, if the comparison results in a discrepancy, it means that a timer update occurred between both reading periods.
The read data is regarded as invalid and the control device 17 is notified of this fact.

このように、第５図では、読み出されたデータ
からデータの有効性を判断しているので、データ
の有効期間をあらかじめ表示するためのハードウ
エアは不要であり、マイクロプログラムのプログ
ラミングのみでタイマの読み出し時の問題を解決
できる。 In this way, in Figure 5, the validity of the data is determined from the read data, so there is no need for hardware to display the validity period of the data in advance, and the timer can be set up simply by programming the microprogram. This can solve the problem when reading data.

なお、これまでの説明では、タイマが複数回に
分割されて読み出される場合であつたが、１つの
タイマが全体として１回で読み出される場合につ
いても本発明は有効である。すなわち、タイマの
読み出しとそのタイマの更新とが丁度同時期に重
なつたときには、タイマの一部分のビツトのみが
更新された状態になる等、過渡的に正しくない値
がそのまま読み取られてしまう可能性がある。 In addition, in the explanation so far, the case has been described in which the timer is divided and read out multiple times, but the present invention is also effective in the case where one timer is read out as a whole at one time. In other words, if a timer read and a timer update occur at exactly the same time, there is a possibility that a temporarily incorrect value may be read as is, such as when only a portion of the timer's bits are updated. There is.

この場合にも、第５図に示すように、同一のタ
イマを２回読み取つて演算器１５で比較し、一致
した場合だけその内容を有効とみなすことによ
り、上述のような不正値を除去することができ
る。 In this case as well, as shown in FIG. 5, the same timer is read twice and compared by the arithmetic unit 15, and only if they match, the contents are considered valid, thereby eliminating the above-mentioned invalid values. be able to.

なお、第５図において、タイマの２回の読み出
し時間間隔を、タイマの更新時間間隔よりも十分
に小さくすることが望ましい。 Note that, in FIG. 5, it is desirable that the time interval between two readings of the timer be made sufficiently smaller than the update time interval of the timer.

以上説明したように、本発明によれば、読み出
しと非同期に更新されるタイマに対し、特別な金
物を設置することなく、マイクロ・プログラムの
みにより読み出しデータの不確実性をなくすこと
ができる。 As described above, according to the present invention, uncertainty in read data can be eliminated using only a microprogram without installing special hardware for a timer that is updated asynchronously with reading.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は実時間タイマの構成および読出データ
の接続を示す図、第２図は実時間タイマの読出時
におけるマイクロプログラムのフローチヤート、
第３図はタイマの更新と有効性表示ビツトのタイ
ム・チヤート、第４図は従来における実時間タイ
マの更新制御回路のブロツク図、第５図は本発明
の実施例を示すブロツク図である。 １１，１２……実時間タイマ、１３，１４……
レジスタ、１５……演算器、１６……メモリ、１
７……制御装置、１８，１９，２０……データ・
バス、２３……制御バス、１，４，５，９……フ
リツプ・フロツプ、６……カウンタ、７，８……
更新時、リリーズ時検出回路。 FIG. 1 is a diagram showing the configuration of the real-time timer and the connection of read data, FIG. 2 is a flowchart of the microprogram when reading the real-time timer,
FIG. 3 is a time chart of timer updating and validity indicating bits, FIG. 4 is a block diagram of a conventional real-time timer update control circuit, and FIG. 5 is a block diagram showing an embodiment of the present invention. 11, 12... Real time timer, 13, 14...
Register, 15...Arithmetic unit, 16...Memory, 1
7...control device, 18,19,20...data/
Bus, 23... Control bus, 1, 4, 5, 9... Flip-flop, 6... Counter, 7, 8...
Detection circuit for update and release.

Claims (1)

【特許請求の範囲】[Claims] １ 更新時期と読出時期が非同期な電子計算機の
タイマにおいて、該タイマの値を読み出した後再
度該タイマの値を読み出して、読み出した値と先
に読み出した値とを比較し、比較の結果一致を検
出することにより、該タイマの読出データの有効
性を判定することを特徴とする電子計算機のタイ
マ読出方式。1. In a computer timer whose update time and read time are asynchronous, after reading the value of the timer, read the value of the timer again, compare the read value with the value read earlier, and check if the comparison results match. 1. A timer read method for an electronic computer, characterized in that the validity of read data of the timer is determined by detecting the timer.