JPS61250696A - アクテイブマトリクス表示素子 - Google Patents
アクテイブマトリクス表示素子Info
- Publication number
- JPS61250696A JPS61250696A JP60092620A JP9262085A JPS61250696A JP S61250696 A JPS61250696 A JP S61250696A JP 60092620 A JP60092620 A JP 60092620A JP 9262085 A JP9262085 A JP 9262085A JP S61250696 A JPS61250696 A JP S61250696A
- Authority
- JP
- Japan
- Prior art keywords
- display element
- active matrix
- matrix display
- signal line
- line
- Prior art date
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- Pending
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶と薄膜トランジスタ（以下ＴＰＴと略する
。）とからなるアクティブマトリクス表示素子、特にそ
の表示欠陥を大幅に低減させることによる表示画質の向
上および歩留シ向上に関するものである。
。）とからなるアクティブマトリクス表示素子、特にそ
の表示欠陥を大幅に低減させることによる表示画質の向
上および歩留シ向上に関するものである。
第３図は従来のアクティブマトリクス表示素子の画素の
断面を示し、１はガラス基板、２はガラス基板ｌ上に設
けられた例えばアルミニウムから成るＰ−）電極、３は
ｒ−）電極２の上部に設けられたＰ−）絶縁膜、４はダ
ート絶縁膜３上に設けられた半導体層、５，６はｆ−）
絶縁！Ｎ３および半導体層４の上部をおおうよう設けら
れたソース電極およびドレイン電極、７＃：ｌ：ブート
絶縁膜３およびドレイン電極６の上部に設けられた透明
導電膜よ構成る表示電極である。このように構成された
画素を用いてアクティブマトリクス表示素子を構成した
場合の等価回、路を第４図に示す。１０゜１１は交差す
るよう複数本づつ設けられた走査線と信号線で、その交
差部分にはＴＦＴ１４のＰ −トおよびソースを接続す
る。ＴＦＴ １４のドレインには液晶層１２を接続し、
ＴＦ’Ｔ １４と液晶層１２とによシ画素回路を構成す
る。１３は画素回路の充電々流を示す。
断面を示し、１はガラス基板、２はガラス基板ｌ上に設
けられた例えばアルミニウムから成るＰ−）電極、３は
ｒ−）電極２の上部に設けられたＰ−）絶縁膜、４はダ
ート絶縁膜３上に設けられた半導体層、５，６はｆ−）
絶縁！Ｎ３および半導体層４の上部をおおうよう設けら
れたソース電極およびドレイン電極、７＃：ｌ：ブート
絶縁膜３およびドレイン電極６の上部に設けられた透明
導電膜よ構成る表示電極である。このように構成された
画素を用いてアクティブマトリクス表示素子を構成した
場合の等価回、路を第４図に示す。１０゜１１は交差す
るよう複数本づつ設けられた走査線と信号線で、その交
差部分にはＴＦＴ１４のＰ −トおよびソースを接続す
る。ＴＦＴ １４のドレインには液晶層１２を接続し、
ＴＦ’Ｔ １４と液晶層１２とによシ画素回路を構成す
る。１３は画素回路の充電々流を示す。
上記構成のアクティ１マトリクス表示素子において、１
個の画素は走査線１０と信号＋ＩＨ１の電圧条件によっ
て選択された場合にＴＦＴ １４がオン状態になシ、そ
のときの充電々流１３によシ液晶層１２に信号電圧が印
加され、画素が動作する。
個の画素は走査線１０と信号＋ＩＨ１の電圧条件によっ
て選択された場合にＴＦＴ １４がオン状態になシ、そ
のときの充電々流１３によシ液晶層１２に信号電圧が印
加され、画素が動作する。
そして、この画素を多数個一体化して構成することＫよ
シアクチイブマトリクス表示素子での画像表示が実現す
る。又、複数本の走査＠１０と複数本の信号線１１を順
次時間をずらして切換えることによシ複数個の画素が順
次選択され、１つの画面が表示される。
シアクチイブマトリクス表示素子での画像表示が実現す
る。又、複数本の走査＠１０と複数本の信号線１１を順
次時間をずらして切換えることによシ複数個の画素が順
次選択され、１つの画面が表示される。
しかるに、上記のようなアクティブマトリクス表示素子
においては、走査）ｉｌｌＯと信号線１１との間で短絡
が発生しないようにすることが必要である。もし、走査
線１０と信号、１ｉｉｌｌの間に短絡が発生すると、こ
の短絡した走査線１０および信号１ｊ［１１に接続した
全ての画素が動作不能とな）、画面上では１点の短絡の
ために縦横２本の線欠陥として現れることになる。この
走査線１０と信号）ｉｉｌ１間の短絡は主にＴＦＴ １
４のｒ−）絶縁膜３のピンホールまたは静電破壊によ）
発生する場合が多く、数万個または数１０万個の画素よ
シなるアクティブマトリクス表示素子ではこの短絡を零
に押えることは非常に困難である。
においては、走査）ｉｌｌＯと信号線１１との間で短絡
が発生しないようにすることが必要である。もし、走査
線１０と信号、１ｉｉｌｌの間に短絡が発生すると、こ
の短絡した走査線１０および信号１ｊ［１１に接続した
全ての画素が動作不能とな）、画面上では１点の短絡の
ために縦横２本の線欠陥として現れることになる。この
走査線１０と信号）ｉｉｌ１間の短絡は主にＴＦＴ １
４のｒ−）絶縁膜３のピンホールまたは静電破壊によ）
発生する場合が多く、数万個または数１０万個の画素よ
シなるアクティブマトリクス表示素子ではこの短絡を零
に押えることは非常に困難である。
本発明は上記した従来の問題点を除去するために成され
たものであル、走査線と信号線の短絡が発生した場合で
も画面上に線欠陥を発生させず点欠陥に止めることによ
シ、画質向上および歩留ル向上を図ることができるアク
ティブマトリクス表示素子を得ることを目的とする。
たものであル、走査線と信号線の短絡が発生した場合で
も画面上に線欠陥を発生させず点欠陥に止めることによ
シ、画質向上および歩留ル向上を図ることができるアク
ティブマトリクス表示素子を得ることを目的とする。
本発明に係るアクティブマトリクス表示素子は、ＴＰＴ
のソース電極と信号線との間に抵抗を設けたものである
。
のソース電極と信号線との間に抵抗を設けたものである
。
信号線と走査線がＴＦＴを介して短絡するような場合は
、ソース電極と信号線との間に設けた抵抗によシ短絡を
防止する。ただし、上記抵抗は画素回路の充電々流を抑
止しない程度のものとする。
、ソース電極と信号線との間に設けた抵抗によシ短絡を
防止する。ただし、上記抵抗は画素回路の充電々流を抑
止しない程度のものとする。
以下、本発明の実施例を図面とともに説明する。
第１図において、ガラス基板１上には例えばアルミニウ
ムをスパッタで堆積しパターニングしてｒ−ト電極２を
形成する。次に、ｆ−）絶縁膜３をガラスＷ ＣＶ Ｄ
によシ形成し、さらに半導体層４をプラズマＣＶＤによ
シ堆積し、パターニングを行つ。次に、アルミニウムを
スパッタによシ堆積しパターニングして、信号線（ソー
ス線）１１、ソース電極５およびドレイン電極６を形成
する。
ムをスパッタで堆積しパターニングしてｒ−ト電極２を
形成する。次に、ｆ−）絶縁膜３をガラスＷ ＣＶ Ｄ
によシ形成し、さらに半導体層４をプラズマＣＶＤによ
シ堆積し、パターニングを行つ。次に、アルミニウムを
スパッタによシ堆積しパターニングして、信号線（ソー
ス線）１１、ソース電極５およびドレイン電極６を形成
する。
次に、例えばリンをドープしたアモルファスシリコンを
プラズマＣＶＤによシ堆積しパターニングして、信号線
１１とソース電極５との間に抵抗層９を形成する。最後
に、透明導電膜により表示電極７を形成する。
プラズマＣＶＤによシ堆積しパターニングして、信号線
１１とソース電極５との間に抵抗層９を形成する。最後
に、透明導電膜により表示電極７を形成する。
第２図は上記構成の等価回路を示し、もちろんソース電
極５とソース線である信号線１１との間に抵抗層９が設
けられている。この抵抗層９はｒ−ト絶縁層３のピンホ
ール等によりｒ−ト電極２とソース電極５との間に短絡
が廃止した場合に、この短絡が走査線ｌＯと信号線１１
との間の短絡とならないよう保護抵抗として働くように
設計された抵抗値を有する必要がある。しかし、この抵
抗層９はＴＦＴｌ ４のオン状態の充電々流１３の回路
中に付加されたものであるため、充電々流１３を抑止し
ない値であることも必要である。従って、この抵抗値は
保護抵抗としての必要条件および充電々流を抑止しない
条件の両方を満足するように設定される。抵抗層９の材
料としては、リン、ホウ素、その他不純物を比較的低濃
度でドープしたアモルファスシリコン、その他紙抗体と
して使用可能な抵抗材料が用いられる。
極５とソース線である信号線１１との間に抵抗層９が設
けられている。この抵抗層９はｒ−ト絶縁層３のピンホ
ール等によりｒ−ト電極２とソース電極５との間に短絡
が廃止した場合に、この短絡が走査線ｌＯと信号線１１
との間の短絡とならないよう保護抵抗として働くように
設計された抵抗値を有する必要がある。しかし、この抵
抗層９はＴＦＴｌ ４のオン状態の充電々流１３の回路
中に付加されたものであるため、充電々流１３を抑止し
ない値であることも必要である。従って、この抵抗値は
保護抵抗としての必要条件および充電々流を抑止しない
条件の両方を満足するように設定される。抵抗層９の材
料としては、リン、ホウ素、その他不純物を比較的低濃
度でドープしたアモルファスシリコン、その他紙抗体と
して使用可能な抵抗材料が用いられる。
以上のように本発明によれば、薄膜トランジスタのソー
ス電極と信号線との間に抵抗を設けてお！り、薄ｊ［）
ランゾスタのｒ−）電極とソース電極との間に短絡が生
じた場合に上記抵抗により走査線と信号線間の短絡を防
止することができ、画面上での線欠陥の発生を防止する
ことができる。従って、アクティブマトリクス表示素子
の画質向上および歩留シ向上が可能となる。
ス電極と信号線との間に抵抗を設けてお！り、薄ｊ［）
ランゾスタのｒ−）電極とソース電極との間に短絡が生
じた場合に上記抵抗により走査線と信号線間の短絡を防
止することができ、画面上での線欠陥の発生を防止する
ことができる。従って、アクティブマトリクス表示素子
の画質向上および歩留シ向上が可能となる。
第１図および第２図は夫々本発明に係るアクティブマト
リクス表示素子の画素の断面図訃よび等価回路図、第３
図および第４図は夫々従来のアクティブマトリクス表示
素子の画素の断面図および等価回路図である。 １・・・ガラス基板、２・・・Ｐ−）電極、３・・・ｒ
−）絶縁膜、５・・・ソース電極、９・・・抵抗層、１
０・・・走査線、１１・・・信号線、１２・・・液晶層
、１４・・・薄膜トランジスタ。 尚、図中同一符号は同−又は相当部分を示す。
リクス表示素子の画素の断面図訃よび等価回路図、第３
図および第４図は夫々従来のアクティブマトリクス表示
素子の画素の断面図および等価回路図である。 １・・・ガラス基板、２・・・Ｐ−）電極、３・・・ｒ
−）絶縁膜、５・・・ソース電極、９・・・抵抗層、１
０・・・走査線、１１・・・信号線、１２・・・液晶層
、１４・・・薄膜トランジスタ。 尚、図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）複数本の信号線と走査線を交差するよう配設し、
この交差部分にゲートが走査線に接続されるとともにソ
ースが信号線に接続された薄膜トランジスタを含む画素
回路を接続したアクテイブマトリクス表示素子において
、薄膜トランジスタのソース電極と信号線との間に、信
号線と走査線間の短絡を防止するとともに画素回路の充
電々流を抑止しない程度の抵抗値を有する抵抗を設けた
ことを特徴とするアクテイブマトリクス表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092620A JPS61250696A (ja) | 1985-04-29 | 1985-04-29 | アクテイブマトリクス表示素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092620A JPS61250696A (ja) | 1985-04-29 | 1985-04-29 | アクテイブマトリクス表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61250696A true JPS61250696A (ja) | 1986-11-07 |
Family
ID=14059474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60092620A Pending JPS61250696A (ja) | 1985-04-29 | 1985-04-29 | アクテイブマトリクス表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61250696A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222285A (ja) * | 1986-01-27 | 1987-09-30 | フランス・テレコム・エタブリスマン・オウトノム・デ・ドロワ・パブリック | 能動マトリクスのデイスプレイスクリ−ンおよびその製造方法 |
| JPS63104081A (ja) * | 1986-10-22 | 1988-05-09 | セイコーインスツルメンツ株式会社 | 電気光学装置 |
| JPS6444419A (en) * | 1987-08-11 | 1989-02-16 | Fujitsu Ltd | Liquid crystal display panel |
-
1985
- 1985-04-29 JP JP60092620A patent/JPS61250696A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62222285A (ja) * | 1986-01-27 | 1987-09-30 | フランス・テレコム・エタブリスマン・オウトノム・デ・ドロワ・パブリック | 能動マトリクスのデイスプレイスクリ−ンおよびその製造方法 |
| JPS63104081A (ja) * | 1986-10-22 | 1988-05-09 | セイコーインスツルメンツ株式会社 | 電気光学装置 |
| JPS6444419A (en) * | 1987-08-11 | 1989-02-16 | Fujitsu Ltd | Liquid crystal display panel |
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