JPS61120279A - 半導体集積回路のレイアウト方式 - Google Patents
半導体集積回路のレイアウト方式Info
- Publication number
- JPS61120279A JPS61120279A JP59240664A JP24066484A JPS61120279A JP S61120279 A JPS61120279 A JP S61120279A JP 59240664 A JP59240664 A JP 59240664A JP 24066484 A JP24066484 A JP 24066484A JP S61120279 A JPS61120279 A JP S61120279A
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- JP
- Japan
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- block
- chip
- layout
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- integrated circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、計算機処理によるLSIチップのレイアウト
設計方式に係り、特にチップサイズの縮小に好適なブロ
ック配置方法に関する6〔発明の背景〕 LSIチップのレイアウト設計に於ては、論理分割され
た、ブロック単位にレイアウト設計を行い1次いで、チ
ップ上にこれらのブロックを配置しブロック間配線を行
う、いわゆる階層的なレイアウト設計法が一般に用いら
れる。この場合、計算機による自動配置配線プログラム
処理で、ブロツク内部のレイアウト設計を行うことは通
常より利用される手法である。
設計方式に係り、特にチップサイズの縮小に好適なブロ
ック配置方法に関する6〔発明の背景〕 LSIチップのレイアウト設計に於ては、論理分割され
た、ブロック単位にレイアウト設計を行い1次いで、チ
ップ上にこれらのブロックを配置しブロック間配線を行
う、いわゆる階層的なレイアウト設計法が一般に用いら
れる。この場合、計算機による自動配置配線プログラム
処理で、ブロツク内部のレイアウト設計を行うことは通
常より利用される手法である。
一方、チップ上でのブロック相互の位置関係を決定する
作業が「フロアプラン」といわれるもので、電気的制約
を考慮しながら、できるだけ小さなチップとなるブロッ
ク配置を決定することが重要な課題となっている。しか
るに、従来、第1図(イ)に示すように個別にレイアウ
トされたブロック81〜B4をチップ1上に配置する段
階で各ブロックの縦横寸法のアンバランスの為、ブロッ
クAの形状不工合による斜線部の如き無駄領域が生じ、
結果的にチップサイドの増大をきたす問題があった。同
一の相対配置であっても第1図(イ)に比べ同図(ロ)
の方がチップサイズを小さくできる事は明らかである。
作業が「フロアプラン」といわれるもので、電気的制約
を考慮しながら、できるだけ小さなチップとなるブロッ
ク配置を決定することが重要な課題となっている。しか
るに、従来、第1図(イ)に示すように個別にレイアウ
トされたブロック81〜B4をチップ1上に配置する段
階で各ブロックの縦横寸法のアンバランスの為、ブロッ
クAの形状不工合による斜線部の如き無駄領域が生じ、
結果的にチップサイドの増大をきたす問題があった。同
一の相対配置であっても第1図(イ)に比べ同図(ロ)
の方がチップサイズを小さくできる事は明らかである。
この様な無駄領域を削減するためには、フロアプラン作
業にてブロックの配置状態を評価した後。
業にてブロックの配置状態を評価した後。
形状がアンバランスなブロックについて再度、縦横寸法
を変えたレイアウト設計を行なわなければならず、この
ため設計期間、工数の増大という問題を引起していた6 本発明に関連する公知例としては、例えば、特公昭56
−42005号があるが、これは、グラフィックディス
プレイ装置を用いた、プリント回路基板上での部品配置
に係るものであり+’ L S Iチップのレイアウト
設計に於るブロック配置最適化を目的とする本発明とは
内容を異にする。
を変えたレイアウト設計を行なわなければならず、この
ため設計期間、工数の増大という問題を引起していた6 本発明に関連する公知例としては、例えば、特公昭56
−42005号があるが、これは、グラフィックディス
プレイ装置を用いた、プリント回路基板上での部品配置
に係るものであり+’ L S Iチップのレイアウト
設計に於るブロック配置最適化を目的とする本発明とは
内容を異にする。
〔発明の目的〕 ゛
本発明の目的は上記問題点を解決することにあり、チッ
プサイズの縮小と、設計仕損の削減を可能とするフロア
プラン方式を提供することにある。
プサイズの縮小と、設計仕損の削減を可能とするフロア
プラン方式を提供することにある。
[発明の概要〕
LSIのチップレイアウトは、前述の階層レイアウトに
基づき、計算機によるブロック内の自動配置配線、ブロ
ック相対配置決定を行うフロアプラン、ブロック間の自
:動配線、アートワークといった工程によって行われる
。本発明はこの流れに於てブロック内の自動配置配線工
程とフロアプラン工程を計算機システムによって有機的
に結合したものであり、ブロックの縦・横寸法を変化せ
しめる制御情報を外部制御情報としてフロック内自動配
置配線プログラムに供給し、該プログラムはこれに基づ
き、論理分割されている1つのブロックに関し、第2図
に示す如く複数ケースの縦横寸法をもつブロックレイア
ウトを生成後、それらの結果を配置候補として、各候補
をユニーク識別可能な状態で記憶する。ここで上記外部
制御情報として、第2図に示すような、ブロックを構成
するセル列C1,C,・・・・・・の数を用いることが
できる。
基づき、計算機によるブロック内の自動配置配線、ブロ
ック相対配置決定を行うフロアプラン、ブロック間の自
:動配線、アートワークといった工程によって行われる
。本発明はこの流れに於てブロック内の自動配置配線工
程とフロアプラン工程を計算機システムによって有機的
に結合したものであり、ブロックの縦・横寸法を変化せ
しめる制御情報を外部制御情報としてフロック内自動配
置配線プログラムに供給し、該プログラムはこれに基づ
き、論理分割されている1つのブロックに関し、第2図
に示す如く複数ケースの縦横寸法をもつブロックレイア
ウトを生成後、それらの結果を配置候補として、各候補
をユニーク識別可能な状態で記憶する。ここで上記外部
制御情報として、第2図に示すような、ブロックを構成
するセル列C1,C,・・・・・・の数を用いることが
できる。
フロアプラン工程に於て本発明では1例えば第3図に示
すごとく図形表示手段によって、チップ上のブロック配
置状態を第3図(イ)の領域に表示するが、その際、あ
わせて該記憶手段に記憶せる候補ブロック形状を設計者
の選択を可能とする形態で第3図(ロ)の領域に表示す
る。設計者は、チップ上でのブロックの配置状態を見て
最も適合性が良いと判断したブロック形状を1つ選択し
配置する。かくして、候補ブロックの中で実際に選択さ
れた形状を持つものに対しては、他と区別するための識
別マークが付加される。
すごとく図形表示手段によって、チップ上のブロック配
置状態を第3図(イ)の領域に表示するが、その際、あ
わせて該記憶手段に記憶せる候補ブロック形状を設計者
の選択を可能とする形態で第3図(ロ)の領域に表示す
る。設計者は、チップ上でのブロックの配置状態を見て
最も適合性が良いと判断したブロック形状を1つ選択し
配置する。かくして、候補ブロックの中で実際に選択さ
れた形状を持つものに対しては、他と区別するための識
別マークが付加される。
チップを構成するブロックには上記の自動配置配線の対
象となるもの以外に、ROM、RAM。
象となるもの以外に、ROM、RAM。
PLA等、いわゆるレギュラーブロックと称されるもの
があるが、これらの形状は本発明のフロアプラン段階で
は一意的に確定しているものとする。
があるが、これらの形状は本発明のフロアプラン段階で
は一意的に確定しているものとする。
本発明の技術的特長は、チップ上でのブロック配置に於
て、この様な形状固定のブロックが存在する中で、その
形状が可変なブロックに関しては、最適な縦横寸法のブ
ロック形状を得、可能な限りチップサイズを縮小し、か
つ、設計仕損を削減する高効率フロアプランが実現でき
る点にある。
て、この様な形状固定のブロックが存在する中で、その
形状が可変なブロックに関しては、最適な縦横寸法のブ
ロック形状を得、可能な限りチップサイズを縮小し、か
つ、設計仕損を削減する高効率フロアプランが実現でき
る点にある。
次に本発明の実施例を1図面を用いて詳細に説明する。
第4図は本発明の構成を示すもので101は、電子計算
機で代表される中央処理装置、102はタブレット、マ
ウス、カーソルキー等画面上の位置を外部から指示入力
可能なポインティングデバイスを備えたグラフィックデ
ィスプレイ装置、103は論理情報記憶装!、104は
レイアウト情報記憶装置、105は制御情報入力装置で
ある。
機で代表される中央処理装置、102はタブレット、マ
ウス、カーソルキー等画面上の位置を外部から指示入力
可能なポインティングデバイスを備えたグラフィックデ
ィスプレイ装置、103は論理情報記憶装!、104は
レイアウト情報記憶装置、105は制御情報入力装置で
ある。
中央処理装置101にはその他に実行プログラムを格納
する外部記憶装置106が付随し、制御情報入力装置1
05から入力される指示に従って、対応するプログラム
を外部記憶装[106から取出し実行する。
する外部記憶装置106が付随し、制御情報入力装置1
05から入力される指示に従って、対応するプログラム
を外部記憶装[106から取出し実行する。
次に、これを用いた本発明の、札体的実行手順を第5図
を用いて説明する。
を用いて説明する。
まず、オペレータは、制御情報入力袋!!105を用い
て、自動配置配線プログラム1020の取出しを中央処
理装置101の制御プログラム1010に指示し、該制
御プログラムは、指示されたプログラムを外部記憶装置
106から取出して主記憶上にロードする。次いで、オ
ペレータは、レイアウトを行うフロック名称、及びレイ
アウト実行条件を制御情報入力袋W1105より人力し
、自動配置配線プログラム1020は、入力されたブロ
ック名称に対応する論理データを論理情報記憶袋fi1
03より取出し該プログラムのデータバッファ(ryi
示せず)へ供給する。一方、105より入力されるレイ
アウト実行条件は、該自動配置配線プログラムの制御バ
ッファ(図示せず)に格納される。この実行条件は前掲
第2図にその一例を示す如く、ブロックを形成するセル
列の数を指示するもので。
て、自動配置配線プログラム1020の取出しを中央処
理装置101の制御プログラム1010に指示し、該制
御プログラムは、指示されたプログラムを外部記憶装置
106から取出して主記憶上にロードする。次いで、オ
ペレータは、レイアウトを行うフロック名称、及びレイ
アウト実行条件を制御情報入力袋W1105より人力し
、自動配置配線プログラム1020は、入力されたブロ
ック名称に対応する論理データを論理情報記憶袋fi1
03より取出し該プログラムのデータバッファ(ryi
示せず)へ供給する。一方、105より入力されるレイ
アウト実行条件は、該自動配置配線プログラムの制御バ
ッファ(図示せず)に格納される。この実行条件は前掲
第2図にその一例を示す如く、ブロックを形成するセル
列の数を指示するもので。
この値によって、自動配置、配線されるブロックの縦・
横寸法が変化する。この値は例えば、2列〜10列とい
う様に複数個を同時に指示する事が可能であり、自動配
置配線プログラム1020は、指示された範囲内の個々
のケースについて同−論理データを用いて配置配線を行
い、それぞれの結果をレイアウト情報記憶装置104に
出力する。ここで、自動配置配線プログラムの処理方式
にライては、すでにいくつかの文#(例えば、寺井他;
rLsIセル自動配置の一手法」昭和56年度電子通信
学会、情報システム部門全国大ソニ公表されており1本
特許はその内容を問うものではないため、ここでは記述
しない。
横寸法が変化する。この値は例えば、2列〜10列とい
う様に複数個を同時に指示する事が可能であり、自動配
置配線プログラム1020は、指示された範囲内の個々
のケースについて同−論理データを用いて配置配線を行
い、それぞれの結果をレイアウト情報記憶装置104に
出力する。ここで、自動配置配線プログラムの処理方式
にライては、すでにいくつかの文#(例えば、寺井他;
rLsIセル自動配置の一手法」昭和56年度電子通信
学会、情報システム部門全国大ソニ公表されており1本
特許はその内容を問うものではないため、ここでは記述
しない。
なお、ROM (読出し専用メモリ)、RAM(ランダ
ムアクセスメモリ)、PLA (プログラマブルロジッ
クアレイ)の様な、自動配置配線プログラムで設計され
ないブロックは、その形状が前もって確定しており、レ
イアウト情報記憶装置1°04に定義されている。
ムアクセスメモリ)、PLA (プログラマブルロジッ
クアレイ)の様な、自動配置配線プログラムで設計され
ないブロックは、その形状が前もって確定しており、レ
イアウト情報記憶装置1°04に定義されている。
次に、フロアプランの実行ステージに移る。オペレータ
は、フロアプラン実行プログラムのロードを制御情報入
力袋[105を介して中央処理装置101の制御プログ
ラム1010に指示し、該制御プログラム1010はフ
ロアプランプログラム1030を外部記憶装置106か
ら取出し主記憶上にロードする。然る後、オペレータは
制御情報入力装置105によってチップ上に配置すべき
ブロックの名称を入力し、フロアプランプログラム10
30は、該ブロック名称をキーとしてレイアウト情報記
憶袋ff1f104を検索し、対応するブロック形状を
図形情報としてグラフィックディスプレイ装fi102
画面上に表示する。この時、その配置配線がいく通りか
のセル列段数にわたって指示されたブロックに関しては
、それぞれのケースについて形状を読出し、重ねて表示
する。前掲第3図はこの表示の一例を示すもので、ブロ
ックBlxに対しセル列段数2〜5段の4通りの配置配
線結果の形状を重ね表示している状態を示す。オペレー
タはグラフィックディスプレイ102に付随するカーソ
ルキー或いはタブレット、マウス等のポインティングデ
バイスを用いてこの中の適当な1つを選択して同第3図
の画面上に表示されたチップ領域内の適当な位置に配置
し、フロアプランプログラム1030は、配置されたブ
ロック形状、及びブロックの論理結線情報を用いて、配
線領域面積、及びチップサイズの推定を行い、結果をグ
ラフィックディスプレイ装置102に出力する。尚、上
記、配線領域面積及びチップサイズの推定処理方式に関
しては、既に、rLSIのチップレイアウト方式」とし
て出願済であり(昭和59年10月8日提出の特許Wi
(05)’)、ここではその内容については記述しない
。
は、フロアプラン実行プログラムのロードを制御情報入
力袋[105を介して中央処理装置101の制御プログ
ラム1010に指示し、該制御プログラム1010はフ
ロアプランプログラム1030を外部記憶装置106か
ら取出し主記憶上にロードする。然る後、オペレータは
制御情報入力装置105によってチップ上に配置すべき
ブロックの名称を入力し、フロアプランプログラム10
30は、該ブロック名称をキーとしてレイアウト情報記
憶袋ff1f104を検索し、対応するブロック形状を
図形情報としてグラフィックディスプレイ装fi102
画面上に表示する。この時、その配置配線がいく通りか
のセル列段数にわたって指示されたブロックに関しては
、それぞれのケースについて形状を読出し、重ねて表示
する。前掲第3図はこの表示の一例を示すもので、ブロ
ックBlxに対しセル列段数2〜5段の4通りの配置配
線結果の形状を重ね表示している状態を示す。オペレー
タはグラフィックディスプレイ102に付随するカーソ
ルキー或いはタブレット、マウス等のポインティングデ
バイスを用いてこの中の適当な1つを選択して同第3図
の画面上に表示されたチップ領域内の適当な位置に配置
し、フロアプランプログラム1030は、配置されたブ
ロック形状、及びブロックの論理結線情報を用いて、配
線領域面積、及びチップサイズの推定を行い、結果をグ
ラフィックディスプレイ装置102に出力する。尚、上
記、配線領域面積及びチップサイズの推定処理方式に関
しては、既に、rLSIのチップレイアウト方式」とし
て出願済であり(昭和59年10月8日提出の特許Wi
(05)’)、ここではその内容については記述しない
。
こうして評価されたチップ上でのブロックの配置状態の
変更、あるいは特定ブロックの形状(縦横比)の変更が
必要とオペレータが判断した時は上記手順で示した操作
を繰返すことにより最適なブロック配置を得ることが可
能となる。
変更、あるいは特定ブロックの形状(縦横比)の変更が
必要とオペレータが判断した時は上記手順で示した操作
を繰返すことにより最適なブロック配置を得ることが可
能となる。
以上述べた如く本発明によれば、従来、設計者の経験と
勘に依存していたチップ上でのレイアウト構想立案作業
を、自動配置配線プログラムとフロアプランプログラム
の2つの図形表示端末を用いた計算機システム上で有機
的に結合することによって極めて短時間の収束可能なら
しめるものとなり、高品質のLSIチップを短時間で設
計可能とした点で、本発明の効果は大である。
勘に依存していたチップ上でのレイアウト構想立案作業
を、自動配置配線プログラムとフロアプランプログラム
の2つの図形表示端末を用いた計算機システム上で有機
的に結合することによって極めて短時間の収束可能なら
しめるものとなり、高品質のLSIチップを短時間で設
計可能とした点で、本発明の効果は大である。
第1図はチップ上でのブロック配置の状況を示す平面図
で、(イ)は無駄領域の存在状態、(ロ)はその改良状
態である。第2図はブロックを構成するセル列数とブロ
ック寸法の関係を示す平面図。 第3図は、グラフィックディスプレイ上でのフロアプラ
ンの概念図、第4図は本発明実施例のシステム構成を示
すブロック図、第51i!は本発明の操作手順を示す。 101・・・中央処理装置、102・・・グラフィック
ディスプレイ装置、103・・・論理結線ファイル。 104・・・レイアウトファイル、106・・・制御情
報入力装置ll、106・・・プログラムファイル、1
01O・・・制御プログラム、1020・・・自動配置
配線プログラム。 冨 ) 凹 し0 第 Z 口 I 今一−χ2 □ −一一13−一一 第 3 図 ■ 、i 図
で、(イ)は無駄領域の存在状態、(ロ)はその改良状
態である。第2図はブロックを構成するセル列数とブロ
ック寸法の関係を示す平面図。 第3図は、グラフィックディスプレイ上でのフロアプラ
ンの概念図、第4図は本発明実施例のシステム構成を示
すブロック図、第51i!は本発明の操作手順を示す。 101・・・中央処理装置、102・・・グラフィック
ディスプレイ装置、103・・・論理結線ファイル。 104・・・レイアウトファイル、106・・・制御情
報入力装置ll、106・・・プログラムファイル、1
01O・・・制御プログラム、1020・・・自動配置
配線プログラム。 冨 ) 凹 し0 第 Z 口 I 今一−χ2 □ −一一13−一一 第 3 図 ■ 、i 図
Claims (1)
- 【特許請求の範囲】 1、チップは論理分割された複数のブロックから成り、
ブロックは論理要素部品(セル)から成る集積回路のレ
イアウト設計方式であつて、該ブロック単位に論理結線
データを入力し、該結線関係に基づいてセルの配置位置
及びセル相互の配線経路を決定する情報処理手段と、該
処理に係る外部指示情報を与える制御情報入力手段と、
該処理結果を記憶する記憶手段と、記憶情報を表示する
図形出力手段を備えたシステムに於て、入力された単一
ブロックの論理結線データに対して該制御情報入力手段
にて指定された情報に従つて縦・横比を変化させた配置
配線処理を行い、該処理手段が決定した複数種のブロッ
ク形状情報を該記憶手段に記憶せしめ、チップ上でのブ
ロックの配置位置決定は該記憶手段に記憶せるブロック
形状から1つを選択し配置することを特徴とする半導体
集積回路のレイアウト方式。 2、外部指示情報として、ブロックを形成するセル列の
数を入力し、もつて縦・横比を変化せしめることを特徴
とする特許請求の範囲第1項記載の半導体集積回路のレ
イアウト方式。 3、複数種のブロック形状を図形出力手段に表示し、表
示画面からブロックの1つを選択してチップ上に配置す
る特許請求の範囲第1項記載の半導体集積回路のレイア
ウト方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59240664A JPS61120279A (ja) | 1984-11-16 | 1984-11-16 | 半導体集積回路のレイアウト方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59240664A JPS61120279A (ja) | 1984-11-16 | 1984-11-16 | 半導体集積回路のレイアウト方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61120279A true JPS61120279A (ja) | 1986-06-07 |
Family
ID=17062863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59240664A Pending JPS61120279A (ja) | 1984-11-16 | 1984-11-16 | 半導体集積回路のレイアウト方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61120279A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015210579A (ja) * | 2014-04-24 | 2015-11-24 | 株式会社ジーダット | フロアプラン設計装置、方法、プログラム及び記録媒体 |
JP2017027333A (ja) * | 2015-07-22 | 2017-02-02 | 株式会社ジーダット | 配置処理装置、方法、プログラム及び記録媒体 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55138138A (en) * | 1979-04-16 | 1980-10-28 | Toray Ind Inc | Pattern-piece generating method |
JPS59145541A (ja) * | 1983-02-09 | 1984-08-21 | Hitachi Ltd | Lsiレイアウト処理方法 |
-
1984
- 1984-11-16 JP JP59240664A patent/JPS61120279A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55138138A (en) * | 1979-04-16 | 1980-10-28 | Toray Ind Inc | Pattern-piece generating method |
JPS59145541A (ja) * | 1983-02-09 | 1984-08-21 | Hitachi Ltd | Lsiレイアウト処理方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015210579A (ja) * | 2014-04-24 | 2015-11-24 | 株式会社ジーダット | フロアプラン設計装置、方法、プログラム及び記録媒体 |
JP2017027333A (ja) * | 2015-07-22 | 2017-02-02 | 株式会社ジーダット | 配置処理装置、方法、プログラム及び記録媒体 |
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