JPS6092667A - Mis型トランジスタ - Google Patents
Mis型トランジスタInfo
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- JPS6092667A JPS6092667A JP20147383A JP20147383A JPS6092667A JP S6092667 A JPS6092667 A JP S6092667A JP 20147383 A JP20147383 A JP 20147383A JP 20147383 A JP20147383 A JP 20147383A JP S6092667 A JPS6092667 A JP S6092667A
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- Japan
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- drain
- insulating film
- gate electrodes
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- 239000002184 metal Substances 0.000 claims description 7
- 239000010410 layer Substances 0.000 abstract description 17
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- 238000000034 method Methods 0.000 abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はMISトランジスタに係り、特に高耐圧MIS
)ランジスタの構造に関する〇(b) 従来技術と問題
点 螢光表示管等の駆動に用いられるMfS型半導体集積回
路(IC)に於ては、その出力段に高耐圧MIS)ラン
ジスタが用いられるが、従来の高耐圧M I S )
5ンジスタに於ては、パターンレイアウトの関係で該高
耐圧MISトランジスタのフィールド部に寄生するトラ
ンジスタがONし、ソース−ドレイン間にリーク電流を
生じてその性能が低下するという問題があった。
)ランジスタの構造に関する〇(b) 従来技術と問題
点 螢光表示管等の駆動に用いられるMfS型半導体集積回
路(IC)に於ては、その出力段に高耐圧MIS)ラン
ジスタが用いられるが、従来の高耐圧M I S )
5ンジスタに於ては、パターンレイアウトの関係で該高
耐圧MISトランジスタのフィールド部に寄生するトラ
ンジスタがONし、ソース−ドレイン間にリーク電流を
生じてその性能が低下するという問題があった。
第1図は従来の高耐圧MISトランジスタに寄生するフ
ィールド・トランジスタがONする状況をpチャネル型
MOSトランジスタの例で示した模式平面図(絶縁膜は
透視して示す)(イ)及びそのA−A矢視断面図(ロ)
で、図中lはn型シリコン’(Si)基板、2はn型チ
ャネル・カット領域、3はフィールド酸化膜、4はゲー
ト酸化膜、5は多結晶シリコン(Si )ゲート電極、
6はp+型ドレイン領域、71L及び7bはp+型ソー
ス領域、8はりん珪酸ガラス(PSG)等よりなる眉間
絶縁膜、9は電極コンタクト窓、10はアルミニウム(
Aj、 )等の金属層よシなるドレイン間g、11は上
記同様のソース配線である。
ィールド・トランジスタがONする状況をpチャネル型
MOSトランジスタの例で示した模式平面図(絶縁膜は
透視して示す)(イ)及びそのA−A矢視断面図(ロ)
で、図中lはn型シリコン’(Si)基板、2はn型チ
ャネル・カット領域、3はフィールド酸化膜、4はゲー
ト酸化膜、5は多結晶シリコン(Si )ゲート電極、
6はp+型ドレイン領域、71L及び7bはp+型ソー
ス領域、8はりん珪酸ガラス(PSG)等よりなる眉間
絶縁膜、9は電極コンタクト窓、10はアルミニウム(
Aj、 )等の金属層よシなるドレイン間g、11は上
記同様のソース配線である。
「Jllも前記螢光いアで管を駆動1イ、p llt’
l lv’l 11 R)ランジスタに於ては、通常ソ
ース領域7a、7bには基jPi’を位とjlil−の
重圧が、又ドレイン領域6には基板電位−40[V]
Lf度の高い負電圧が印加されるが、この際従来の構造
に於て第1図(イ)に示したようにソース、ドレイン領
域7a+ L 7bの並んだ方向(図ではソース、ドレ
イン領域7a。
l lv’l 11 R)ランジスタに於ては、通常ソ
ース領域7a、7bには基jPi’を位とjlil−の
重圧が、又ドレイン領域6には基板電位−40[V]
Lf度の高い負電圧が印加されるが、この際従来の構造
に於て第1図(イ)に示したようにソース、ドレイン領
域7a+ L 7bの並んだ方向(図ではソース、ドレ
イン領域7a。
対して大きな負のは位差(−40CV))を印加するた
めのドレイン配線lOが配設された場合には、該ドレイ
ン配線10に与えられる高に負電圧によって層間絶縁膜
8及びフィールド酸化膜3を介してn型基板1面に及ぼ
される電界によって該ドレイン配線10の下部領域フィ
ールド部に反転層12が形成され、該反転層12’5介
して矢印13a。
めのドレイン配線lOが配設された場合には、該ドレイ
ン配線10に与えられる高に負電圧によって層間絶縁膜
8及びフィールド酸化膜3を介してn型基板1面に及ぼ
される電界によって該ドレイン配線10の下部領域フィ
ールド部に反転層12が形成され、該反転層12’5介
して矢印13a。
13bご示すようにソース領域7a、7bとドレイン領
域6の間にリーク電流が流れ、いわゆるフィールド・ト
ランジスタがONする現象が起るわけである。
域6の間にリーク電流が流れ、いわゆるフィールド・ト
ランジスタがONする現象が起るわけである。
(e) 発明の目的
本発明は上記現象を除去するためになされたものであり
、その目的とするところは、パターンレイアウトの如何
に係らず正常な性能を維持し得る高耐圧MISトランジ
スタを提供することにある。
、その目的とするところは、パターンレイアウトの如何
に係らず正常な性能を維持し得る高耐圧MISトランジ
スタを提供することにある。
(由 発明の構成
即ち本発明はMISトランジスタに於て、ソース領域及
びドレイン領域の並ぶ方向に沿ってその近傍の絶縁膜上
に延在し、電極引出し部を介して該ドレイン領域に接続
し、且つ高電位を肩する金−ト電極の延在部が該金属配
線層との間に絶縁膜を介して配設されてなることを特徴
とする。
びドレイン領域の並ぶ方向に沿ってその近傍の絶縁膜上
に延在し、電極引出し部を介して該ドレイン領域に接続
し、且つ高電位を肩する金−ト電極の延在部が該金属配
線層との間に絶縁膜を介して配設されてなることを特徴
とする。
(e) 発明の実施例
以下本発明をpチャネル型MO8)ランジスタに於ける
実施例について、図を用いて説明する。
実施例について、図を用いて説明する。
第2図は通常の高耐圧MOSトランジスタに於ける一実
施例の絶縁膜を透視した模式平面図(イ)及びそのA−
A矢視断面図(ロ)、B−B矢視断面図(ハ)で、第3
図は高耐圧高出力MOSトランジスタに於ける一実施例
の絶縁膜を透視した模式平面図(イ)及びそのA−A矢
視断面図(ロ)である。
施例の絶縁膜を透視した模式平面図(イ)及びそのA−
A矢視断面図(ロ)、B−B矢視断面図(ハ)で、第3
図は高耐圧高出力MOSトランジスタに於ける一実施例
の絶縁膜を透視した模式平面図(イ)及びそのA−A矢
視断面図(ロ)である。
本発明のpチャネル型窩耐圧MO8)ランジスタは例え
ば第2図(イ)に示すようにn型Sl基板面21面が下
部にn型チャネル・カット領域22を有するフィールド
酸化膜23によって画定表出されてなる素子形成領域2
4に、ゲート酸化膜25を下部に有する多結晶S1ゲー
ト電極26a、 26bに整合してp+型ソース領域2
7a、27b及びr型ドレイン領域28が形成された後
、該基板上にPSG等よpなる層間絶縁膜29が形成さ
れ、該眉間絶縁膜29にソース領域27a、27b面を
表出する電極コンタク・ト窓30a、30b及びドレイ
ン領域28面を表出する電極コンタクト窓31及び図示
しない領域てゲート電極面を表出する電極コンタクト窓
(図示せず)が形成され、該層間絶縁膜29上に、所定
の電極コンタクト窓の上部に達する電極引出し部を有し
、ソース、ドレイン領域の並ぶ方向に沿って一部がソー
ス、ドレイン領域とにかぶさる様な位置に対向して延在
配設されたAt等よりなるイlt状のソース配線32及
びドレイン配線33を有してなっている。そして、本発
明の構造に於ては図に示すようにゲート電極26a及び
26bの端部が前述したように高電圧が印加されるドレ
イン配線33の下部に層間絶縁膜29をへだてて、該ド
レイン配線33を横切るように延在せしめられている。
ば第2図(イ)に示すようにn型Sl基板面21面が下
部にn型チャネル・カット領域22を有するフィールド
酸化膜23によって画定表出されてなる素子形成領域2
4に、ゲート酸化膜25を下部に有する多結晶S1ゲー
ト電極26a、 26bに整合してp+型ソース領域2
7a、27b及びr型ドレイン領域28が形成された後
、該基板上にPSG等よpなる層間絶縁膜29が形成さ
れ、該眉間絶縁膜29にソース領域27a、27b面を
表出する電極コンタク・ト窓30a、30b及びドレイ
ン領域28面を表出する電極コンタクト窓31及び図示
しない領域てゲート電極面を表出する電極コンタクト窓
(図示せず)が形成され、該層間絶縁膜29上に、所定
の電極コンタクト窓の上部に達する電極引出し部を有し
、ソース、ドレイン領域の並ぶ方向に沿って一部がソー
ス、ドレイン領域とにかぶさる様な位置に対向して延在
配設されたAt等よりなるイlt状のソース配線32及
びドレイン配線33を有してなっている。そして、本発
明の構造に於ては図に示すようにゲート電極26a及び
26bの端部が前述したように高電圧が印加されるドレ
イン配線33の下部に層間絶縁膜29をへだてて、該ド
レイン配線33を横切るように延在せしめられている。
(図中、extはゲート電極の延在部)
このようにすることにより、該ゲート電極延在部(ex
t )はゲート電極26a、26bの低い電位に固定さ
れるので、該ゲート′#IL極26a、26bの延在部
(ext)の下部に位置するh型基板21面には反転層
が形成されない。従ってドレイン配線33の下部の基板
面即ちチャネル・カット領域22面に形成される的記反
転層34は該ゲート電極26a + 26 bの延在部
(ext)の下部Guに於て切断されるので、ソース領
域27a、27bとドレイン領域28との間のリーク電
流は防止される。
t )はゲート電極26a、26bの低い電位に固定さ
れるので、該ゲート′#IL極26a、26bの延在部
(ext)の下部に位置するh型基板21面には反転層
が形成されない。従ってドレイン配線33の下部の基板
面即ちチャネル・カット領域22面に形成される的記反
転層34は該ゲート電極26a + 26 bの延在部
(ext)の下部Guに於て切断されるので、ソース領
域27a、27bとドレイン領域28との間のリーク電
流は防止される。
第3図(イ)及び(ロ)はpチャネル型高耐圧高出力ト
ランジスタの一実施例を示したもので、図中21はn型
St基板、22はn型チャネル・カット領域、23はフ
ィールド酸化膜、26+ g6a+ 26b+26c、
26dは一連の多結晶siゲグー電極、27A+ 27
br 27 cはp+型ソース領域、28 a、28
bはp+型ドレイン領域、29は層間絶縁膜、30a。
ランジスタの一実施例を示したもので、図中21はn型
St基板、22はn型チャネル・カット領域、23はフ
ィールド酸化膜、26+ g6a+ 26b+26c、
26dは一連の多結晶siゲグー電極、27A+ 27
br 27 cはp+型ソース領域、28 a、28
bはp+型ドレイン領域、29は層間絶縁膜、30a。
30b、30eはソース領域に対する電極コンタクト窓
、31a、31bはドレイン領域に対する電極コンタク
ト窓、32はソース配線、33f!負の高電圧が印加さ
れるドレイン配線を示す。そして該構造に於ては、ゲー
ト電極26 a、 26 br 26 e、 b6dの
ドレイン配線33下部への延在部(ext)の先端部が
該ドレイン配線33のF部に於て該ゲート電極と同層の
帯状多結晶Si層26eによって相互に接続されてお夛
、これによって該電極26a、26b、26c、26d
の延在部(ext)及び帯状多結晶Si層26eの下部
をゲート電極と同じ低電位に固定することによって、ド
レイン配線33の下部に形成されソース領域27a、
27b+ 27cとドレイン領域28a、28b&を接
続する反転層を前記実施例同様に切断している。従って
ソース領域27 a t 27 b + 27 cとド
レイン領域28a、28bとの間のリーク電流は防止さ
れる。
、31a、31bはドレイン領域に対する電極コンタク
ト窓、32はソース配線、33f!負の高電圧が印加さ
れるドレイン配線を示す。そして該構造に於ては、ゲー
ト電極26 a、 26 br 26 e、 b6dの
ドレイン配線33下部への延在部(ext)の先端部が
該ドレイン配線33のF部に於て該ゲート電極と同層の
帯状多結晶Si層26eによって相互に接続されてお夛
、これによって該電極26a、26b、26c、26d
の延在部(ext)及び帯状多結晶Si層26eの下部
をゲート電極と同じ低電位に固定することによって、ド
レイン配線33の下部に形成されソース領域27a、
27b+ 27cとドレイン領域28a、28b&を接
続する反転層を前記実施例同様に切断している。従って
ソース領域27 a t 27 b + 27 cとド
レイン領域28a、28bとの間のリーク電流は防止さ
れる。
(f) 発明の詳細
な説明したように本発明によれば、高耐圧MIs)ラン
ジスタに於けるノース−ドレイン間のリーク電流を、製
造工程を変更せずゲート電極の先端部形状を変えるのみ
により容易に防止することができる。
ジスタに於けるノース−ドレイン間のリーク電流を、製
造工程を変更せずゲート電極の先端部形状を変えるのみ
により容易に防止することができる。
従って本発明は高耐圧の出力トランジスタが配設される
MIS ICの信頼性を向上せしめるうえに極めて有効
である。
MIS ICの信頼性を向上せしめるうえに極めて有効
である。
なお本発明は前記実施例と逆導心型のM I S )ラ
ンジスタにも適用される。又ゲート電極は多結晶シリコ
ンに限らない。
ンジスタにも適用される。又ゲート電極は多結晶シリコ
ンに限らない。
第1図は従来の高耐圧MO8)ランジスタの模式平面図
(イ)及びA−A矢視断面図(ロ)、WJ2図は本発明
の高耐圧MO8)ランジスタの一実施例に於ける模式平
面図(イ)、A−A矢視断面図(ロ)及びBB矢視断面
図(ハ)で、第3図は他の一実施例に於ける模式平面図
(イ)及びA−A矢視断面図(ロ)である。 図に於て、21はn型シリコン基板、22はn型チャネ
ル・カット領域、23はフィールド酸化膜、24は素子
形成領域、25はゲート酸化膜、26、26a、 26
b、 26c、 26dは多結晶シリコンゲート電極、
26eは帯状多結晶シリコン層、27 ay27b、2
7cはp+型ソース領域、28a、28bはp+型ドレ
イン領域、29は層間絶縁膜、30a。 30b’、30c、31a、31b、31cは電極コン
タクト窓、32はソース配線、33はドレイン配線、3
4は反転層、extはゲート電極の延在部を示す。 第 1 図 %2図
(イ)及びA−A矢視断面図(ロ)、WJ2図は本発明
の高耐圧MO8)ランジスタの一実施例に於ける模式平
面図(イ)、A−A矢視断面図(ロ)及びBB矢視断面
図(ハ)で、第3図は他の一実施例に於ける模式平面図
(イ)及びA−A矢視断面図(ロ)である。 図に於て、21はn型シリコン基板、22はn型チャネ
ル・カット領域、23はフィールド酸化膜、24は素子
形成領域、25はゲート酸化膜、26、26a、 26
b、 26c、 26dは多結晶シリコンゲート電極、
26eは帯状多結晶シリコン層、27 ay27b、2
7cはp+型ソース領域、28a、28bはp+型ドレ
イン領域、29は層間絶縁膜、30a。 30b’、30c、31a、31b、31cは電極コン
タクト窓、32はソース配線、33はドレイン配線、3
4は反転層、extはゲート電極の延在部を示す。 第 1 図 %2図
Claims (1)
- ソース領域及びドレイン領域の並ぶ方向に沿ってその近
傍の絶縁膜上に延在し、電極引出し部を介して該ドレイ
ン領域に接続し、且つ高電位を有する金属配線層の下部
に、該金属配線層の下部領域に於て該ソース領域とドレ
イン領域の間を隔離するゲート電極の延在部が該金属配
線層との間に絶縁膜を介して配設されてなることを特徴
とするMIS型トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20147383A JPS6092667A (ja) | 1983-10-27 | 1983-10-27 | Mis型トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20147383A JPS6092667A (ja) | 1983-10-27 | 1983-10-27 | Mis型トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6092667A true JPS6092667A (ja) | 1985-05-24 |
Family
ID=16441660
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20147383A Pending JPS6092667A (ja) | 1983-10-27 | 1983-10-27 | Mis型トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6092667A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0204336A2 (en) * | 1985-06-07 | 1986-12-10 | Fujitsu Limited | MIS FET Semiconductor device with reduced leakage current |
JPS6221558U (ja) * | 1985-07-22 | 1987-02-09 | ||
JPS62188275A (ja) * | 1986-02-13 | 1987-08-17 | Nec Corp | 電界効果トランジスタ |
US4821084A (en) * | 1986-02-10 | 1989-04-11 | Kabushiki Kaisha Toshiba | Insulated gate type field effect transistor |
US5331192A (en) * | 1989-06-15 | 1994-07-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
-
1983
- 1983-10-27 JP JP20147383A patent/JPS6092667A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0204336A2 (en) * | 1985-06-07 | 1986-12-10 | Fujitsu Limited | MIS FET Semiconductor device with reduced leakage current |
JPS61281554A (ja) * | 1985-06-07 | 1986-12-11 | Fujitsu Ltd | Mis型半導体装置 |
US4785343A (en) * | 1985-06-07 | 1988-11-15 | Fujitsu Limited | MIS FET semiconductor device with improved leakage current |
JPS6221558U (ja) * | 1985-07-22 | 1987-02-09 | ||
JPH0513016Y2 (ja) * | 1985-07-22 | 1993-04-06 | ||
US4821084A (en) * | 1986-02-10 | 1989-04-11 | Kabushiki Kaisha Toshiba | Insulated gate type field effect transistor |
JPS62188275A (ja) * | 1986-02-13 | 1987-08-17 | Nec Corp | 電界効果トランジスタ |
US5331192A (en) * | 1989-06-15 | 1994-07-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
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