JPS6075143A - 同期回路方式 - Google Patents
同期回路方式Info
- Publication number
- JPS6075143A JPS6075143A JP58183722A JP18372283A JPS6075143A JP S6075143 A JPS6075143 A JP S6075143A JP 58183722 A JP58183722 A JP 58183722A JP 18372283 A JP18372283 A JP 18372283A JP S6075143 A JPS6075143 A JP S6075143A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- synchronization
- detection circuit
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L5/00—Arrangements affording multiple use of the transmission path
- H04L5/14—Two-way operation using the same type of signal, i.e. duplex
- H04L5/1469—Two-way operation using the same type of signal, i.e. duplex using time-sharing
- H04L5/1484—Two-way operation using the same type of signal, i.e. duplex using time-sharing operating bytewise
- H04L5/1492—Two-way operation using the same type of signal, i.e. duplex using time-sharing operating bytewise with time compression, e.g. operating according to the ping-pong technique
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Computer Networks & Wireless Communication (AREA)
- Bidirectional Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明はデータ伝送技術に係り、特にディジタル伝送路
の終端回路における同期回路の誤動作を防止した同期回
路方式に関するものである。
の終端回路における同期回路の誤動作を防止した同期回
路方式に関するものである。
従来技術と問題点
データ伝送回線におけるディジタル伝送路の終端部は、
一般に第１図のように構成されていて、図示されない相
手端末とを結ぶ伝送路は、トランス１を経て伝送終端２
に接続される。伝送終端２は送信時受信入力を遮断する
ためのゲート回路、受信信号の等化を行うイコライザ等
を含んでいる。
一般に第１図のように構成されていて、図示されない相
手端末とを結ぶ伝送路は、トランス１を経て伝送終端２
に接続される。伝送終端２は送信時受信入力を遮断する
ためのゲート回路、受信信号の等化を行うイコライザ等
を含んでいる。
伝送終端２はさらに回線終端乙に接続され、回線終端３
においては受信データを直並列変換してフレームの分解
を行い、送信信号を並直列変換してフレームの組立てを
行う。さらに信号処理部４はマイクロプロセッサ５の制
御のもとに所定の信号処理を行い、信号処理部４０入出
力信号は所要のインタフェースを行うインタフェース部
６を介しテテータハイウェイまたは端末装置に接続され
る。
においては受信データを直並列変換してフレームの分解
を行い、送信信号を並直列変換してフレームの組立てを
行う。さらに信号処理部４はマイクロプロセッサ５の制
御のもとに所定の信号処理を行い、信号処理部４０入出
力信号は所要のインタフェースを行うインタフェース部
６を介しテテータハイウェイまたは端末装置に接続され
る。
また回線終端６には同期検出回路７が接続され、同期検
出回路７は受信信号から同期パターンを検出して同期信
号を発生し、この同期信号は回線終端６における受信デ
ータフレームの分解に際し、フレームの同期をとるため
に用いられる。
出回路７は受信信号から同期パターンを検出して同期信
号を発生し、この同期信号は回線終端６における受信デ
ータフレームの分解に際し、フレームの同期をとるため
に用いられる。
この場合、伝送終端２におけるイコライザは、一般に受
信信号のピーク値に応じて増幅度を変化させて信号等化
な行っている。すなわちイコライザにおいては、入力信
号レベルが商いときは増幅度を下げ、入力信号レベルが
低いときは増幅度を上げる制御を行っている。従って相
手端末の電源オフ時、あるいは端末が回線から切り離さ
れたような場合には増幅度が最大になり、ノイズによっ
て同期検出回路を同期パターンを誤検出し、これによっ
て回線終端部が誤動作を行うことがある。
信信号のピーク値に応じて増幅度を変化させて信号等化
な行っている。すなわちイコライザにおいては、入力信
号レベルが商いときは増幅度を下げ、入力信号レベルが
低いときは増幅度を上げる制御を行っている。従って相
手端末の電源オフ時、あるいは端末が回線から切り離さ
れたような場合には増幅度が最大になり、ノイズによっ
て同期検出回路を同期パターンを誤検出し、これによっ
て回線終端部が誤動作を行うことがある。
また受信信号がトランス１からゲート回路を経てイコラ
イザ・＼接続されている場合は、ゲート回路やイコライ
ザの性能が十分でないとき送信データによってクロスト
ークな生じ、前述のようにイコライザの利得が最大にな
っている場合には、クロストークによって同期パターン
の誤検出を生じることがある。
イザ・＼接続されている場合は、ゲート回路やイコライ
ザの性能が十分でないとき送信データによってクロスト
ークな生じ、前述のようにイコライザの利得が最大にな
っている場合には、クロストークによって同期パターン
の誤検出を生じることがある。
発明の目的
本発明はこのような従来技術の問題点を解決しようとす
るものであって、その目的は、受信時ノイズや送信デー
タのクロストークによって同期パターンの誤検出を行う
ことがない同期回路方式を提供することにある。
るものであって、その目的は、受信時ノイズや送信デー
タのクロストークによって同期パターンの誤検出を行う
ことがない同期回路方式を提供することにある。
発明の実施例
第２図は本発明の同期回路方式の一実施例の構成を示し
たものであって、第１図における伝送終端２１回線終＠
３および同期検出回路７の部分に対応して示されている
。同図において１１はゲート回路、１２はイコライザ、
１６はバイポーラ／ユニポーラ変換回路、１４はディジ
タルＰＬＬ回路、１５はエラスチックメモリ、１６は直
並列変換部、１７はレジスタ、１８は同期パターン検出
回路、１９は前方保護回路、２０は後方保護回路、２１
はフリップフロップ、２２は並直列変換部、２６はユニ
ポーラ／バイポーラ変換回路、２４はインバータである
。
たものであって、第１図における伝送終端２１回線終＠
３および同期検出回路７の部分に対応して示されている
。同図において１１はゲート回路、１２はイコライザ、
１６はバイポーラ／ユニポーラ変換回路、１４はディジ
タルＰＬＬ回路、１５はエラスチックメモリ、１６は直
並列変換部、１７はレジスタ、１８は同期パターン検出
回路、１９は前方保護回路、２０は後方保護回路、２１
はフリップフロップ、２２は並直列変換部、２６はユニ
ポーラ／バイポーラ変換回路、２４はインバータである
。
第２図において、送信と受信とはそれぞれ送信タイミン
グ信号と受信タイミング（ｉ号とに応じて、一定時間ご
とに交互に行われる。ゲート回路１１ Ｔ！。
グ信号と受信タイミング（ｉ号とに応じて、一定時間ご
とに交互に行われる。ゲート回路１１ Ｔ！。
受信タイミング信号によって開いて、受信信号をイコラ
イザ１２に入力する。イコライザ１２は受信信号レベル
に応じてその増幅度を変化することによって振幅等化を
行う。バイポーラ／ユニポーラ変換回路１３は等化され
たバイポーラ信号からなる受信データなユニポーラ信号
に変換する。ディジタルＰＬＬ回路１４はユニポーラ信
号出力からクロックな再生して受信クロックＲＣＬＫと
して出力する。エラスチックメモリ１５はユニポーラ信
号出力を受信クロックＲＣＬ Ｋによって読込み、内部
クロックＣＬＫによって読出すことによって、信号のり
タイミングを行う。直並列変換部１６はシフトレジスタ
からなりエラスチックメモリ１５の出力を内部クロック
ＣＬＫによって直列に読込んで並列出力を発生する。レ
ジスタ１７は直並列変換部１６の並列出力を保持し、同
期信号に応じて読出すことによって図示されない信号処
理部に対し、受信信号を１フレームごとに出力する。１
８は同期パターン検出部であって、通常、受信フレーム
の上位ビットに付加されている同期パターンを直並列変
換部１６から入力され、これを内部に保持している同期
パターンと比較して、−＝したとき検出信号を、一致し
ないとき未検出信号を出力する。前方保護回路１９は未
検出信号から検出信号・＼の遷移に応じて適当な前方保
護を行ってフリップフロップ２１をセットし、後方保護
回路２０は検出信号から未検出信号・＼の遷移に応じて
適当な後方保護を行ってフリップフロップ２１をリセッ
トする。フリップフロップ２１のＱ出力は同期信号とし
てレジスタ１７におけるデータフレームの読出しに用い
られる。
イザ１２に入力する。イコライザ１２は受信信号レベル
に応じてその増幅度を変化することによって振幅等化を
行う。バイポーラ／ユニポーラ変換回路１３は等化され
たバイポーラ信号からなる受信データなユニポーラ信号
に変換する。ディジタルＰＬＬ回路１４はユニポーラ信
号出力からクロックな再生して受信クロックＲＣＬＫと
して出力する。エラスチックメモリ１５はユニポーラ信
号出力を受信クロックＲＣＬ Ｋによって読込み、内部
クロックＣＬＫによって読出すことによって、信号のり
タイミングを行う。直並列変換部１６はシフトレジスタ
からなりエラスチックメモリ１５の出力を内部クロック
ＣＬＫによって直列に読込んで並列出力を発生する。レ
ジスタ１７は直並列変換部１６の並列出力を保持し、同
期信号に応じて読出すことによって図示されない信号処
理部に対し、受信信号を１フレームごとに出力する。１
８は同期パターン検出部であって、通常、受信フレーム
の上位ビットに付加されている同期パターンを直並列変
換部１６から入力され、これを内部に保持している同期
パターンと比較して、−＝したとき検出信号を、一致し
ないとき未検出信号を出力する。前方保護回路１９は未
検出信号から検出信号・＼の遷移に応じて適当な前方保
護を行ってフリップフロップ２１をセットし、後方保護
回路２０は検出信号から未検出信号・＼の遷移に応じて
適当な後方保護を行ってフリップフロップ２１をリセッ
トする。フリップフロップ２１のＱ出力は同期信号とし
てレジスタ１７におけるデータフレームの読出しに用い
られる。
一方、並直列変換部２２はシフトレジスタからなり送信
データを並列に入力されるとともに、その上位ビットに
同期パターンを付加されて保持し、送信タイミングに応
じてその内容を直列に出力する。この信号はユニポーラ
信号であって、ユニポーラ／バイポーラ変換回路２３は
これをバイポーラ信号に変換して、送信信号としてトラ
ンス１を経て伝送路・＼出力する。
データを並列に入力されるとともに、その上位ビットに
同期パターンを付加されて保持し、送信タイミングに応
じてその内容を直列に出力する。この信号はユニポーラ
信号であって、ユニポーラ／バイポーラ変換回路２３は
これをバイポーラ信号に変換して、送信信号としてトラ
ンス１を経て伝送路・＼出力する。
第２図の回路において、直並列及換部１６にはインバー
タ２４を経て受信タイミング（ｉ号がリセット信号とし
て与えられている。従って受信時間以外においては、直
並列変換部１６は動作を停止し、同期検出回路１８に対
して同期パターンが出力されない。従って同期パターン
検出回路１８は検出信号を発生せず、前方保護回路１９
．後方保護回路２０゜フリップフロップ２１を介して同
期信号が発生することがない。そのためレジスタ１７か
ら受信フレームの読出しが行われないので、誤った受信
データが出力されることがない。
タ２４を経て受信タイミング（ｉ号がリセット信号とし
て与えられている。従って受信時間以外においては、直
並列変換部１６は動作を停止し、同期検出回路１８に対
して同期パターンが出力されない。従って同期パターン
検出回路１８は検出信号を発生せず、前方保護回路１９
．後方保護回路２０゜フリップフロップ２１を介して同
期信号が発生することがない。そのためレジスタ１７か
ら受信フレームの読出しが行われないので、誤った受信
データが出力されることがない。
このように第２図の回路では、受信時以外は直並列変換
部１６から同期パターン検出回路１８に対して同期パタ
ーンが出力されないため、相手端末の電源オフ時や端末
が回線から切り離された状態でイコライザの増幅度が最
大になっているときでも、ノイズまたは送信データに基
づくクロスト−りによって、同期パターンを誤検出して
誤動作することがない。
部１６から同期パターン検出回路１８に対して同期パタ
ーンが出力されないため、相手端末の電源オフ時や端末
が回線から切り離された状態でイコライザの増幅度が最
大になっているときでも、ノイズまたは送信データに基
づくクロスト−りによって、同期パターンを誤検出して
誤動作することがない。
第６図は本発明の同期回路方式の他の実施例の構成を示
している。同図において第２図におけると同じ部分は同
じ番号を用いて示されており、２５はゲートである。
している。同図において第２図におけると同じ部分は同
じ番号を用いて示されており、２５はゲートである。
第６図において、ゲート２５は受信タイミング信号を与
えられたとき開き、それ以外のときは閉じている。従っ
て受信時間以外においては、同期検出回路１８には同期
パターンが入力されず同期信号が発生しない。
えられたとき開き、それ以外のときは閉じている。従っ
て受信時間以外においては、同期検出回路１８には同期
パターンが入力されず同期信号が発生しない。
従って第６図の回路の場合も、相手端末の電源オフ時や
端末が回線から切り離された状態でイコライザが増幅度
最大になっているときでも、ノイズまたは送信データに
基づくクロストークによって同期パターンを誤検出して
誤動作することがない。なお第６図の回路において受信
タイミング信号によって制御されるゲート２５を設ける
代りに、受信タイミング信号を与えたとき同期パターン
検出回路が動作可能になるようにしてもよい。
端末が回線から切り離された状態でイコライザが増幅度
最大になっているときでも、ノイズまたは送信データに
基づくクロストークによって同期パターンを誤検出して
誤動作することがない。なお第６図の回路において受信
タイミング信号によって制御されるゲート２５を設ける
代りに、受信タイミング信号を与えたとき同期パターン
検出回路が動作可能になるようにしてもよい。
発明の詳細
な説明したように本発明の同期回路方式によれは、受信
フレームを分解するシフトレジスタの動作を停止するか
または同期検出回路・＼の入力を遮断する等の方法によ
って、受信時間以外は同期検出回路・＼同期パターンが
入力されないようにしたので、相手端末の電源オフ時や
端末が回線から切り離されたため伝送終端におけるイコ
ライザの増幅度が上昇した場合に、ノイズや送信データ
に基づくりａストークによって同期パターンの誤検出を
生じることがなく、従って伝送終端において受信信号を
取り込むためのゲート回路や受信信号を等化するイコラ
イザに高度な性能を要求されることがなくなり、径済的
に終端回路を構成することができる。
フレームを分解するシフトレジスタの動作を停止するか
または同期検出回路・＼の入力を遮断する等の方法によ
って、受信時間以外は同期検出回路・＼同期パターンが
入力されないようにしたので、相手端末の電源オフ時や
端末が回線から切り離されたため伝送終端におけるイコ
ライザの増幅度が上昇した場合に、ノイズや送信データ
に基づくりａストークによって同期パターンの誤検出を
生じることがなく、従って伝送終端において受信信号を
取り込むためのゲート回路や受信信号を等化するイコラ
イザに高度な性能を要求されることがなくなり、径済的
に終端回路を構成することができる。
第１図はディジタル伝送路の終端部の構成を示す図、第
２図および第３図はそれぞれ本発明の同期回路方式の一
実施例の構成を示すブロック図である。 １・・・トランス、２・・・伝送終端、６・・・回線終
端、４・・・信号処理部、５・・・マイクロプロセッサ
、６・・・インタフェース部、７・・・同期検出回路、
１１・・・ゲート回路（Ｇ）、１２・・・イコライザ（
ＥＱＬ）、 １３・・・バイポーラ／ユニポーラ変換回
路（Ｂ／Ｕ ）、１４・・・ディジタルＰＬＬ回路（Ｄ
ＰＬＬ）、１５・・・エラスチックメモリ（ＥＳ）、１
６・・・直並列変換部（Ｓ→Ｐ）、１７・・・レジスタ
（ＲＥＧ）、１８・・・同期パターン検出回路、１９・
・・前方保護回路、２０・・・後方保護回路、２１・・
・フリッププロップ（ＦＦ）、２２・・・並直列置換部
（ｐ−＋ｓ ）、２５・・・ユニポーラ／バイポーラ変
換回路（Ｕ／Ｂ）、２４・・・インバータ、２５・・・
ゲート 特許出願人 富士通株式会社 代理人 弁理士玉蟲久五部 （外１名）
２図および第３図はそれぞれ本発明の同期回路方式の一
実施例の構成を示すブロック図である。 １・・・トランス、２・・・伝送終端、６・・・回線終
端、４・・・信号処理部、５・・・マイクロプロセッサ
、６・・・インタフェース部、７・・・同期検出回路、
１１・・・ゲート回路（Ｇ）、１２・・・イコライザ（
ＥＱＬ）、 １３・・・バイポーラ／ユニポーラ変換回
路（Ｂ／Ｕ ）、１４・・・ディジタルＰＬＬ回路（Ｄ
ＰＬＬ）、１５・・・エラスチックメモリ（ＥＳ）、１
６・・・直並列変換部（Ｓ→Ｐ）、１７・・・レジスタ
（ＲＥＧ）、１８・・・同期パターン検出回路、１９・
・・前方保護回路、２０・・・後方保護回路、２１・・
・フリッププロップ（ＦＦ）、２２・・・並直列置換部
（ｐ−＋ｓ ）、２５・・・ユニポーラ／バイポーラ変
換回路（Ｕ／Ｂ）、２４・・・インバータ、２５・・・
ゲート 特許出願人 富士通株式会社 代理人 弁理士玉蟲久五部 （外１名）
Claims (1)
- 相手端末との間でデータの送受信を行うとともに受信信
号の等化を行う伝送終端と伝送されたフレームを分解し
てデータを抽出するとともに入力データによって伝送す
るフレームを組立てる回線終端と該回線終端で分解され
た受信フレーム中の同期パターンを入力されて受信同期
信号を発生する同期検出回路とを具えた２線式時分割方
向制御方式のデータ伝送終端回路において、受信時間以
外は前記同期検出回路・＼同期パターンが入力されない
ようにする手段を設けたことを特徴とする同期回路方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183722A JPS6075143A (ja) | 1983-09-30 | 1983-09-30 | 同期回路方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58183722A JPS6075143A (ja) | 1983-09-30 | 1983-09-30 | 同期回路方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6075143A true JPS6075143A (ja) | 1985-04-27 |
Family
ID=16140813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58183722A Pending JPS6075143A (ja) | 1983-09-30 | 1983-09-30 | 同期回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6075143A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0336624A2 (en) * | 1988-03-28 | 1989-10-11 | Kabushiki Kaisha Toshiba | Data reproducing apparatus |
| US7175292B2 (en) | 2001-08-06 | 2007-02-13 | Schefenacker Vision Systems Australia Pty Ltd | Hand adjustable vehicle mirror mechanism |
-
1983
- 1983-09-30 JP JP58183722A patent/JPS6075143A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0336624A2 (en) * | 1988-03-28 | 1989-10-11 | Kabushiki Kaisha Toshiba | Data reproducing apparatus |
| US7175292B2 (en) | 2001-08-06 | 2007-02-13 | Schefenacker Vision Systems Australia Pty Ltd | Hand adjustable vehicle mirror mechanism |
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