JPS6049328B2 - １０進４倍数生成回路 - Google Patents
１０進４倍数生成回路Info
- Publication number
- JPS6049328B2 JPS6049328B2 JP55142922A JP14292280A JPS6049328B2 JP S6049328 B2 JPS6049328 B2 JP S6049328B2 JP 55142922 A JP55142922 A JP 55142922A JP 14292280 A JP14292280 A JP 14292280A JP S6049328 B2 JPS6049328 B2 JP S6049328B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- binary
- output
- input
- digit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/491—Computations with decimal numbers radix 12 or 20.
- G06F7/4915—Multiplying; Dividing
Landscapes
- Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
Description
【発明の詳細な説明】
本発明は、２進化ル追放の４倍数（２進化ｗ追放）を生
成するためのル進４倍数生成回路に関する。
成するためのル進４倍数生成回路に関する。
２進化１０追数の４倍数を生成する方法としては、２進
化ｗ追放をｗ進演算器で４回加算する方法があるが、こ
れは演算に要する時間が長く、高速性が要求される分野
では用いることができない。
化ｗ追放をｗ進演算器で４回加算する方法があるが、こ
れは演算に要する時間が長く、高速性が要求される分野
では用いることができない。
そこで従来は、第１図に示す川進４倍数生成回路が広く
用いられている。
用いられている。
この回路を簡単に説明すると、４倍すべき２進化ｍ追放
（入力２進化ｍ追放）はシフト回路４によつて上位桁側
へ２ビットシフトされて２進演算器１の一方の入力とな
る。
（入力２進化ｍ追放）はシフト回路４によつて上位桁側
へ２ビットシフトされて２進演算器１の一方の入力とな
る。
また入力２進化ル追放は、各桁が符号化回路２によつて
第２図に示す符号化規則にしたがつて符号化され、さら
にシフト回路３によつて上位桁側に１ビットシフトされ
たのち２進演算器１の他方の入力となる。２進演算器１
はその２つの入力を２進加算し、入力２進化ｗ追放を４
倍した２進化ル追放を出力する。
第２図に示す符号化規則にしたがつて符号化され、さら
にシフト回路３によつて上位桁側に１ビットシフトされ
たのち２進演算器１の他方の入力となる。２進演算器１
はその２つの入力を２進加算し、入力２進化ｗ追放を４
倍した２進化ル追放を出力する。
ところで、上記従来の川進４倍数生成回路にはノ次によ
うな問題点がある。すなわち、符号化回路２は入力２進
化ｍ追放の各桁を単独で符号化することができず、下位
桁を参照する必要がある。具体的には、第２図に示すよ
うに、入力桁（００１０）Ｏ、（０１１１）２に対する
出力符は、その１つ下５位の桁の値によつて変わる。
うな問題点がある。すなわち、符号化回路２は入力２進
化ｍ追放の各桁を単独で符号化することができず、下位
桁を参照する必要がある。具体的には、第２図に示すよ
うに、入力桁（００１０）Ｏ、（０１１１）２に対する
出力符は、その１つ下５位の桁の値によつて変わる。
これは、符号化回路３の高速化の妨げになつている。ま
た符号化回路２は桁単位あるいはバイト単位の論理ブロ
ックに構成することが多いが、その場合各論理ブロック
間でのやりとりが必要であることが、論理ブロツク実装
上の支障となつている。したがつて本発明の目的は、上
記の如き問題点を解消したｗ進４倍数生成回路を提供す
ることにある。
た符号化回路２は桁単位あるいはバイト単位の論理ブロ
ックに構成することが多いが、その場合各論理ブロック
間でのやりとりが必要であることが、論理ブロツク実装
上の支障となつている。したがつて本発明の目的は、上
記の如き問題点を解消したｗ進４倍数生成回路を提供す
ることにある。
本発明のもう１つの目的は、ｗ進演算処理が可能な処理
装置が備えるｗ進演算回路内の６加算回路および６減算
回路を有効に利用できる１攻４倍数生成回路を提供する
ことにある。
装置が備えるｗ進演算回路内の６加算回路および６減算
回路を有効に利用できる１攻４倍数生成回路を提供する
ことにある。
しかして本発明によるｗ進４倍数生成回路の主要な特徴
は、入力２進化ｗ進数の各桁を下位桁と関係なく符号化
する符号化回路をいるとともに、２進加算を行なう２進
演算器の入力側に６加算回路をまた出力側に減算回路を
設けた点にある。
は、入力２進化ｗ進数の各桁を下位桁と関係なく符号化
する符号化回路をいるとともに、２進加算を行なう２進
演算器の入力側に６加算回路をまた出力側に減算回路を
設けた点にある。
以下、実施例によつて本発明を詳細に説明する。第３図
は本発明にかかるｗ進４倍数生成回路のブロック図であ
る。４倍数を求めようとする入力２進化１雉数はシフト
回路４によつて左（上行桁側）へ２ビットシフトされて
、ｗ進演算回路７内の２進演算器１の一方の入力となる
。
は本発明にかかるｗ進４倍数生成回路のブロック図であ
る。４倍数を求めようとする入力２進化１雉数はシフト
回路４によつて左（上行桁側）へ２ビットシフトされて
、ｗ進演算回路７内の２進演算器１の一方の入力となる
。
また入力２進化ｗ進数は符号化回路８によつて符号化さ
れ、さらにシフト回路３によつて左（上位桁側）へ１ビ
ットされたのち、ｗ進演算回路７内のｗ進演算補正用の
６加算回路５に入力される。この６加算回路５の出力は
２進演算器１の他方の入力となる。２進演算器１はその
２つの入力を２進加算し、その結果をｗ進演算補正用の
６減算回路６に入力する。
れ、さらにシフト回路３によつて左（上位桁側）へ１ビ
ットされたのち、ｗ進演算回路７内のｗ進演算補正用の
６加算回路５に入力される。この６加算回路５の出力は
２進演算器１の他方の入力となる。２進演算器１はその
２つの入力を２進加算し、その結果をｗ進演算補正用の
６減算回路６に入力する。
この６減算回路６の出力が、求めようとしていた４倍数
（２進化ｗ進数）である。符号化回路８の入出力の対応
は第４図ａに示す．通りである。
（２進化ｗ進数）である。符号化回路８の入出力の対応
は第４図ａに示す．通りである。
同図から明らかなように、符号化回路８は、入力２進化
ｗ進数の各桁を他の桁と関係なく符号化する。６加算回
路５の入出力の対応は第４図ｂに示す通りてあり、また
６減算回路６の入出力の対応は；第４図ｃに示す通りで
ある。
ｗ進数の各桁を他の桁と関係なく符号化する。６加算回
路５の入出力の対応は第４図ｂに示す通りてあり、また
６減算回路６の入出力の対応は；第４図ｃに示す通りで
ある。
次に入力２進化ｗ進数（イ）１０１，１００１）２つま
り１０進の５９の４倍数を生成する場合を例にして、動
作を説明する。
り１０進の５９の４倍数を生成する場合を例にして、動
作を説明する。
この場合、入力２進化ｗ進数の各桁は第４図Ａ４に示す
規則にしたがつて符号化回路８で符号化される。
規則にしたがつて符号化回路８で符号化される。
したがつて、シフト回路３には（１１１０，１００１）
２が入力され、それを上位置桁を含めて１ビット左シフ
トした（イ）００１，１１０１，００１０）２が６加算
回路５に与えられ、そこで各桁に（イ）１１０）２が２
進加算される。ただし、下位２桁目から桁上げが生じる
が、この桁上げは上位桁へは伝播されず捨てられる。し
たがつて、６加算回路５の出力は（０１１１，００１１
，１０００）２となる。一方シフト回路４の出力は（イ
）００１，０１１０，０１００）２である。したがつて
、２進演算器１の加算結果は（１０００，１００１，１
１００）２となる。この２進加算でいずれの桁からも桁
上りは発生しない。したがつて６減算回路６はフ全ての
入力桁から（イ）１１０）２を減算し、その結果は（０
０１０，００１１，０１１０）２すなわち１０進数の２
３６である。これは明らかに入力２進化１攻数の４倍数
である。尚、２進演算器１における２進加算で桁上りの
・あつた桁については、第４図ｃに示すように、６減算
回路６はその入力桁をそのまま出力する。
２が入力され、それを上位置桁を含めて１ビット左シフ
トした（イ）００１，１１０１，００１０）２が６加算
回路５に与えられ、そこで各桁に（イ）１１０）２が２
進加算される。ただし、下位２桁目から桁上げが生じる
が、この桁上げは上位桁へは伝播されず捨てられる。し
たがつて、６加算回路５の出力は（０１１１，００１１
，１０００）２となる。一方シフト回路４の出力は（イ
）００１，０１１０，０１００）２である。したがつて
、２進演算器１の加算結果は（１０００，１００１，１
１００）２となる。この２進加算でいずれの桁からも桁
上りは発生しない。したがつて６減算回路６はフ全ての
入力桁から（イ）１１０）２を減算し、その結果は（０
０１０，００１１，０１１０）２すなわち１０進数の２
３６である。これは明らかに入力２進化１攻数の４倍数
である。尚、２進演算器１における２進加算で桁上りの
・あつた桁については、第４図ｃに示すように、６減算
回路６はその入力桁をそのまま出力する。
また、符号化回路８は入力桁（０１０１）２，（０１１
０）２，（０１１１）２のそれぞれに対し（０１１０）
２を出力するようにしてもよい。ただしこの場合、６加
・算回路５の加算時に各桁から桁上げに上位桁に伝播す
る必要がある。第５図は前述の本発明によるｗ進４倍数
生成回路を応用した２進化１攻変換回路のブロック図で
ある。
０）２，（０１１１）２のそれぞれに対し（０１１０）
２を出力するようにしてもよい。ただしこの場合、６加
・算回路５の加算時に各桁から桁上げに上位桁に伝播す
る必要がある。第５図は前述の本発明によるｗ進４倍数
生成回路を応用した２進化１攻変換回路のブロック図で
ある。
点数９で囲んだ部分が第３図に示した１姻４倍数生成回
路である。シフト回路４の最下位ビット入力のさらに下
位に２ビット入力があり、これに２ビット左シフト回路
１０のキャリービット（２ビット）が入力される。シフ
ト回路１０は２進化ｗ進数に変換すべき２進数が入力さ
れるもので、その下位２ビットには（イ）０）が挿入さ
れる。またｍ演算回路７（第３図に示すように、２進演
算器、６加算回路、６減算回路を含む）の出力は符号化
回路８に戻される。次に動作を説明する。
路である。シフト回路４の最下位ビット入力のさらに下
位に２ビット入力があり、これに２ビット左シフト回路
１０のキャリービット（２ビット）が入力される。シフ
ト回路１０は２進化ｗ進数に変換すべき２進数が入力さ
れるもので、その下位２ビットには（イ）０）が挿入さ
れる。またｍ演算回路７（第３図に示すように、２進演
算器、６加算回路、６減算回路を含む）の出力は符号化
回路８に戻される。次に動作を説明する。
まず、２進化用進数に変換すべき２進数がシフト回路１
０に入力され、また１雉４倍数生成回路９はクリアされ
る。
０に入力され、また１雉４倍数生成回路９はクリアされ
る。
シフト回路１０が左に２ビットシフトし、そのキャリー
ビットつまり入力された２進数の上位２ビットがシフト
回路４の下位２ビットに挿入される。次に、シフト回路
１０にその直前の出力が入力され、同時にその下位２ビ
ットに（イ）Ｏ）が挿入される。ついでシフト回路１０
の内容が左に２ビットシフトされ、２ビットのキャリー
ビットがシフト回路４の下位２ビットに挿入される。こ
の操作はシフト回路１０に最初に入力された２進数がす
べて左にシフトされるまで繰り返される。一方、１雉４
倍数生成回路９はシフト回路１０のシフト動作のたびに
前述した操作を実行し、その出力を符号化回路８に戻し
、次の操作に用いる。このようにして、ｗ進４倍数生成
回路９の出力として最終的に求めようとする２進化ｗ進
数が得られる。
ビットつまり入力された２進数の上位２ビットがシフト
回路４の下位２ビットに挿入される。次に、シフト回路
１０にその直前の出力が入力され、同時にその下位２ビ
ットに（イ）Ｏ）が挿入される。ついでシフト回路１０
の内容が左に２ビットシフトされ、２ビットのキャリー
ビットがシフト回路４の下位２ビットに挿入される。こ
の操作はシフト回路１０に最初に入力された２進数がす
べて左にシフトされるまで繰り返される。一方、１雉４
倍数生成回路９はシフト回路１０のシフト動作のたびに
前述した操作を実行し、その出力を符号化回路８に戻し
、次の操作に用いる。このようにして、ｗ進４倍数生成
回路９の出力として最終的に求めようとする２進化ｗ進
数が得られる。
尚、ここに述べた２進１雉変換回路は、２進数をＢ＝Ｂ
Ｏ，ｂｌ，ｌ）２・・・Ｂｎと表わした場合、ｗ進数表
現では、Ｂ＝４（・・・４（４（４×０＋玩ｂ１）＋Ｂ
２ｂ３）＋・・・）＋Ｂｎ−１ｂｎと表わせることを利
用したものである。
Ｏ，ｂｌ，ｌ）２・・・Ｂｎと表わした場合、ｗ進数表
現では、Ｂ＝４（・・・４（４（４×０＋玩ｂ１）＋Ｂ
２ｂ３）＋・・・）＋Ｂｎ−１ｂｎと表わせることを利
用したものである。
本発明の１攻４倍数生成回路は以上に述べた構成であり
、次のような効果が得られる。
、次のような効果が得られる。
まず符号化回路は入力２進化ｗ進数の各桁を他の桁の参
照を要することなく所定の規則によつて符号化するため
、符号化速度を容易に高速化でき、したがつてｗ進４倍
数の生成速度を向上できる。同じ理由から、符号化回路
を桁単位またはバイト単位の論理ブロックで構成する楊
合、論理ブロック間でのやりとりが不要で各論理ブロッ
クの実装が容易になる。また２進化ｗ進数を扱う処理装
置が備えている１雉演算回路（内の６加減算回路）を有
効に利用できる。
照を要することなく所定の規則によつて符号化するため
、符号化速度を容易に高速化でき、したがつてｗ進４倍
数の生成速度を向上できる。同じ理由から、符号化回路
を桁単位またはバイト単位の論理ブロックで構成する楊
合、論理ブロック間でのやりとりが不要で各論理ブロッ
クの実装が容易になる。また２進化ｗ進数を扱う処理装
置が備えている１雉演算回路（内の６加減算回路）を有
効に利用できる。
第１図は従来のｗ進４倍数生成回路のブロック図、第２
図は第１図中の符号化回路の入出力の対応を示す表図、
第３図は本発明によるｗ進４倍数生成回路の一実施例を
示すブロック図、第４図ａは第３図中の符号化回路の入
出力の対応を示す表図、第４図ｂは第３図中の６加算回
路の入出力の対応を示す表図、第４図ｃは第３図中の６
減算回・路の入出力の対応を示す表図、第５図は第３図
のｗ進４倍数生成回路を応用した２進化ｗ進数変換回路
の一例を示すブロック図である。 １・・・２進演算器、３，４，１０・・・シフト回路、
５・・・６加算回路、６・・・６減算回路、７・・・１
雉演算フ回路、８・・・符号化回路。
図は第１図中の符号化回路の入出力の対応を示す表図、
第３図は本発明によるｗ進４倍数生成回路の一実施例を
示すブロック図、第４図ａは第３図中の符号化回路の入
出力の対応を示す表図、第４図ｂは第３図中の６加算回
路の入出力の対応を示す表図、第４図ｃは第３図中の６
減算回・路の入出力の対応を示す表図、第５図は第３図
のｗ進４倍数生成回路を応用した２進化ｗ進数変換回路
の一例を示すブロック図である。 １・・・２進演算器、３，４，１０・・・シフト回路、
５・・・６加算回路、６・・・６減算回路、７・・・１
雉演算フ回路、８・・・符号化回路。
Claims (1)
- 【特許請求の範囲】 １ 入力される２進化１０進数の各桁を他の桁と無関係
に所定の規則にしたがつて４ビットの符号に変換する符
号化回路と、該符号化回路の出力を上位桁側へ１ビット
シフトして出力する第１のシフト回路と、該第１のシフ
ト回路の出力の各桁に（０１１０）＿２を２進加算する
６加算回路と、該入力２進化１０進数を上位桁側へ２ビ
ットシフトして出力する第２のシフト回路と、該第２の
シフト回路の出力と該６加算回路の出力を２進加算する
２進演算器と、該２進演算器の出力のうち、その２進加
算時に桁上げのなかつた桁は（０１１０）＿２を２進減
算して出力し、桁上げのあつた桁はそのまま出力する６
減算回路とを具備し、該６減算回路の出力として該入力
２進化１０進数の４倍数を得ることを特徴とする１０進
４倍数生成回路。 ２ 前記符号化回路は、入力２進化１０進数の各桁をそ
の桁が（００００）＿２，（０００１）＿２，（００１
０）＿２，（００１１）＿２のいずれかであれば（００
００）＿２に変換し、（０１００）＿２であれば（００
１１）＿２に変換し、（０１０１）＿２，（０１１０）
＿２，（０１１１）＿２のいずれかであれば（１１１０
）＿２に変換し、（１０００）＿２，（１００１）＿２
のいずれかであれば（１００１）＿２に変換し、前記６
加算回路は各桁からの桁上げを捨てるようにして成るこ
とを特徴とする特許請求の範囲第１項記載の１０進４倍
数生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55142922A JPS6049328B2 (ja) | 1980-10-15 | 1980-10-15 | １０進４倍数生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55142922A JPS6049328B2 (ja) | 1980-10-15 | 1980-10-15 | １０進４倍数生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5769450A JPS5769450A (en) | 1982-04-28 |
| JPS6049328B2 true JPS6049328B2 (ja) | 1985-11-01 |
Family
ID=15326743
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55142922A Expired JPS6049328B2 (ja) | 1980-10-15 | 1980-10-15 | １０進４倍数生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049328B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01224516A (ja) * | 1988-02-29 | 1989-09-07 | Mitsubishi Electric Corp | 流体軸受装置 |
| KR101478888B1 (ko) * | 2010-02-26 | 2015-01-06 | 허스키 인젝션 몰딩 시스템즈 리미티드 | 최종 형상의 용기로 취입 성형하기에 적합한 프리폼 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8566385B2 (en) | 2009-12-02 | 2013-10-22 | International Business Machines Corporation | Decimal floating point multiplier and design structure |
-
1980
- 1980-10-15 JP JP55142922A patent/JPS6049328B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01224516A (ja) * | 1988-02-29 | 1989-09-07 | Mitsubishi Electric Corp | 流体軸受装置 |
| KR101478888B1 (ko) * | 2010-02-26 | 2015-01-06 | 허스키 인젝션 몰딩 시스템즈 리미티드 | 최종 형상의 용기로 취입 성형하기에 적합한 프리폼 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5769450A (en) | 1982-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5500812A (en) | Multiplication circuit having rounding function | |
| EP0469841B1 (en) | Data round-off device | |
| US4628472A (en) | Binary multiplier using ternary code | |
| JPS6049328B2 (ja) | １０進４倍数生成回路 | |
| JPH0149973B2 (ja) | ||
| Ahmed et al. | Multiplier design using RBSD number system | |
| JPH0519170B2 (ja) | ||
| JPH07118654B2 (ja) | 算術演算装置 | |
| JPH06292165A (ja) | デジタルデータ伝送方法 | |
| EP0353041A2 (en) | Signal processing apparatus and method using modified signed digit arithmetic | |
| JPS6112286B2 (ja) | ||
| JP4204153B2 (ja) | 三値演算回路における符号化方法、三値符号化データの加算方法、三値符号化データの減算方法及び三値演算回路 | |
| SU1003074A1 (ru) | Устройство дл параллельного алгебраического сложени в знакоразр дной системе счислени | |
| JP2699358B2 (ja) | デコーダ回路 | |
| JPH01176120A (ja) | デコーダ回路 | |
| KR0161485B1 (ko) | 산술 연산 장치를 이용한 부스 알고리즘 곱셈 연산 장치 | |
| JPS61274425A (ja) | デイジタル圧縮回路 | |
| JP2890412B2 (ja) | 符号変換回路 | |
| SU1084798A1 (ru) | Устройство дл вычислени остатка по модулю от числа | |
| SU607216A1 (ru) | Устройство дл вычитани дес тичных чисел | |
| SU1541596A1 (ru) | Устройство дл делени | |
| JPH0377538B2 (ja) | ||
| JPH0253819B2 (ja) | ||
| JPH05265715A (ja) | 加算乗算器 | |
| JPH01276227A (ja) | ディジタル四捨五入回路 |