JPS6042971B2 - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS6042971B2 JPS6042971B2 JP52114850A JP11485077A JPS6042971B2 JP S6042971 B2 JPS6042971 B2 JP S6042971B2 JP 52114850 A JP52114850 A JP 52114850A JP 11485077 A JP11485077 A JP 11485077A JP S6042971 B2 JPS6042971 B2 JP S6042971B2
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Description
【発明の詳細な説明】
本発明はバッファメモリ手段を有する情報処理装置に
関する。
関する。
近年、情報処理装置の高速化主段として、バッファメ
モリを採用することが多い。
モリを採用することが多い。
バッファメモリ方式には種々あり、例えば、“’情報処
理1972年7月Vol、13NO、7、第467ペー
ジ〜第473ページ「キャッシュメモリシステム(1)
」・および’’COMPUTERGROUPNEWS)
MARCH1969、第9ページ〜第13ページ「 C
ONCEPTSFORBUFFERSTORAGE」・
に説明されている。主メモリの情報を読み出し一時記憶
するバッファメモリの制御方式の一つにスワツプ方式が
ある。この方式では、主メモリヘの書込要求があり、バ
ッファメモリ上に該書込み要求の対象とする情報が存在
すれば、前記バッファメモリのみ書き換え、主メモリの
内容は更新しない。このとき、バッファメモリの内容と
主メモリの内容とに不一致が生じたことを示すビットを
バッファメモリに記憶されている情報のアドレス情報が
バッファメモリのブロック単位に保持されているディレ
クトリにセットしておき、バッファメモリ上での割当て
を変更する際に前記ビットがセットされているブロック
が置換の対象となつたときに該ブロックの情報を主メモ
リに書込んでいる。 一方、直接ストア方式は、主メモ
リヘの書き込・み要求があると主メモリに書き込むとと
もにバッファメモリにも該書込み要求の対象とする情報
が存在すれば、バッファメモリにも書き込み常に主メモ
リの内容とバッファメモリの内容の対応がとられている
方式であるが、スロツプ方式の方が直・接ストア方式よ
りも性能的に優れているといわれている。
理1972年7月Vol、13NO、7、第467ペー
ジ〜第473ページ「キャッシュメモリシステム(1)
」・および’’COMPUTERGROUPNEWS)
MARCH1969、第9ページ〜第13ページ「 C
ONCEPTSFORBUFFERSTORAGE」・
に説明されている。主メモリの情報を読み出し一時記憶
するバッファメモリの制御方式の一つにスワツプ方式が
ある。この方式では、主メモリヘの書込要求があり、バ
ッファメモリ上に該書込み要求の対象とする情報が存在
すれば、前記バッファメモリのみ書き換え、主メモリの
内容は更新しない。このとき、バッファメモリの内容と
主メモリの内容とに不一致が生じたことを示すビットを
バッファメモリに記憶されている情報のアドレス情報が
バッファメモリのブロック単位に保持されているディレ
クトリにセットしておき、バッファメモリ上での割当て
を変更する際に前記ビットがセットされているブロック
が置換の対象となつたときに該ブロックの情報を主メモ
リに書込んでいる。 一方、直接ストア方式は、主メモ
リヘの書き込・み要求があると主メモリに書き込むとと
もにバッファメモリにも該書込み要求の対象とする情報
が存在すれば、バッファメモリにも書き込み常に主メモ
リの内容とバッファメモリの内容の対応がとられている
方式であるが、スロツプ方式の方が直・接ストア方式よ
りも性能的に優れているといわれている。
従来、前記スロツプ方式によるバッファメモリ手段を
有する処理装置を備えた情報処理システムでは、該処理
装置が主メモリのシステムエリア、即ち、該情報処理シ
ステムの処理装置及びチャネル装置が利用する制御プロ
グラムの情報が記憶されている領域に書き込む場合にも
、他の領域に書き込む場合と同様に前記スワツプ方式で
バッファメモリ手段を制御している。
有する処理装置を備えた情報処理システムでは、該処理
装置が主メモリのシステムエリア、即ち、該情報処理シ
ステムの処理装置及びチャネル装置が利用する制御プロ
グラムの情報が記憶されている領域に書き込む場合にも
、他の領域に書き込む場合と同様に前記スワツプ方式で
バッファメモリ手段を制御している。
従つて、前記処理装置ではシステムエリアの情報につい
てもバッファメモリ上でのみ更新されている場合があり
、その場合に該バッファメモリ手段が故障し、故障ブロ
ックの情報を喪失すると、該ブロックの最新の情報は主
メモリに存在しないため該最新情報を復元できなくなる
。ここで、システムエリアに記憶されている情報システ
ム全体を管理している制御プログラムの重要な情報であ
るので、前記故障によりシステムダウンを生じるという
欠点がある。更に、前記スワツプ方式のバッファメモリ
手段を有する処理装置を複数個備えた多重処理装置構成
の情報処理システムにおいては、前記処理装置の一つが
システムエリアの情報を主メモリから読み出す場合にシ
ステムエリアに記憶されている情報は各処理装置が共通
にアクセスする情報であるため、対象とする情報が他処
理装置のバッファメモリ上で更新されている場合が他の
領域に比べて多くなる。この場合、該処理装置は該他処
理装置にバッファメモリ上にある対象とする情報を主メ
モリに掃き出させた後、主メモリから該情報を読み出す
ので、主メモリから直接読み出す場合に比べてアクセス
時間が増加するという別の欠点がある。本発明の目的は
主メモリの情報をブロック単位に読み出し記憶するバッ
ファメモリ手段を有する処理装置において前記システム
エリアへの書き込みは直接ストア方式に行ないシステム
エリアに記憶されている情報についてはバッファメモリ
の情報と主メモリの情報とを常に一致させることにより
バッファメモリ障害に起因するシステムエリアーに記憶
されている情報の喪失を防ぎ該処理装置及びシステム全
体の信頼性を向上させた情報処理装置を提供することに
ある。
てもバッファメモリ上でのみ更新されている場合があり
、その場合に該バッファメモリ手段が故障し、故障ブロ
ックの情報を喪失すると、該ブロックの最新の情報は主
メモリに存在しないため該最新情報を復元できなくなる
。ここで、システムエリアに記憶されている情報システ
ム全体を管理している制御プログラムの重要な情報であ
るので、前記故障によりシステムダウンを生じるという
欠点がある。更に、前記スワツプ方式のバッファメモリ
手段を有する処理装置を複数個備えた多重処理装置構成
の情報処理システムにおいては、前記処理装置の一つが
システムエリアの情報を主メモリから読み出す場合にシ
ステムエリアに記憶されている情報は各処理装置が共通
にアクセスする情報であるため、対象とする情報が他処
理装置のバッファメモリ上で更新されている場合が他の
領域に比べて多くなる。この場合、該処理装置は該他処
理装置にバッファメモリ上にある対象とする情報を主メ
モリに掃き出させた後、主メモリから該情報を読み出す
ので、主メモリから直接読み出す場合に比べてアクセス
時間が増加するという別の欠点がある。本発明の目的は
主メモリの情報をブロック単位に読み出し記憶するバッ
ファメモリ手段を有する処理装置において前記システム
エリアへの書き込みは直接ストア方式に行ないシステム
エリアに記憶されている情報についてはバッファメモリ
の情報と主メモリの情報とを常に一致させることにより
バッファメモリ障害に起因するシステムエリアーに記憶
されている情報の喪失を防ぎ該処理装置及びシステム全
体の信頼性を向上させた情報処理装置を提供することに
ある。
本発明の他の目的は前記処理装置においてシステムエリ
ア以外の領域への書き込みはスワツプ方一式で行なうこ
とにより該処理装置及びシステム全体の性能を向上させ
た情報処理装置を提供することにある。
ア以外の領域への書き込みはスワツプ方一式で行なうこ
とにより該処理装置及びシステム全体の性能を向上させ
た情報処理装置を提供することにある。
本発明の更に他の目的は前記処理装置においてシステム
エリアへの書き込みを直接ストア方式で行なうことによ
り前記処理装置を複数処理装置システムを構成した場合
に複数の処理装置によるシステムエリアへのアクセス競
合による性能低下を低減させ該処理装置及びシステム全
体の性能を向上させた情報処理装置を提供することにあ
る。
エリアへの書き込みを直接ストア方式で行なうことによ
り前記処理装置を複数処理装置システムを構成した場合
に複数の処理装置によるシステムエリアへのアクセス競
合による性能低下を低減させ該処理装置及びシステム全
体の性能を向上させた情報処理装置を提供することにあ
る。
次に本発明について図面を参照して説明する。第1図は
本発明の一実施例を示すブロック図で、中央処理装置(
以下CPUと略す)2及ひ3、”CPU2及び3が共通
にアクセス可能な2台の主メモリ(以下MMと略す)4
及び5、主メモリ制御装置(以下MCUと略す)1、C
PU2及び3の各々に設けられ仮想τドレス上の狙バイ
ト(以下ページと呼ぶ)毎に該ページの実ページアドレ
スを保持しかつシステムエリア内のページか他の領域の
ページかを示すシステムエリア表示子(以下Sビットと
略す)を保持するアドレス変換バッファ6及び7、CP
U2及び3の各々に設けられMM4,5の情報をブロッ
ク単位に読み出し一時記憶するバッファメモリ(以下B
Mと略す)8及び9、BM8,9に記憶されている情報
のアドレス情報、対応ブロックの情報の有効性を示す有
効性表示子(以下■ビットと略す)及びBM8,9にの
み書き込みが行なわれMM4及び5との対応がくずれて
いることを示す書込表示子(以下Wビットと略す)をB
M8,9のブロック対応に保持する第1ディレクトリ1
0,11およびCPU2及び3がBM8,9及びMM4
,5に書込む際に書込み対象ブロックが他CPU(7)
BMに存在するか否か又MM4,5から新たなブロック
を読み出す際に読み出し対象ブロックが他CPU(7)
BMで更新されているか否かを検知するためMCUlに
設けられ第1デイレクトI川0,11と同一の情報を保
持する第2ディレクトリ1『,1「を有する本発明の装
置を含む情報処理システムが示されている。MCUlは
CPU2及び3のMM5及び6へのアクセスを制御する
装置であり、CPU2及び3、MM5及び6とMCUl
間のデータ線15,17,16,18,25,27,2
6及び28は各々4バイト幅である。
本発明の一実施例を示すブロック図で、中央処理装置(
以下CPUと略す)2及ひ3、”CPU2及び3が共通
にアクセス可能な2台の主メモリ(以下MMと略す)4
及び5、主メモリ制御装置(以下MCUと略す)1、C
PU2及び3の各々に設けられ仮想τドレス上の狙バイ
ト(以下ページと呼ぶ)毎に該ページの実ページアドレ
スを保持しかつシステムエリア内のページか他の領域の
ページかを示すシステムエリア表示子(以下Sビットと
略す)を保持するアドレス変換バッファ6及び7、CP
U2及び3の各々に設けられMM4,5の情報をブロッ
ク単位に読み出し一時記憶するバッファメモリ(以下B
Mと略す)8及び9、BM8,9に記憶されている情報
のアドレス情報、対応ブロックの情報の有効性を示す有
効性表示子(以下■ビットと略す)及びBM8,9にの
み書き込みが行なわれMM4及び5との対応がくずれて
いることを示す書込表示子(以下Wビットと略す)をB
M8,9のブロック対応に保持する第1ディレクトリ1
0,11およびCPU2及び3がBM8,9及びMM4
,5に書込む際に書込み対象ブロックが他CPU(7)
BMに存在するか否か又MM4,5から新たなブロック
を読み出す際に読み出し対象ブロックが他CPU(7)
BMで更新されているか否かを検知するためMCUlに
設けられ第1デイレクトI川0,11と同一の情報を保
持する第2ディレクトリ1『,1「を有する本発明の装
置を含む情報処理システムが示されている。MCUlは
CPU2及び3のMM5及び6へのアクセスを制御する
装置であり、CPU2及び3、MM5及び6とMCUl
間のデータ線15,17,16,18,25,27,2
6及び28は各々4バイト幅である。
また信号線19,20はMCUlがCPU2,3にコマ
ンドを送出するための信号線で各々4バイト幅である。
MCUlはCPU2及び3からのリクエストをCPU2
がCPU3より高い優先順位で受付け、リクエストを受
けた装置からのMMアクセス要求をアクセス後のMM4
,5からの応答情報を返すべきCPU2,3を示す要求
元コードとともにアクセスアドレスの最上位ビットで決
まるMMに送出する。
ンドを送出するための信号線で各々4バイト幅である。
MCUlはCPU2及び3からのリクエストをCPU2
がCPU3より高い優先順位で受付け、リクエストを受
けた装置からのMMアクセス要求をアクセス後のMM4
,5からの応答情報を返すべきCPU2,3を示す要求
元コードとともにアクセスアドレスの最上位ビットで決
まるMMに送出する。
次に、読出し情報あるいはアクセス後のステータス情報
をアクセス終了後の応答信号及び要求元装置に返送する
。
をアクセス終了後の応答信号及び要求元装置に返送する
。
BM8及び9はその動作が以後に詳述されるようにセツ
トアソジアテイブ方式で128セットで各セットには4
つのブロックが対応していて本実施例では128セット
4コンバートメントと呼んでいる。
トアソジアテイブ方式で128セットで各セットには4
つのブロックが対応していて本実施例では128セット
4コンバートメントと呼んでいる。
また、本実施例ではブロックサイズは16/マイトであ
る。第2図はCPU2及び3に設けられCPU2及び3
がBM8,9にアクセスしようとする時に仮想アドレス
を実アドレスに変換するアドレス変換バッファ6,7の
より詳細な図を示す。
る。第2図はCPU2及び3に設けられCPU2及び3
がBM8,9にアクセスしようとする時に仮想アドレス
を実アドレスに変換するアドレス変換バッファ6,7の
より詳細な図を示す。
なお、CPU2及び3は同一の装置であるので、以下一
CPU2の動作について説明する。図示していないが、
ページ表は主メモリ4及び5に存在し、ページ表の各ワ
ードはページ番号、該ページの実ページアドレス及び該
ページがシステムエリア内のページであることを示すた
め新たに設けたSビットより構成されており、CPU2
内の命令処理部で使用するページ表が主メモリから読み
出されアドレス変換バッファ6に格納されている。
CPU2の動作について説明する。図示していないが、
ページ表は主メモリ4及び5に存在し、ページ表の各ワ
ードはページ番号、該ページの実ページアドレス及び該
ページがシステムエリア内のページであることを示すた
め新たに設けたSビットより構成されており、CPU2
内の命令処理部で使用するページ表が主メモリから読み
出されアドレス変換バッファ6に格納されている。
アドレス変換バッファ6は連想メモリ素子を用いた12
ビット×64ワードのキー部43とRAM素子を用いた
9ビット×256ワードのデータ部45とから成り、各
ワードにおいてキー部43にはページ番号がデータ部4
5には実ページアドレス及び前記Sビットが記憶されて
いる。ページング制御回路50は、命令処理部より信号
線63を介し指示信号を受けると、アドレス線59を介
して送出されている仮想アドレスを信号線64を介して
レジスタ40に保持させる。レジスタ40の上位置2ビ
ット(41)にはページ番号、下位置2ビット(42)
にはページ内相対アドレスがセットされ、ページ番号は
アドレス線51を介してアドレス変換バッファのキー部
43の全ワードに入力され、各ワードにおいて該ページ
番号と記憶しているページ番号の一致チェックが行なわ
れ、結果の一致信号はデータ部45のアドレスとし、信
号線44を介して送出される。データ部45の信号線4
4によつて選択された1つのワードがアクセスされ、実
ページアドレスがアドレス線53に、Sビットが信号線
54にそれぞれ読み出され、実ページアドレスはレジス
タ40のページ内相対アドレスと合わせ実メモリアドレ
スとしてアドレス線55を介しバッファメモリ部に送出
される。また、Sビット信号も同時にバッファメモリ部
に送出される。第3図はCPU2及び3に設けられ命令
処理部からのMMアクセス要求を受けBM8,9及びM
M4,5へのアクセスを制御するバッファメモリ部を示
している。
ビット×64ワードのキー部43とRAM素子を用いた
9ビット×256ワードのデータ部45とから成り、各
ワードにおいてキー部43にはページ番号がデータ部4
5には実ページアドレス及び前記Sビットが記憶されて
いる。ページング制御回路50は、命令処理部より信号
線63を介し指示信号を受けると、アドレス線59を介
して送出されている仮想アドレスを信号線64を介して
レジスタ40に保持させる。レジスタ40の上位置2ビ
ット(41)にはページ番号、下位置2ビット(42)
にはページ内相対アドレスがセットされ、ページ番号は
アドレス線51を介してアドレス変換バッファのキー部
43の全ワードに入力され、各ワードにおいて該ページ
番号と記憶しているページ番号の一致チェックが行なわ
れ、結果の一致信号はデータ部45のアドレスとし、信
号線44を介して送出される。データ部45の信号線4
4によつて選択された1つのワードがアクセスされ、実
ページアドレスがアドレス線53に、Sビットが信号線
54にそれぞれ読み出され、実ページアドレスはレジス
タ40のページ内相対アドレスと合わせ実メモリアドレ
スとしてアドレス線55を介しバッファメモリ部に送出
される。また、Sビット信号も同時にバッファメモリ部
に送出される。第3図はCPU2及び3に設けられ命令
処理部からのMMアクセス要求を受けBM8,9及びM
M4,5へのアクセスを制御するバッファメモリ部を示
している。
参照数字82はBM8の置換の対象となるコンパーメン
ト情報をBM8のセット単位に保持する2ビットXl2
3ワードの置換制御メモリを示す。なお、BM8,9の
置換は実施例ではサイクリツク方式で行ない参照数字8
6はそのための+1回路を示す。参照数字70はMCU
lへ送出するコマンド及びMCUlから受信するコマン
ドがセットされる28ビットのレジスタを示し、部分1
14には4ビットのコマンドコード、部分115には4
ビットのコンバートメント指定情報および部分116に
は20ビットのBMアクセスアドレスがそれぞれセット
される。参照数字71はMCUlへ送出するコマンド及
び書き込データを保持するための、参照数字72はMC
Ulから送出されるMM読出しデータを保持するための
それぞれ4バイトのデータレジスタを示す。検知回路8
3は第1ディレクトリ10の4個の工ントリから読み出
したアドレス情報とレジスタ70から送出されているア
クセスアドレスとの一致チェックを行う。信号線102
および103はそれぞれ、第1デイレクトl川0の4個
のエントリに対応した4ビットの信号線であり、信号線
1102は第1ディレクトリ10の4個のエントリから
読み出したアドレス情報の内アクセス上位ビット信号と
一致しかつ該エントリの■ビットがセットされていると
対応するビットがオンする。信フ号線103は信号線1
02と同様アクセスアドレス上位ビットと一致しかつ該
一致エントリのVビット及びWビットがともにセットさ
れていれば、対応するビットがオンする。検知回路85
は第1ディレクトリ10の4エントリから読み出されて
いる■ビット及びWビットの内置換の対象となるエント
リの■ビットがともにセットされている否かを検知する
。参照数字77,78,79および80はそれぞれ4バ
イトの選択回路を、参照数字73,74,および81は
それぞれ4ビットの選択回路を、参照数字75は20ビ
ットの選択回路を、参照数字84は8ビットの選択回路
をそれぞれ示している。BM制御回路69は命令処理部
からリクエスト信号及び書込み/読出し指定信号を信号
線88を介し、アドレス変換バッファ6からSビット信
号を信号線54を介し、MCUlからBM8のブロック
の無効化及びMM4,5への掃き出しを要求するリクエ
スト信号を信号線23を介してそれぞれ受け、図には示
していないや、バッファメモリ部内の各レジスタのセッ
ト信号、各選択回路お切り換え信号、BM8への書込み
指示信号111,第1ディレクトリ10への1書込み指
示信号112、置換制御メモリ82への書込み指示信号
113信号線21を介して選出するMCUlへのリクエ
スト信号と応答信号及び信号線89を介して送出する命
令処理部への応答信中を発生する。
ト情報をBM8のセット単位に保持する2ビットXl2
3ワードの置換制御メモリを示す。なお、BM8,9の
置換は実施例ではサイクリツク方式で行ない参照数字8
6はそのための+1回路を示す。参照数字70はMCU
lへ送出するコマンド及びMCUlから受信するコマン
ドがセットされる28ビットのレジスタを示し、部分1
14には4ビットのコマンドコード、部分115には4
ビットのコンバートメント指定情報および部分116に
は20ビットのBMアクセスアドレスがそれぞれセット
される。参照数字71はMCUlへ送出するコマンド及
び書き込データを保持するための、参照数字72はMC
Ulから送出されるMM読出しデータを保持するための
それぞれ4バイトのデータレジスタを示す。検知回路8
3は第1ディレクトリ10の4個の工ントリから読み出
したアドレス情報とレジスタ70から送出されているア
クセスアドレスとの一致チェックを行う。信号線102
および103はそれぞれ、第1デイレクトl川0の4個
のエントリに対応した4ビットの信号線であり、信号線
1102は第1ディレクトリ10の4個のエントリから
読み出したアドレス情報の内アクセス上位ビット信号と
一致しかつ該エントリの■ビットがセットされていると
対応するビットがオンする。信フ号線103は信号線1
02と同様アクセスアドレス上位ビットと一致しかつ該
一致エントリのVビット及びWビットがともにセットさ
れていれば、対応するビットがオンする。検知回路85
は第1ディレクトリ10の4エントリから読み出されて
いる■ビット及びWビットの内置換の対象となるエント
リの■ビットがともにセットされている否かを検知する
。参照数字77,78,79および80はそれぞれ4バ
イトの選択回路を、参照数字73,74,および81は
それぞれ4ビットの選択回路を、参照数字75は20ビ
ットの選択回路を、参照数字84は8ビットの選択回路
をそれぞれ示している。BM制御回路69は命令処理部
からリクエスト信号及び書込み/読出し指定信号を信号
線88を介し、アドレス変換バッファ6からSビット信
号を信号線54を介し、MCUlからBM8のブロック
の無効化及びMM4,5への掃き出しを要求するリクエ
スト信号を信号線23を介してそれぞれ受け、図には示
していないや、バッファメモリ部内の各レジスタのセッ
ト信号、各選択回路お切り換え信号、BM8への書込み
指示信号111,第1ディレクトリ10への1書込み指
示信号112、置換制御メモリ82への書込み指示信号
113信号線21を介して選出するMCUlへのリクエ
スト信号と応答信号及び信号線89を介して送出する命
令処理部への応答信中を発生する。
次に第1図及び第3図を参照してCPU2のバッファメ
モリ部及びMCUlの動作を説明する。まず、第3図に
おいて、BM制御回路69は、命令処理部より信号線8
8を介してリクエスト信号及びそれに付随する書込み/
読出し指定信号を受けると、MCUlから信号線23を
介してリクエスト信号を受けていなければ、命令処理部
からのリクエストを受付け選択回路75にアドレス線一
55を介してアドレス変換バッファ6から送出されてい
るアドレスの選択を指示し、その出力信号をレジスタ7
0の部分116にセットする。次に、レジスタ70のア
クセスアドレス下位ビットをアドレスとし、第1ディレ
クトリ10、置,換制御メモリ82およびBM8の読出
しを行なうと、検知回路83の出力信号線102及び1
03にそれぞれ、第1ディレクトリ10の4エントリか
ら読み出したアドレス情報、■ビットおよびwビットに
関する検知結果が出力され、BM制御回・路69に通知
される。即ち、アクセスアドレスに対応するブロックが
BM8に有効に存在しかつ該ブロックがBM8でのみ更
新されている場合に信号線103上の該ブロックのコン
バートメントに対応するビットがオンする。以後の動作
は命令処理部からの要求が書込みか読出しかおよび命令
処理部かなの8ビット信号のオン/オフ、即ち直接スト
ア方式でアクセスするかスワツプ方式でアクセスするか
により異なり、さらにこれらの各場合での動作は該アク
セス対象の情報がBM8中に存在したか(以後ヒットを
略称する)または存在しなかつた(ミスヒットと略称)
かにより異なる。これらの制御の概略は第4ノ図A,b
およびcのフローチャートに示している。以下これらの
フローチャートの動作に対応させ第1図および第3図に
より本発明の動作を詳細に説明する。
モリ部及びMCUlの動作を説明する。まず、第3図に
おいて、BM制御回路69は、命令処理部より信号線8
8を介してリクエスト信号及びそれに付随する書込み/
読出し指定信号を受けると、MCUlから信号線23を
介してリクエスト信号を受けていなければ、命令処理部
からのリクエストを受付け選択回路75にアドレス線一
55を介してアドレス変換バッファ6から送出されてい
るアドレスの選択を指示し、その出力信号をレジスタ7
0の部分116にセットする。次に、レジスタ70のア
クセスアドレス下位ビットをアドレスとし、第1ディレ
クトリ10、置,換制御メモリ82およびBM8の読出
しを行なうと、検知回路83の出力信号線102及び1
03にそれぞれ、第1ディレクトリ10の4エントリか
ら読み出したアドレス情報、■ビットおよびwビットに
関する検知結果が出力され、BM制御回・路69に通知
される。即ち、アクセスアドレスに対応するブロックが
BM8に有効に存在しかつ該ブロックがBM8でのみ更
新されている場合に信号線103上の該ブロックのコン
バートメントに対応するビットがオンする。以後の動作
は命令処理部からの要求が書込みか読出しかおよび命令
処理部かなの8ビット信号のオン/オフ、即ち直接スト
ア方式でアクセスするかスワツプ方式でアクセスするか
により異なり、さらにこれらの各場合での動作は該アク
セス対象の情報がBM8中に存在したか(以後ヒットを
略称する)または存在しなかつた(ミスヒットと略称)
かにより異なる。これらの制御の概略は第4ノ図A,b
およびcのフローチャートに示している。以下これらの
フローチャートの動作に対応させ第1図および第3図に
より本発明の動作を詳細に説明する。
!(1)読出しヒットの場合(第4図a)第3図のBM
制御回路69は、信号線102のいずれか1ビットがオ
ンすると選択回路81に信号線102を指示し、その出
力を信号線107を介し選択回路79に送出し、BM8
の4つのプロ゛ツクからデータ線93〜96に読み出し
ているデータへ内の1つを選択させてから信号線89を
介し終了信号を、選択回路80及びデータ線57を介し
該読出しデータを命令処理部にそれぞれ送出し動作を終
了する。
制御回路69は、信号線102のいずれか1ビットがオ
ンすると選択回路81に信号線102を指示し、その出
力を信号線107を介し選択回路79に送出し、BM8
の4つのプロ゛ツクからデータ線93〜96に読み出し
ているデータへ内の1つを選択させてから信号線89を
介し終了信号を、選択回路80及びデータ線57を介し
該読出しデータを命令処理部にそれぞれ送出し動作を終
了する。
(2)読出しミスヒットした場合(第4図a)BM制御
回路69は、アクセス対象ブロックをMMから読み出す
前に信号線104を介して検知回路85の出力、即ち、
BM8の置換対象ブロックがBM8でのみ更新されてい
るのか否を検知し、更新されていた場合には、該ブロッ
クをMM4又は5に掃き出す。
回路69は、アクセス対象ブロックをMMから読み出す
前に信号線104を介して検知回路85の出力、即ち、
BM8の置換対象ブロックがBM8でのみ更新されてい
るのか否を検知し、更新されていた場合には、該ブロッ
クをMM4又は5に掃き出す。
まず、選択回路81に置換制御メモリ82から読み出さ
れている2ビットの置換コンバートメント指定信号をデ
コーダ87にて4ビットにデコードし、選択回路81に
該コンバートメント指定信号を選択させ、選択回路84
に第1ディレクトリ10から読み出されているアドレス
情報を選択させる。同時に選択回路73にBM制御回路
69にて作成し信号線110を介し送出されるブロック
書込みコマンドコードを選択させ、選択回路74に選択
回路81から送出されるコンバートメント指定信号を選
択させ、それぞれの出力をレジスタ70の該当フィール
ドにセットする。次に、選択回路78にレジスタ70の
作成したコマンドを選択させる。
れている2ビットの置換コンバートメント指定信号をデ
コーダ87にて4ビットにデコードし、選択回路81に
該コンバートメント指定信号を選択させ、選択回路84
に第1ディレクトリ10から読み出されているアドレス
情報を選択させる。同時に選択回路73にBM制御回路
69にて作成し信号線110を介し送出されるブロック
書込みコマンドコードを選択させ、選択回路74に選択
回路81から送出されるコンバートメント指定信号を選
択させ、それぞれの出力をレジスタ70の該当フィール
ドにセットする。次に、選択回路78にレジスタ70の
作成したコマンドを選択させる。
但し、アクセスアドレス上位ビットのフィールドには選
択回路84からのアドレス情報を信号線108を介して
選択させる。そしてレジスタ71に選択回路78の出力
信号をセットし、データ線15を介してレジスタ71に
セットしたコマンドを、信号線21を介してリクエスト
信号をMCUlにそれぞれ送出する。次にMCUlから
信号線21を介してリクエスト受付信号を受けると、選
択回路78に選択回路79から送出されているMMへの
書込みデータを選択させ、それをレジスタ71にセット
し、データ線15を介してコマンドに引き続き、MCU
lへ送出する。一方、第1図を参照しMCUlの動作を
説明すると、MCUlは信号線21を介してCPU2か
らリクエスト信号を受けると、受付けが可能であれば、
該リクエストを受付け、信号線23を介してリクエスト
受付信号をCPU2に送出する一方CPU2からのデー
タ線15を介して送出されているコマンドを受け取り、
該コマンドがブロック書込みコマンドであることを解釈
し、CPU2の第2ディレクトリ1『において、コマン
ド内のアクセスアドレスに対応するエントリの■ビット
及びWビットをリセットする。
択回路84からのアドレス情報を信号線108を介して
選択させる。そしてレジスタ71に選択回路78の出力
信号をセットし、データ線15を介してレジスタ71に
セットしたコマンドを、信号線21を介してリクエスト
信号をMCUlにそれぞれ送出する。次にMCUlから
信号線21を介してリクエスト受付信号を受けると、選
択回路78に選択回路79から送出されているMMへの
書込みデータを選択させ、それをレジスタ71にセット
し、データ線15を介してコマンドに引き続き、MCU
lへ送出する。一方、第1図を参照しMCUlの動作を
説明すると、MCUlは信号線21を介してCPU2か
らリクエスト信号を受けると、受付けが可能であれば、
該リクエストを受付け、信号線23を介してリクエスト
受付信号をCPU2に送出する一方CPU2からのデー
タ線15を介して送出されているコマンドを受け取り、
該コマンドがブロック書込みコマンドであることを解釈
し、CPU2の第2ディレクトリ1『において、コマン
ド内のアクセスアドレスに対応するエントリの■ビット
及びWビットをリセットする。
同時にMM4及び5にデータ線25あるいは26を介し
て該コマンドを送出し、アクセスアドレスの最上位ビッ
トで決まるMMに信号線29あるいは30を介してリク
エスト信号及び要求元コードを送出する。このあとMM
4あるいは5から信号線31あるいは32を介してリク
エスト受付け信号を受けると、CPU2から受け取つた
書込みデータをデータ線25あるいは26を介してリク
エスト先のMMに送出する。次に、MM4あるいは5は
書込みを終了すると、信号線31あるいは32を介して
それぞれ終了信号及び要求元コードを、データ線27あ
るいは28を介してステータス情報をMCUlにそれぞ
れ送出する。そして、MCUlは要求元コードを解釈し
、CPU2に対して信号線23を介して応答信号をデー
タ線17を介してステータス情報をそれぞれ返送する。
第3図に戻ると、BM制御回路69はMCUlから応答
信号を受けると、レジスタ72にステータス情報をセッ
トし、該ステータス情報による例えば、アクセスが正常
に終了したことを知る。
て該コマンドを送出し、アクセスアドレスの最上位ビッ
トで決まるMMに信号線29あるいは30を介してリク
エスト信号及び要求元コードを送出する。このあとMM
4あるいは5から信号線31あるいは32を介してリク
エスト受付け信号を受けると、CPU2から受け取つた
書込みデータをデータ線25あるいは26を介してリク
エスト先のMMに送出する。次に、MM4あるいは5は
書込みを終了すると、信号線31あるいは32を介して
それぞれ終了信号及び要求元コードを、データ線27あ
るいは28を介してステータス情報をMCUlにそれぞ
れ送出する。そして、MCUlは要求元コードを解釈し
、CPU2に対して信号線23を介して応答信号をデー
タ線17を介してステータス情報をそれぞれ返送する。
第3図に戻ると、BM制御回路69はMCUlから応答
信号を受けると、レジスタ72にステータス情報をセッ
トし、該ステータス情報による例えば、アクセスが正常
に終了したことを知る。
次に、命令処理部から読出し要求のあつたブロックをM
Mから読み出すため、レジスタ70の113のフィール
ドをブロック読出しコスンドコードに替え、選択回路7
8を介しレジスタ70に作成したブロック読出しコマン
ドをレジスタ71にセットし、前記ブロック書込みコマ
ンドの場合と同様にMCUlを介しMMにアクセスする
。第1図に移り説明を続けると、MCUlはCPU2か
らのリクエストを受付け、ブロック読出しコマンドを受
け取ると、CPU2の第2ディレクトリ1『のコマンド
のアクセスアドレス下位ビット及びコンバートメント指
定により決まるエントリにアクセスアドレスの上位ビッ
トをアドレス情報として、Vビットをセットして書き込
む。
Mから読み出すため、レジスタ70の113のフィール
ドをブロック読出しコスンドコードに替え、選択回路7
8を介しレジスタ70に作成したブロック読出しコマン
ドをレジスタ71にセットし、前記ブロック書込みコマ
ンドの場合と同様にMCUlを介しMMにアクセスする
。第1図に移り説明を続けると、MCUlはCPU2か
らのリクエストを受付け、ブロック読出しコマンドを受
け取ると、CPU2の第2ディレクトリ1『のコマンド
のアクセスアドレス下位ビット及びコンバートメント指
定により決まるエントリにアクセスアドレスの上位ビッ
トをアドレス情報として、Vビットをセットして書き込
む。
同時にCPU3のBM9にアクセス対象ブロックがBM
9でのも更新されて存在するか否かを、第2ディレクト
リ1「にアクセスアドレスに対応するアドレス情報がV
ビット及びWビットがともにセットされて記憶されてい
るか否かを調べることによりチェックする。チェックの
結果、記憶されていた場合には該エントリのWビットを
リセットし、CPU3にBM9の該ブロックをMMに掃
き出させるために、CPU3に信号線24を介してリク
エストを、コマンド線20を介して、読出しブロックの
掃出し要求コマンドをそれぞれ送出する。CPU3のB
M制御回路はMCUlからのリクエストを自分の命令処
理部からのリクエストより優先して受付け、MCUlか
らのコマンドが読出しブロックの掃出し要求コマンドで
あると解釈すると、コマンド内のコンパーメント指定及
びアクセスアドレス下位ビットによりBM9から該ブロ
ックを読み出すとともに、第1ディレクトリ11の対応
エントリのWビットをリセットし、読出しブロックの掃
出し要求コマンドのコマンドコードをブロック掃出しコ
マンドコードに変更し、該コマンドを伴いMCUlに信
号線22を介してリクエスト信号を送出する。MCUl
は該リクエストを直ぐ受付け、該コマンドを受け取り、
CPU3にリクエスト受付信号を返送する。次に、コマ
ンド・に引き続き、CPU3から書込みデータを受ける
と、MMにアクセスし、該データをMMに送出する。M
CUlはMMへの書込みを終えると、CPU2のブロッ
ク読出しコマンドをMMに送出し、MMから該ブロック
のデータを読み出し、応答信号とともにCPU2に送出
する。第3図を再びみると、CPU2のBM制御回路6
9は、MCUlから信号線23を介して応答信号を受け
ると、データ線17を介してMCUlから送出されてい
る読出しデータをレジスタ72にセットし、該読出しデ
ータを選択回路80及びデータ線57を介し、応答信号
を信号線89を介して命令処理部に送出する。
9でのも更新されて存在するか否かを、第2ディレクト
リ1「にアクセスアドレスに対応するアドレス情報がV
ビット及びWビットがともにセットされて記憶されてい
るか否かを調べることによりチェックする。チェックの
結果、記憶されていた場合には該エントリのWビットを
リセットし、CPU3にBM9の該ブロックをMMに掃
き出させるために、CPU3に信号線24を介してリク
エストを、コマンド線20を介して、読出しブロックの
掃出し要求コマンドをそれぞれ送出する。CPU3のB
M制御回路はMCUlからのリクエストを自分の命令処
理部からのリクエストより優先して受付け、MCUlか
らのコマンドが読出しブロックの掃出し要求コマンドで
あると解釈すると、コマンド内のコンパーメント指定及
びアクセスアドレス下位ビットによりBM9から該ブロ
ックを読み出すとともに、第1ディレクトリ11の対応
エントリのWビットをリセットし、読出しブロックの掃
出し要求コマンドのコマンドコードをブロック掃出しコ
マンドコードに変更し、該コマンドを伴いMCUlに信
号線22を介してリクエスト信号を送出する。MCUl
は該リクエストを直ぐ受付け、該コマンドを受け取り、
CPU3にリクエスト受付信号を返送する。次に、コマ
ンド・に引き続き、CPU3から書込みデータを受ける
と、MMにアクセスし、該データをMMに送出する。M
CUlはMMへの書込みを終えると、CPU2のブロッ
ク読出しコマンドをMMに送出し、MMから該ブロック
のデータを読み出し、応答信号とともにCPU2に送出
する。第3図を再びみると、CPU2のBM制御回路6
9は、MCUlから信号線23を介して応答信号を受け
ると、データ線17を介してMCUlから送出されてい
る読出しデータをレジスタ72にセットし、該読出しデ
ータを選択回路80及びデータ線57を介し、応答信号
を信号線89を介して命令処理部に送出する。
一方、前記読出しデータを選択回路77を介してBM8
に書き込むとともにレジスタ70から信号線99を介し
送出されているアドレス上位ビット信号を、■ビットを
セットし、Wビットをリセットし、第1ディレクトリ1
0に書込む。
に書き込むとともにレジスタ70から信号線99を介し
送出されているアドレス上位ビット信号を、■ビットを
セットし、Wビットをリセットし、第1ディレクトリ1
0に書込む。
BM8及び第1ディレクトリ10の書込み時のアドレス
及びコンバートメント指定は、レジスタ70から信号線
100を介して送出されているアドレス下位ビット信号
及び選択回路81から信号線107を介して送出されて
いるコンバートメント指定信号による。更に置換制御メ
モリ82の対応するワードに+1回路86にて+1した
値を信号線106を介して書込み動作を終了する。(3
)Sビットがオフの書込み要求でヒットした場合(第4
図b)Sビットがオフ、即ちシステムエリア外のアクセ
スについてスワツプ方式で制御する。
及びコンバートメント指定は、レジスタ70から信号線
100を介して送出されているアドレス下位ビット信号
及び選択回路81から信号線107を介して送出されて
いるコンバートメント指定信号による。更に置換制御メ
モリ82の対応するワードに+1回路86にて+1した
値を信号線106を介して書込み動作を終了する。(3
)Sビットがオフの書込み要求でヒットした場合(第4
図b)Sビットがオフ、即ちシステムエリア外のアクセ
スについてスワツプ方式で制御する。
信号線103にいずれか1ビットがオンした場合にはア
クセスアドレスに対応するブロックがBM8でのみ更新
されて存在するので、BM8の該ブロックに命令処理部
からの書込みデータを書込み動作を終了する。即ち、B
M制御回路69は、選択回路77に命令処理部からデー
タ線56を介して送出されている書込データを選択させ
、選択回路81に信号線102のコンバートメント信号
を選択させ、BM8にて信号線100を介して送出され
ているアクセスアドレス下位ビット信号にアドレスーさ
れるセットの信号線107のコンバートメント指定によ
り決まるブロックにデータ線92の書込みデータを書き
込み、応答信号を信号線89を介し命令処理部に返し動
作を終了する。次に、信号線103の全ビットがオフで
ある−が、信号線102の1ビットがオンした場合には
、アクセスアドレスに対応するブロックがMMから読み
出されたままの状態でBM8に存在するので、BM8の
該ブロックに書込むとともに第1ディレクトリ10の対
応するエントリのwビットをセットした後、MCUlに
第2ディレクトリ10″の対応エントリのWビットのセ
ット及びCPU3のBM9にも該ブロックが存在する場
合のBM9の該ブロックの無効化を要求する。
クセスアドレスに対応するブロックがBM8でのみ更新
されて存在するので、BM8の該ブロックに命令処理部
からの書込みデータを書込み動作を終了する。即ち、B
M制御回路69は、選択回路77に命令処理部からデー
タ線56を介して送出されている書込データを選択させ
、選択回路81に信号線102のコンバートメント信号
を選択させ、BM8にて信号線100を介して送出され
ているアクセスアドレス下位ビット信号にアドレスーさ
れるセットの信号線107のコンバートメント指定によ
り決まるブロックにデータ線92の書込みデータを書き
込み、応答信号を信号線89を介し命令処理部に返し動
作を終了する。次に、信号線103の全ビットがオフで
ある−が、信号線102の1ビットがオンした場合には
、アクセスアドレスに対応するブロックがMMから読み
出されたままの状態でBM8に存在するので、BM8の
該ブロックに書込むとともに第1ディレクトリ10の対
応するエントリのwビットをセットした後、MCUlに
第2ディレクトリ10″の対応エントリのWビットのセ
ット及びCPU3のBM9にも該ブロックが存在する場
合のBM9の該ブロックの無効化を要求する。
即ち、BM制御回路69は、前記と同様にしてBM8へ
書き込むとともに、第1ディレクトリ10にて信号線1
00のアドレス下位ビット信号及び信号線107のコン
バートメント指定信号によりきまるエントリのWビット
をセットした後、BM制御回路69内で作成したディレ
クトリチェックコマンドコードを信号線100及び選択
回路73を介してレジスタ70の該当フィールドに、信
号線107のコンバートメント指定を選択回路74を介
してレジスタ70の該当フィールドに夫々セットし、該
コマンドを選択回路78を介しレジスタ71にセットす
る。そして、MCUlに該コマンド及びリクエストを選
出する。次に第1図に行くと、MCUlはディレクトリ
チェックコマンドご受付け、第2ディレクトリ1『にお
いてコマンド内のアクセスアドレス下位ビット及びコン
パーメント指定にアドレスされるエントリのWビットを
セットし、同時にCPU3の第2デイレクトl川1″に
おいてアクセスアドレスに対応するエントリ内のVビッ
トがセットされているか否かをチェックし、この結果、
記憶されていた場合には該エントリの■ビットをリセッ
トし、更にディレクトリチェックコマンドのコマンドコ
ードを無効化コマンドコードに、コンバートメント指定
を第2ディレクトリ1「のチェックでヒットしたエント
リのコンバートメントに変更した後、コマンド線20を
介し該無効化コマンドを信号線22を介しリクエストを
CPU3に送出する。
書き込むとともに、第1ディレクトリ10にて信号線1
00のアドレス下位ビット信号及び信号線107のコン
バートメント指定信号によりきまるエントリのWビット
をセットした後、BM制御回路69内で作成したディレ
クトリチェックコマンドコードを信号線100及び選択
回路73を介してレジスタ70の該当フィールドに、信
号線107のコンバートメント指定を選択回路74を介
してレジスタ70の該当フィールドに夫々セットし、該
コマンドを選択回路78を介しレジスタ71にセットす
る。そして、MCUlに該コマンド及びリクエストを選
出する。次に第1図に行くと、MCUlはディレクトリ
チェックコマンドご受付け、第2ディレクトリ1『にお
いてコマンド内のアクセスアドレス下位ビット及びコン
パーメント指定にアドレスされるエントリのWビットを
セットし、同時にCPU3の第2デイレクトl川1″に
おいてアクセスアドレスに対応するエントリ内のVビッ
トがセットされているか否かをチェックし、この結果、
記憶されていた場合には該エントリの■ビットをリセッ
トし、更にディレクトリチェックコマンドのコマンドコ
ードを無効化コマンドコードに、コンバートメント指定
を第2ディレクトリ1「のチェックでヒットしたエント
リのコンバートメントに変更した後、コマンド線20を
介し該無効化コマンドを信号線22を介しリクエストを
CPU3に送出する。
CPU3のBM制御回路は該リクエストを受付け、第1
ディレクトリ11でコマンドのアクセスアドレス下位ビ
ット及びコンバートメント指定に対応するエントリの■
ビットをリセットした後信号線22を介してMCUlへ
応答信号を送出する。MCUlは第2ディレクトリ1「
のチェックの結果、アクセスアドレスに対応するアドレ
ス情報が有効に記憶されていなかつた場合には、即座に
、記憶されていた場合には、上記CPU3からの応答信
号を受けると、信号線23を介してCPU2に終了信号
を送出し、CPU2のBM制御回路の動作を終了させる
。
ディレクトリ11でコマンドのアクセスアドレス下位ビ
ット及びコンバートメント指定に対応するエントリの■
ビットをリセットした後信号線22を介してMCUlへ
応答信号を送出する。MCUlは第2ディレクトリ1「
のチェックの結果、アクセスアドレスに対応するアドレ
ス情報が有効に記憶されていなかつた場合には、即座に
、記憶されていた場合には、上記CPU3からの応答信
号を受けると、信号線23を介してCPU2に終了信号
を送出し、CPU2のBM制御回路の動作を終了させる
。
(4)Sビットがオンの書込み要求でヒットした場合(
第4図B,c)第3図に戻り説明すると、Sビットがオ
ン即ちシステムエリアへの書込みは直接ストア方式で行
なう。
第4図B,c)第3図に戻り説明すると、Sビットがオ
ン即ちシステムエリアへの書込みは直接ストア方式で行
なう。
信号線102のいずれか1ビットがオンするとBM8へ
書き込んだ後MCUlにMMへの書込み及びCPU3の
BM9にも対象ブロックが存在する場合のBM9の該ブ
ロックの無効化を要求する。即ち、BM制御回路69は
前記(3)の場合と同様の方法でBM8に書き込んだ後
、書込みコマンドを伴いMCUlにリクエストを送出す
る。第1図をみると、MCUlは該リクエストを受付け
、書込みコマンドを受け取ると、CPU3の第2ディレ
クトリ1「にコマンドのアクセスアドレスに対応するア
ドレス情報が有効に記憶されているか否かをチェックし
、記憶されていた場合には該エントリの■ビットをリセ
ットし、前記(3)の場合と同様に無効化コマンドをC
PU3に送出し、第1ディレクトリ11の対応エントリ
のVビットのリセットを要求する。そして、第2ディレ
クトリ1「に対応するアドレス情報が記憶されていなか
つた場合は即座に、記憶されていた場合にはCPU3か
ら応答信号を受けてからアクセスアドレスの最上位ビッ
トにより決まるMMに書込みを行なう。(5)Sビット
がオフの書込み要求でミスヒットした場合(第4図A,
b)前記(2)の場合と同様に置き替えの対象となるブ
ロックがBM8でのみ更新されているか否かを検知し、
更新されていた場合には該ブロックのMMへの掃き出し
、及び第1ディレクトリ10と第2ディレクトリ1『の
対応エントリのWビットのリセットを行なう。
書き込んだ後MCUlにMMへの書込み及びCPU3の
BM9にも対象ブロックが存在する場合のBM9の該ブ
ロックの無効化を要求する。即ち、BM制御回路69は
前記(3)の場合と同様の方法でBM8に書き込んだ後
、書込みコマンドを伴いMCUlにリクエストを送出す
る。第1図をみると、MCUlは該リクエストを受付け
、書込みコマンドを受け取ると、CPU3の第2ディレ
クトリ1「にコマンドのアクセスアドレスに対応するア
ドレス情報が有効に記憶されているか否かをチェックし
、記憶されていた場合には該エントリの■ビットをリセ
ットし、前記(3)の場合と同様に無効化コマンドをC
PU3に送出し、第1ディレクトリ11の対応エントリ
のVビットのリセットを要求する。そして、第2ディレ
クトリ1「に対応するアドレス情報が記憶されていなか
つた場合は即座に、記憶されていた場合にはCPU3か
ら応答信号を受けてからアクセスアドレスの最上位ビッ
トにより決まるMMに書込みを行なう。(5)Sビット
がオフの書込み要求でミスヒットした場合(第4図A,
b)前記(2)の場合と同様に置き替えの対象となるブ
ロックがBM8でのみ更新されているか否かを検知し、
更新されていた場合には該ブロックのMMへの掃き出し
、及び第1ディレクトリ10と第2ディレクトリ1『の
対応エントリのWビットのリセットを行なう。
そして、アクセス対象ブロックをMM4又は5から読み
出すべく前記(2)のブロック読出しコマンドのかわり
に書込みブロック読出しコマンドを作成し、該コマンド
を伴いMCUlにリクエストを送出する。MCUlは該
リクエストを受付け、書込みブロック読出しコマンドを
解釈すると、第2ディレクトリ1『においてコマンドの
アクセスアドレスの下位ビット及びコンバートメント指
定によりきまるエントリにアクセスアドレス上位ビット
を■ビット及びWビットをセットし書き込み、同時にア
クセス対象ブロックについてCPU3のBM9での存在
及び更新について、第2ディレクトリ1「をアクセスア
ドレスで牽引することにより調べる。この結果、MMか
ら読み出されたままの状態で存在する場合には、第2デ
ィレクトリ1「の該エントリのVビットをリセットする
とともに無効化コマンドによりCPU3に第1ディレク
トリ11の対応エントリの■ビットのリセットを要求す
る。BM9でのみ”更新されて存在する場合には、第2
ディレクトリ1「の該エントリの■ビット及びWビット
をリセットするとともに前記(2)と同様にし書込みブ
ロック掃き出し要求コマンドを作成し、該コマンドによ
りCPU3に第1ディレクトリ11の対応エントリのV
ビット及びWビットのリセット及びBM9の該ブロック
のMMへの掃き出しを要求する。CPU3からブロック
掃き出しコマンドを受けると、コマンドに引き続き送ら
れてくる掃き出しデータをMMに書き込む。次にCPU
2の書込みブロック読出しコマンドをMM4又は5から
該ブロックを読み出し、読出しデータを終了信号ととも
にCPU2に送出する。CPU2は読出しデータをBM
8の対応ブロックに書き込んだ後その上に重ねて命令処
理部から書込みデータを書き込み、第1デイレクトl川
0の対応エントリのアドレス情報の更新及び■ビットと
Wビットのセットを行なう。(6)Sビットがオンの書
込み要求でミスヒットの場合(第4図B,c)BM制御
回路69は、前記(4)の場合と同様に書込みコマンド
をリクエスト信号とともにMCUlに送出し、MCUl
はCPU3のBM9に書込み対象ブロックが存在した場
合の該ブロックの無効化及びCPU2から送出される書
込データのMMへの書込みを行なう。
出すべく前記(2)のブロック読出しコマンドのかわり
に書込みブロック読出しコマンドを作成し、該コマンド
を伴いMCUlにリクエストを送出する。MCUlは該
リクエストを受付け、書込みブロック読出しコマンドを
解釈すると、第2ディレクトリ1『においてコマンドの
アクセスアドレスの下位ビット及びコンバートメント指
定によりきまるエントリにアクセスアドレス上位ビット
を■ビット及びWビットをセットし書き込み、同時にア
クセス対象ブロックについてCPU3のBM9での存在
及び更新について、第2ディレクトリ1「をアクセスア
ドレスで牽引することにより調べる。この結果、MMか
ら読み出されたままの状態で存在する場合には、第2デ
ィレクトリ1「の該エントリのVビットをリセットする
とともに無効化コマンドによりCPU3に第1ディレク
トリ11の対応エントリの■ビットのリセットを要求す
る。BM9でのみ”更新されて存在する場合には、第2
ディレクトリ1「の該エントリの■ビット及びWビット
をリセットするとともに前記(2)と同様にし書込みブ
ロック掃き出し要求コマンドを作成し、該コマンドによ
りCPU3に第1ディレクトリ11の対応エントリのV
ビット及びWビットのリセット及びBM9の該ブロック
のMMへの掃き出しを要求する。CPU3からブロック
掃き出しコマンドを受けると、コマンドに引き続き送ら
れてくる掃き出しデータをMMに書き込む。次にCPU
2の書込みブロック読出しコマンドをMM4又は5から
該ブロックを読み出し、読出しデータを終了信号ととも
にCPU2に送出する。CPU2は読出しデータをBM
8の対応ブロックに書き込んだ後その上に重ねて命令処
理部から書込みデータを書き込み、第1デイレクトl川
0の対応エントリのアドレス情報の更新及び■ビットと
Wビットのセットを行なう。(6)Sビットがオンの書
込み要求でミスヒットの場合(第4図B,c)BM制御
回路69は、前記(4)の場合と同様に書込みコマンド
をリクエスト信号とともにMCUlに送出し、MCUl
はCPU3のBM9に書込み対象ブロックが存在した場
合の該ブロックの無効化及びCPU2から送出される書
込データのMMへの書込みを行なう。
なお、本実施例では、多重処理装置について述べている
が、ディレクトリの内容チェック内容更新にあたり当業
者にとつては明らかなように、動作の矛盾を生じさせな
いように、適当なロック機構が必要であるが、本発明の
要旨に直接関係ないのでその詳細については説明を省略
する。
が、ディレクトリの内容チェック内容更新にあたり当業
者にとつては明らかなように、動作の矛盾を生じさせな
いように、適当なロック機構が必要であるが、本発明の
要旨に直接関係ないのでその詳細については説明を省略
する。
本実施例では、命令処理部のアクセス対象がシステムエ
リアか他の領域かを識別する手段としてCPUが仮想ア
ドレスをページ単位で実メモリアドレスに変換するため
のページ表の各ワードに該ページがシステムエリアにあ
ることを示すビットを設け、CPUが該ページ表を索引
する際に該ビットを実ページアドレスとともに読み出し
、実メモリアドレスとともにバッファメモリ部に送出す
るようにしているが、セグメント単位にアドレス変換を
行なつているCPUではセグメント表の各ワードに該セ
グメントがシステムエリアにあることを示すビットを設
け、該セグメント表を索引する際に他の情報とともに経
該ビットを読み出し、バッファメモリ部に送出するよう
にしてもよい。
リアか他の領域かを識別する手段としてCPUが仮想ア
ドレスをページ単位で実メモリアドレスに変換するため
のページ表の各ワードに該ページがシステムエリアにあ
ることを示すビットを設け、CPUが該ページ表を索引
する際に該ビットを実ページアドレスとともに読み出し
、実メモリアドレスとともにバッファメモリ部に送出す
るようにしているが、セグメント単位にアドレス変換を
行なつているCPUではセグメント表の各ワードに該セ
グメントがシステムエリアにあることを示すビットを設
け、該セグメント表を索引する際に他の情報とともに経
該ビットを読み出し、バッファメモリ部に送出するよう
にしてもよい。
また、CPUがシステムエリアの下限アドレス及び上限
アドレスを保持しておき、主メモリ及びバッファメモリ
にアクセスする際に該アクセスアドレスが前記下限アド
レス以上でかつ前記上限アドレス以下であることを検知
することによりアクセス対象がシステムエリアであるこ
とを識別する方法も採用できる。更に、本実施例では、
CPUが主メモリ及びバッファメモリにアクセスする度
にアクセス対象がシステムエリアか他の領域かを識別し
ているが、CPUがスーパバイザー状態かそれともプロ
グラム状態か即ち、制御プログラムを実行している状態
が一般の作業プログラムを実行している状態かによりシ
ステムエリアへのアクセスか他の領域へのアクセスかを
識別する方法も採用できる。本発明には、以上説明した
ように、バッファメモリ手段を有する処理装置において
直接ストア方式の書込み制御回路とスワツプ方式の書込
み制御回路及びバッファメモリ手段へのアクセス対象が
システムエリアか否かを識別する手段を設けることによ
り処理装置がシステムエリアに書き込む場合には直接ス
トア方式で他の領域に書込む場合はスワツプ方式でバッ
ファメモリ手段を制御し、バッファメモリ障害に起因す
るシステムエリア情報の喪失を防ぎ該処理装置及びシス
テム全体の信頼性を向上させるとともに多重処理装置構
成時に該処理装置及びシステム全体の性能を向上させる
という効果がある。
アドレスを保持しておき、主メモリ及びバッファメモリ
にアクセスする際に該アクセスアドレスが前記下限アド
レス以上でかつ前記上限アドレス以下であることを検知
することによりアクセス対象がシステムエリアであるこ
とを識別する方法も採用できる。更に、本実施例では、
CPUが主メモリ及びバッファメモリにアクセスする度
にアクセス対象がシステムエリアか他の領域かを識別し
ているが、CPUがスーパバイザー状態かそれともプロ
グラム状態か即ち、制御プログラムを実行している状態
が一般の作業プログラムを実行している状態かによりシ
ステムエリアへのアクセスか他の領域へのアクセスかを
識別する方法も採用できる。本発明には、以上説明した
ように、バッファメモリ手段を有する処理装置において
直接ストア方式の書込み制御回路とスワツプ方式の書込
み制御回路及びバッファメモリ手段へのアクセス対象が
システムエリアか否かを識別する手段を設けることによ
り処理装置がシステムエリアに書き込む場合には直接ス
トア方式で他の領域に書込む場合はスワツプ方式でバッ
ファメモリ手段を制御し、バッファメモリ障害に起因す
るシステムエリア情報の喪失を防ぎ該処理装置及びシス
テム全体の信頼性を向上させるとともに多重処理装置構
成時に該処理装置及びシステム全体の性能を向上させる
という効果がある。
第1図は本発明の一実施例を示す図、第2図及び第3図
は夫々第1図の構成の要部を示す図および第4図A,b
およびcは動作の概略のフローチャートである。 第1図、第2図および第3図において、 1・・・・・・主メモリ制御装置、2及び3・・・・・
中央処理装置、4及び5・・・・・・主メモリ、6及び
7・・・・・・アドレス変換バッファ、8及び9・・・
・・・バッファメモリ、10及び11・・・・・・第1
ディレクトリ、1『及び1「・・・・・・第2ディレク
トリ。
は夫々第1図の構成の要部を示す図および第4図A,b
およびcは動作の概略のフローチャートである。 第1図、第2図および第3図において、 1・・・・・・主メモリ制御装置、2及び3・・・・・
中央処理装置、4及び5・・・・・・主メモリ、6及び
7・・・・・・アドレス変換バッファ、8及び9・・・
・・・バッファメモリ、10及び11・・・・・・第1
ディレクトリ、1『及び1「・・・・・・第2ディレク
トリ。
Claims (1)
- 1 主メモリの情報をブロック単位に読み出し記憶する
バッファメモリ手段を有する情報処理装置と該情報処理
装置によつてアクセスされる第1の領域と第2の領域と
に分割可能な前記主メモリとを含む情報処理システムに
おいて、前記情報処理装置に前記バッファメモリ手段へ
の書込み対象となるアドレスが前記主メモリの第1の領
域内を否かを識別する手段を設け、前記バッファメモリ
手段に書込み要求が出された場合に前記識別手段により
該書込み対象となるアドレスが前記第1の領域内か否か
を識別しこの第1の領域と識別されたときには前記主メ
モリ内の前記書込み対象となるアドレスの情報を更新す
るとともに該情報が前記バッファメモリ手段に保持され
ていれば該バッファメモリ手段内の情報も更新する一方
、前記第2の領域への書込みでありかつ書込まれる情報
が前記バッファメモリ手段に保持されているときには前
記バッファメモリ手段内の情報のみ更新するようにし前
記主メモリ内の書込み対象となるアドレスの情報は更新
しないように制御する制御手段を有することを特徴とす
る情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52114850A JPS6042971B2 (ja) | 1977-09-22 | 1977-09-22 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52114850A JPS6042971B2 (ja) | 1977-09-22 | 1977-09-22 | 情報処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5448129A JPS5448129A (en) | 1979-04-16 |
JPS6042971B2 true JPS6042971B2 (ja) | 1985-09-26 |
Family
ID=14648261
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52114850A Expired JPS6042971B2 (ja) | 1977-09-22 | 1977-09-22 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6042971B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62203252A (ja) * | 1986-03-03 | 1987-09-07 | Fujitsu Ltd | キヤツシユメモリ制御方式 |
JP3626609B2 (ja) | 1998-10-30 | 2005-03-09 | 日本電気株式会社 | マルチプロセッサシステム |
-
1977
- 1977-09-22 JP JP52114850A patent/JPS6042971B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5448129A (en) | 1979-04-16 |
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