JPS6033631Y2 - Self-output selection type one-shot circuit - Google Patents

Description

【考案の詳細な説明】 この考案は、２つのレベルの間で変化するパルス状の入
力信号が供給されたときに、この入力信号のパルス幅が
所定値のパルス幅にあるとき、このパルス幅に依存しな
い一定パルス幅の出力信号を発生するように動作するワ
ンショット回路に関するものである。[Detailed description of the invention] This invention is based on the invention that when a pulse-like input signal that changes between two levels is supplied, and the pulse width of this input signal is at a predetermined value, the pulse width The invention relates to a one-shot circuit that operates to generate an output signal with a constant pulse width independent of .

そしてこの考案の目的は、パルス状の２つの入力信号の
間で論理積が成立しなければ、一方の入力信号に応じて
一定パルス幅の出力信号を出力するが、論理積が成立し
た場合には出力パルスの送出が阻止されるような自己出
力選択形ワンショット回路を提供することを目的として
いる。The purpose of this invention is to output an output signal with a constant pulse width depending on one of the input signals if the AND does not hold between two pulse-shaped input signals, but if the AND does not hold, The object of the invention is to provide a self-output selection one-shot circuit in which the delivery of output pulses is prevented.

つぎにこの考案の一実施例について図面を参照して説明
する。Next, an embodiment of this invention will be described with reference to the drawings.

第１図において符号ＳＥＭは、たとえば第２図に示すよ
うに、ＬレベルとＨレベルとの間で変化するパルス状の
第１の入力信号を示している。In FIG. 1, the symbol SEM indicates a pulse-shaped first input signal that changes between an L level and an H level, as shown in FIG. 2, for example.

この入力信号ＳＥＭは、抵抗Ｒ１を通り、コンパレータ
Ｕ１の第１の入力端（この例ではオペアンプの反転入力
）に供給される。This input signal SEM is fed through a resistor R1 to a first input of a comparator U1 (in this example, the inverting input of the operational amplifier).

また第１の入力端には、直流電源Ｅ１から分圧抵抗Ｒ２
およびＲ３を経て一定の直流バイアスが印加されている
。In addition, the first input terminal is connected to a voltage dividing resistor R2 from the DC power source E1.
A constant DC bias is applied through R3 and R3.

したがって入力信号として第２図に示す波形の信号が供
給されたとき、コンパレータＵ１の第１の入力端におけ
る波形Ｖ−ｔは、入力信号に直流バイアスが重畳された
ものとなる。Therefore, when a signal having the waveform shown in FIG. 2 is supplied as an input signal, the waveform Vt at the first input terminal of the comparator U1 becomes the input signal with a DC bias superimposed thereon.

例えば、第１の入力信号ＳＥＭのＨレベルを直流電源Ｅ
１と等しく、また入力信号ＳＥＭのＬレベルをコモン電
位と等しく設定し、さらに各抵抗Ｒ１、Ｒ２，Ｒ３の抵
抗値を等しいと仮定すると、コンパレータＵ１の第１の
入力端（反転入力）に入力される信号Ｖ−ｔのＨレベル
の電圧値は、第３図ａに示すように、抵抗Ｒ１，Ｒ２，
Ｒ３の接続関係から、２７３Ｅ１となり、入力信号ＳＥ
ＭのＬレベルの電圧値は、同様に抵抗Ｒ１，Ｒ２，Ｒ３
の接続関係から、１７３Ｅ １となる。For example, the H level of the first input signal SEM is set to the DC power supply E.
1, and assuming that the L level of the input signal SEM is set equal to the common potential, and the resistance values of the resistors R1, R2, and R3 are equal, the input signal is input to the first input terminal (inverting input) of the comparator U1. As shown in FIG. 3a, the H level voltage value of the signal V-t that is
From the connection relationship of R3, it becomes 273E1, and the input signal SE
Similarly, the L level voltage value of M is the voltage value of resistors R1, R2, R3.
From the connection relationship, it becomes 173E 1.

一方、この入力信号ＳＥＭは、抵抗Ｒ４，Ｒ５およびコ
ンデンサＣ１からなる第１の遅延回路を経て、コンパレ
ータＵ１の第２の入力端（非反転入力）にも供給される
。On the other hand, this input signal SEM is also supplied to the second input terminal (non-inverting input) of the comparator U1 via a first delay circuit consisting of resistors R4 and R5 and a capacitor C1.

ここで、さらに抵抗Ｒ４とＲ５の抵抗値を等しいと仮定
すると、コンパレータＵ１の第２の入力端に入力される
遅延パルスＶ十ｔの定常時に達したＨレベルおよびＬレ
ベルの電圧値は、第３図ａに示すように、抵抗Ｒ４，Ｒ
５の接続関係から１／２Ｅ １および０となる。Here, further assuming that the resistance values of the resistors R4 and R5 are equal, the voltage values of the H level and L level reached at the steady state of the delayed pulse Vt input to the second input terminal of the comparator U1 are As shown in Figure 3a, the resistors R4, R
5 becomes 1/2E 1 and 0.

マタ、コンパレータＵ１の第２の入力端に供給される遅
延遅延パルスＶ十ｔの波形は、第１の遅れ回路により、
第３図ａに示す積分波形となる。The waveform of the delayed pulse Vt supplied to the second input terminal of the comparator U1 is determined by the first delay circuit as follows.
The integral waveform is shown in FIG. 3a.

したがって、信号Ｖ−ｔおよび遅延遅延パルスＶ十ｔの
相対的なレベルを適切に選定しておくことにより、一方
の信号Ｖ−ｔのパルス立下り時（後端で）に遅延パルス
Ｖ十ｔが交差させることが可能となる。Therefore, by appropriately selecting the relative levels of the signal V-t and the delayed delay pulse V0t, when the pulse of one signal V-t falls (at the rear end), the delayed pulse V0t can be crossed.

すなわち、コンパレータＵ１の第１および第２の入力端
間におけるレベルについてみると、信号Ｖ−ｔがＬレベ
ルからＨレベルに立上り、そしてＨレベルを維持してい
る間、信号■−ｔはＶ十ｔよりも常に高いレベルを有し
ているので、コンパレータＵ１はその出力信号Ｖ。That is, looking at the level between the first and second input terminals of the comparator U1, while the signal V-t rises from the L level to the H level and maintains the H level, the signal Since comparator U1 always has a level higher than t, its output signal V.

がＬＬ／ベルを保持するような状態に保たれる。is maintained such that it holds LL/Bell.

しかし、信号Ｖ−ｔの立下り時には、これらの信号Ｖ−
ｔとＶ十ｔのレベルが相対的に設定されているため、信
号Ｖ−ｔが緩やかに下降する信号Ｖ十ｔと、一旦交差し
、信号Ｖ−ｔがＬレベルに達して一定時間後には、次第
に下降する信号Ｖ十ｔと再び交差する。However, when the signal V-t falls, these signals V-
Since the levels of t and Vt are set relatively, the signal Vt crosses the slowly falling signal Vt, and after a certain period of time after the signal Vt reaches the L level, , crosses again with the gradually falling signal Vt.

したがって、信号Ｖ−ｔとＶ十ｔとが交差する時ｗＳの
間では、信号Ｖ十ｔのレベルより信号Ｖ−ｔのレベルの
方が低いという状態が生じ、この時［ｒＳの間だけコン
パレータＵ１が反転する。Therefore, during the time wS when the signals V-t and V0t intersect, a state occurs in which the level of the signal Vt is lower than the level of the signal V0t, and at this time, only during [rS] is the comparator U1 is inverted.

その結果、コンパレータＵ１からは、第３図すに示すよ
うに、一定パルス幅Ｔｓの出力信号Ｖ。As a result, the comparator U1 outputs an output signal V with a constant pulse width Ts, as shown in FIG.

が出力される。上記の説明から明らかなように、コンパ
レータＵ１からパルス出力が得られる条件は、信号■十
ｔの最高レベルの設定値が信号Ｖ−ｔのＨレベルとＬレ
ベルとの中間におかれていること、および信号■−ｔが
Ｈレベルになってから、信号Ｖ十ｔのレベルが信号Ｖ−
ｔのＬレベルよりも高くなるまでＨレベルを保持するこ
と、である。is output. As is clear from the above explanation, the condition for obtaining a pulse output from the comparator U1 is that the highest level set value of the signal 10t is placed between the H level and L level of the signal Vt. , and after the signal ■-t becomes H level, the level of the signal Vt becomes the signal V-
This is to maintain the H level until it becomes higher than the L level at t.

信号■十ｔが最高レベルに達するまで信号Ｖ−ｔがＨレ
ベルを保持するような条件のもとでは、出力信号ｖｏの
パルス幅は、コンパレータＵ１として使用されたオペア
ンプの特性には依存せず、遅延回路の精度のみによって
決定されるので、コンデンサおよび抵抗の精度に応じた
精度が実現できる。Under the condition that the signal V-t maintains the H level until the signal 10t reaches its maximum level, the pulse width of the output signal vo does not depend on the characteristics of the operational amplifier used as the comparator U1. , is determined only by the accuracy of the delay circuit, so the accuracy can be achieved in accordance with the accuracy of the capacitor and resistor.

また出力信号■。Also output signal ■.

のパルス幅は直流電源Ｅ１の電圧変化の影響を受けない
。The pulse width of is not affected by voltage changes of the DC power source E1.

さらに出力信号Ｖ。Furthermore, the output signal V.

のパルスは、コンデンサＣ１が所定の値まで充電されな
い限り発生しない。The pulse will not occur unless capacitor C1 is charged to a predetermined value.

したがって入力信号の立上り時点Ｔ１から立下り°時点
Ｔ２までの時間ΔＴが設定値よりも長いかどうかを判定
する機能も有する。Therefore, it also has a function of determining whether the time ΔT from the rising edge T1 to the falling edge T2 of the input signal is longer than a set value.

またＳＷは、第１の入力信号ＳＥＭとは無関係なパルス
状の第２の入力信号、Ｕ２はフリップフロップ回路をそ
れぞれ示し、このフリップフロップ回路Ｕ２の第１の入
力には第１の入力信号ＳＥＭが、また第２の入力には第
２の入力信号ＳＷがそれぞれ供給される。Further, SW indicates a pulse-shaped second input signal unrelated to the first input signal SEM, and U2 indicates a flip-flop circuit, and a first input signal of the flip-flop circuit U2 has a first input signal SEM. However, a second input signal SW is also supplied to the second input.

第１の入力信号ＳＥＭはたとえばセンサ出力であり、第
２の入力信号ＳＷはこのセンサ出力を阻止するためのス
イッチ出力であ【る。The first input signal SEM is, for example, a sensor output, and the second input signal SW is a switch output for blocking this sensor output.

フリップフロップＵ２は、４個のＮＡＮＤゲート６１〜
Ｇ４からなり、その真理値表はつぎのとおりである。Flip-flop U2 consists of four NAND gates 61~
G4, and its truth table is as follows.

すなわちフリップフロップＵ２は、入力信号ＳＥＭおよ
びＳＷがともにＨレベルのときにセットされてその出力
信号Ｆｎ＋１をＨレベルにするが、いったんセットされ
たのちには、入力信号ＳＥＭがＨレベルからＬレベルに
変化するまで出力信号Ｆｎ＋１をＨレベルに保持する。In other words, flip-flop U2 is set when input signals SEM and SW are both at H level, and makes its output signal Fn+1 H level, but once set, input signal SEM changes from H level to L level. The output signal Fn+1 is held at H level until the change occurs.

この出力信号Ｆｎ＋１は、抵抗Ｒ６，Ｒ７およびコンデ
ンサＣ２からなる第２の遅延回路を経てトランジスタＱ
１のベースに供給される。This output signal Fn+1 is passed through a second delay circuit consisting of resistors R6 and R7 and a capacitor C2 to a transistor Q.
1 base.

このトランジスタＱ１は、コンパレータＵ１の出力側に
接続された分圧抵抗Ｒ８およびＲ９の接続点をコモン側
に接続し、もしくはコモン側から切離すように動作する
もので、したがってトランジスタＱ１がオフ状態にある
ときだけ、コンパレータＵ１の出力端から出力信号Ｖｏ
ｕｔが外部に取出される。This transistor Q1 operates to connect the connection point of the voltage dividing resistors R8 and R9 connected to the output side of the comparator U1 to the common side, or to disconnect it from the common side, so that the transistor Q1 is turned off. Only at certain times, the output signal Vo from the output terminal of the comparator U1
ut is taken out to the outside.

いま、入力信号ＳＥＭおよびＳＷとして第２図に示すよ
うな波形の信号が供給されたとする。Assume now that signals having waveforms as shown in FIG. 2 are supplied as input signals SEM and SW.

入力信号ＳＥＭがＨレベルになり、この間に入力信号Ｓ
ＷがＨレベルになったとき、フリップフロップＵ２がセ
ットされ、出力信号Ｆｎ＋１はＨレベルになり、所定の
遅延時間ＴＤｌだけ遅れてトランジスタＱ１に所定のベ
ースバイアスが与えられる。The input signal SEM becomes H level, and during this time the input signal S
When W becomes H level, flip-flop U2 is set, output signal Fn+1 becomes H level, and a predetermined base bias is applied to transistor Q1 with a delay of a predetermined delay time TDl.

つぎに入力信号ＳＥＭがＬレベルになると、フリップフ
ロップＵ２がリセットされ、さらに抵抗Ｒ６、Ｒ７およ
びコンデンサＣ２からなる遅延回路により、フリップフ
ロップＵ２がリセットされてから一定の遅延時ｗＤ２だ
け、トランジスタＱ１にはベースバイアスが付与される
。Next, when the input signal SEM becomes L level, the flip-flop U2 is reset, and a delay circuit consisting of resistors R6, R7 and capacitor C2 causes the transistor Q1 to be turned on for a certain delay time wD2 after the flip-flop U2 is reset. is given a base bias.

これと同時に入力信号ＳＥＭがＬレベルになると、コン
パレータＵ１が一定パルス幅のパルスを出力しようとす
るが、ベースバイアスの立下り時の遅延時間ＴＤ２とコ
ンパレータＵ１の出力パルスのパルス幅Ｔｓとの関係が
ＴＤ ２）Ｔｓとなるように設定されているため、出力
パルスがトランジスタＱ１を通じてコモン側に流れ、ベ
ースバイアスが付与されている間では出力パルスが現わ
れない。At the same time, when the input signal SEM goes to the L level, the comparator U1 tries to output a pulse with a constant pulse width, but the relationship between the delay time TD2 at the fall of the base bias and the pulse width Ts of the output pulse of the comparator U1 Since the output pulse is set to be TD2)Ts, the output pulse flows to the common side through the transistor Q1, and no output pulse appears while the base bias is applied.

なお入力信号ＳＥＭがＬレベルのときに入力信号ＳＷに
パルスが現われても、フリップフロップＵ２はセットさ
れない。Note that even if a pulse appears in the input signal SW when the input signal SEM is at L level, the flip-flop U2 is not set.

つぎに入力信号ＳＥＭがＨレベルになり、ついでＬレベ
ルに戻るまでの間に入力信号ＳＷがＨレベルにならなけ
れば、フリップフロップＵ２はセットされず、したがっ
てトランジスタＱ１にベースバイアスは与えられないの
で、入力信号ＳＥＭがＬレベルに戻ったときにコンパレ
ータＵ１の出力側に発生したパルスが出力信号Ｖｏｕｔ
に現われる。Next, if the input signal SW does not become H level between when the input signal SEM becomes H level and then returns to L level, flip-flop U2 will not be set, and therefore no base bias will be applied to transistor Q1. , the pulse generated on the output side of the comparator U1 when the input signal SEM returns to L level is the output signal Vout.
appears in

したがって第１図の回路は、２つの入力の論理積が成立
したときには出力信号を発生せず、論理積が成立しなか
ったときに一方の入力信号にもとづいて所定の出力信号
を発生する回路、たとえばセンサ出力を第１の信号、ス
イッチ出力を第２の入力信号とし、センサ出力が供給さ
れている間にスイッチ出力が供給された場合には出力信
号を出さないという動作が必要な回路として利用するこ
とができる。Therefore, the circuit of FIG. 1 is a circuit that does not generate an output signal when the AND of two inputs is established, and generates a predetermined output signal based on one input signal when the AND does not hold; For example, use the sensor output as the first signal and the switch output as the second input signal, and use it as a circuit that requires no output signal if the switch output is supplied while the sensor output is being supplied. can do.

なお入力信号が供給される入力端に適当なインターフェ
ースを挿入し、またフリップフロップＵ２の入力関係を
変更することにより、入力信号と出力信号との対応関係
を逆にすることも可能である。Note that it is also possible to reverse the correspondence between the input signal and the output signal by inserting a suitable interface into the input terminal to which the input signal is supplied and by changing the input relationship of the flip-flop U2.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はこの考案の一実施例による自己出力選択形ワン
ショット回路の回路図、第２図は第１図の回路の各部に
おける信号波形図、第３図ａは第１のパルス入力信号と
遅延パルスとの関係を示す信号波形図、第３図すは一定
パルス幅の出力信号を示す信号波形図である。 Ｅｌ・・・・・・直流電源、Ｕｌ・・・・・・コンパレ
ータ、ＳＥＭ・・・・・・第１の入力信号、ＳＷ・・・
・・・第２の入力信号、ｖＯｕｔ・・・・・・出力信号
、Ｕ２・・・・・・フリップフロップ。Fig. 1 is a circuit diagram of a self-output selection type one-shot circuit according to an embodiment of this invention, Fig. 2 is a signal waveform diagram at each part of the circuit of Fig. 1, and Fig. 3a is a diagram of the first pulse input signal. FIG. 3 is a signal waveform diagram showing the relationship with a delayed pulse, and FIG. 3 is a signal waveform diagram showing an output signal with a constant pulse width. El...DC power supply, Ul...Comparator, SEM...First input signal, SW...
...Second input signal, vOut...Output signal, U2...Flip-flop.

Claims (1)

【実用新案登録請求の範囲】[Scope of utility model registration request] 第１のパルス入力信号と直流バイアス電圧とを重畳し、
該第１のパルス入力信号のＨレベルに応じる第１のレベ
ルと第１のパルス入力信号のＬレベルに応じる第２のレ
ベルを有する信号を出力するバイアス回路と、前記第１
のパルス入力信号を遅延させるとともに、その遅延した
パルスの定常状態におけるレベルが前記第１のレベルと
前記第２のレベルの間にある遅延パルスを出力する第１
の遅れ回路と、前記バイアス回路からの出力信号を第１
の入力端に、また前記第１の遅れ回路からの遅延パルス
を第２の入力端に受へ、前記第１および第２の入力端に
供給される信号がそのレベルの大きさを逆転させている
期間に相当するパルス幅の出力信号を出力端から発生す
るコンパレータと、前記第１の入力信号およびこれとは
別に第２のパルス入力信号をセット入力端子およびリセ
ット入力端子にそれぞれ受けるフリップフロップ回路と
、該フリップフロップ回路の出力信号を前記コンパレー
タの出力パルス幅を含む大きい置延時間幅となるよう遅
延させる第２の遅れ回路と、該第２の遅れ回路の出力に
よってオン、オフが制御されるスイッチング回路とを備
え、前記第１および第２のパルス入力信号の間で論理積
が成立したときに前記スイッチング回路の出力により前
記コンパレータからの出力が阻止されることを特徴とす
る自己出力選択形ワンショット回路。superimposing a first pulse input signal and a DC bias voltage;
a bias circuit that outputs a signal having a first level corresponding to the H level of the first pulse input signal and a second level corresponding to the L level of the first pulse input signal;
a first pulse input signal for outputting a delayed pulse whose steady state level is between the first level and the second level;
a delay circuit and a first output signal from the bias circuit.
and receives a delayed pulse from the first delay circuit at a second input, such that the signals supplied to the first and second inputs have their level magnitudes reversed. a comparator that generates an output signal with a pulse width corresponding to a period of time from its output terminal; and a flip-flop circuit that receives the first input signal and, separately, a second pulse input signal at a set input terminal and a reset input terminal, respectively. and a second delay circuit that delays the output signal of the flip-flop circuit by a large delay time including the output pulse width of the comparator, and the on/off state is controlled by the output of the second delay circuit. and a switching circuit, wherein the output from the comparator is blocked by the output of the switching circuit when an AND is established between the first and second pulse input signals. One-shot circuit.