JPS6031604A - シ−ケンスコントロ−ラ - Google Patents
シ−ケンスコントロ−ラInfo
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- JPS6031604A JPS6031604A JP13963883A JP13963883A JPS6031604A JP S6031604 A JPS6031604 A JP S6031604A JP 13963883 A JP13963883 A JP 13963883A JP 13963883 A JP13963883 A JP 13963883A JP S6031604 A JPS6031604 A JP S6031604A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- input
- control
- change
- Prior art date
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0423—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は通常ＣＰＵのプ０タラム１作により実現される
ものであって、多数の制御機能プロ・ツクを順次サイク
リックに前作させるようにし、こｎらの制御機能プロ・
ツクによる出力を外部へ出力するようにしたシーケンス
コント０−ラに関するものである。
ものであって、多数の制御機能プロ・ツクを順次サイク
リックに前作させるようにし、こｎらの制御機能プロ・
ツクによる出力を外部へ出力するようにしたシーケンス
コント０−ラに関するものである。
うは、通常、第１因に示すように、入力、演算処理、出
力のサイクルをくり返している。即ち％１サイクルの最
初の１１期間に入力信号全外部から収り込んで記憶し、
ｔ、期間にその入力信号データにより各制御ｍ能ブロッ
クにおける犬々の演算処理を順次行ない、最後にこれら
の演算処理の結果をｔ８期間に外部に送り出すように構
成され。
力のサイクルをくり返している。即ち％１サイクルの最
初の１１期間に入力信号全外部から収り込んで記憶し、
ｔ、期間にその入力信号データにより各制御ｍ能ブロッ
クにおける犬々の演算処理を順次行ない、最後にこれら
の演算処理の結果をｔ８期間に外部に送り出すように構
成され。
この一連の作業を順次Ｗ、り返し行なっているものであ
り、この１サイクルに心腔な時間（ス＋センタイム）
Ｔ＝ｔｔ ＋ｔｌ ＋ｔａがシーケンスローラの肘δ時
間となる。また、外部からの人力信号はｔｌの時間での
み検出するため、ｉｌ のタ禿ミンク期間が終った直後
に入った入力信号は、次のサイクルのｔ１期間まで読み
収らｎず、従がってその入力信号に対しする演算処理と
出力も次のサイクルで行なわれる。そのため、人力信号
が入ってからそれに灯心する出力信号が出るまでには最
大２サイクル、最小でも１サイクル分の時間遅れが発生
する。
り、この１サイクルに心腔な時間（ス＋センタイム）
Ｔ＝ｔｔ ＋ｔｌ ＋ｔａがシーケンスローラの肘δ時
間となる。また、外部からの人力信号はｔｌの時間での
み検出するため、ｉｌ のタ禿ミンク期間が終った直後
に入った入力信号は、次のサイクルのｔ１期間まで読み
収らｎず、従がってその入力信号に対しする演算処理と
出力も次のサイクルで行なわれる。そのため、人力信号
が入ってからそれに灯心する出力信号が出るまでには最
大２サイクル、最小でも１サイクル分の時間遅れが発生
する。
また、入力信号の持続時間中が期間Ｔより短かい場む、
こｎ？！−人力信号としてＩＩＸり込めないことがある
。即ち例えばｔ２期間の演算処即時間中に短かい人力信
号が入ったとしても、次のｔｌのタイミンク期間までに
その１５号がなくなｎばｓ ｔ。
こｎ？！−人力信号としてＩＩＸり込めないことがある
。即ち例えばｔ２期間の演算処即時間中に短かい人力信
号が入ったとしても、次のｔｌのタイミンク期間までに
その１５号がなくなｎばｓ ｔ。
のタイミンク期間では、その人力信号ｋＩＩＸり込めな
いため、その人カイｄ号に対する演算処理ができないと
いう間１がある。この様に従来のサイクリック演算方式
のシーケンスコント０−うでは、人力信号が入ってη・
らそれに対しする出力が出るまでの時間が遅く、かつ、
スキャンタイムＴのばらつきが発生すること％′１ｆｃ
ス牛ヤンタイムＴより短かい時間中の入力信号は、収り
込めない場合があるという問題点があった。さらに出力
信号のオン−オフも同様にスキャンタイムＴの中でし〃
＾行なえない問題点がある。即ち高速で出力をオン、オ
フしようとしても最低１ス＋１ンンタイム分？オンにし
次のスキャン９４６分がオフとなりスキャンタイムＴよ
り短かい間隔で出力をオン、オフすることができない問
題があった。
いため、その人カイｄ号に対する演算処理ができないと
いう間１がある。この様に従来のサイクリック演算方式
のシーケンスコント０−うでは、人力信号が入ってη・
らそれに対しする出力が出るまでの時間が遅く、かつ、
スキャンタイムＴのばらつきが発生すること％′１ｆｃ
ス牛ヤンタイムＴより短かい時間中の入力信号は、収り
込めない場合があるという問題点があった。さらに出力
信号のオン−オフも同様にスキャンタイムＴの中でし〃
＾行なえない問題点がある。即ち高速で出力をオン、オ
フしようとしても最低１ス＋１ンンタイム分？オンにし
次のスキャン９４６分がオフとなりスキャンタイムＴよ
り短かい間隔で出力をオン、オフすることができない問
題があった。
以上のことから明らかなようにシーケンスコントローラ
においての高速応答性を得るには、そのスキャンタイム
の短縮が大きな課題であり、特に時間的に順番に演算制
御される制御機能のづ０′リクが多数あるような場合、
上記のスキャンタイムがどうして％ｌｌ長時間となり、
前述の諸量＠を無視し得なくなる間電があった。
においての高速応答性を得るには、そのスキャンタイム
の短縮が大きな課題であり、特に時間的に順番に演算制
御される制御機能のづ０′リクが多数あるような場合、
上記のスキャンタイムがどうして％ｌｌ長時間となり、
前述の諸量＠を無視し得なくなる間電があった。
不発明は上述の点に鑑みて提供したもの１．であって、
実際に人力信号が変化しあるいはアクティづ機能υ素の
出力状籾が変化したとき、この変化に胸連する部分の制
御機能づｏ ’リフのみを演算−作させるようにし、も
って不必要な制御機能づ０ツクを常時前作さゼることを
なくしてスキャンタイム？大巾に短＆ｊＴることを可能
にしたシーケンスコントＤ−ラを泥供することを目的と
するものである。
実際に人力信号が変化しあるいはアクティづ機能υ素の
出力状籾が変化したとき、この変化に胸連する部分の制
御機能づｏ ’リフのみを演算−作させるようにし、も
って不必要な制御機能づ０ツクを常時前作さゼることを
なくしてスキャンタイム？大巾に短＆ｊＴることを可能
にしたシーケンスコントＤ−ラを泥供することを目的と
するものである。
不発り」は第２図フローチャートに示すような１作ｔさ
せるように構成したものであり、第５凶はプロクラムシ
ーケンス１作を布線論理のシーケンス（ロ）路として表
現した回路図であって、不発明の制御機能ブロックの概
念を明らかにすることにより本発明の詳細な説明するも
のであり、第４凶は本発明においてＣＰＵにょるプロク
ラムシーケンス切作として実現される回路機能を犬々の
楓能りラに′ＮＧ１５するづ０ツクとして表現したブロ
ック回路図である。しη為して＠２凶フ０−チセートを
説明すると、まず回路のスタートにより、入力＠号の収
り込み及び内部のアクティブ＠能要素の処理（並びにそ
の出力データの収り込み）？行い、次にこの両数り込み
データに前回のチータ収り込み時と比べて変化がある〃
為否かをチェｔツクし、このチェックかＮＯの場合はこ
の時点で今回のサイクルにおける１作を終了して再び次
のサイクルの入カイｄ号の収り込みを始める。一方上記
チェｔリクの結果がＹＥＳの場合、その変化した人力信
号又はアクティブ機能要素に対Ｂする制御機能づＯ・シ
フのみを選択抽出し、この選択抽出した制御機能のづＱ
１リクの演算処理し、この演算処理の結果を次のステ
ップで出力信号として出力し、再び次のサイクルの人力
信号の収り込み全開始するのである。なお＠２凶フＯ−
チャートにおいて、入力ロ号収り込みのタイミンクとア
クティブ回路姿票の処理のタイミンクとは互いにその順
序七逆にしても良い。
せるように構成したものであり、第５凶はプロクラムシ
ーケンス１作を布線論理のシーケンス（ロ）路として表
現した回路図であって、不発明の制御機能ブロックの概
念を明らかにすることにより本発明の詳細な説明するも
のであり、第４凶は本発明においてＣＰＵにょるプロク
ラムシーケンス切作として実現される回路機能を犬々の
楓能りラに′ＮＧ１５するづ０ツクとして表現したブロ
ック回路図である。しη為して＠２凶フ０−チセートを
説明すると、まず回路のスタートにより、入力＠号の収
り込み及び内部のアクティブ＠能要素の処理（並びにそ
の出力データの収り込み）？行い、次にこの両数り込み
データに前回のチータ収り込み時と比べて変化がある〃
為否かをチェｔツクし、このチェックかＮＯの場合はこ
の時点で今回のサイクルにおける１作を終了して再び次
のサイクルの入カイｄ号の収り込みを始める。一方上記
チェｔリクの結果がＹＥＳの場合、その変化した人力信
号又はアクティブ機能要素に対Ｂする制御機能づＯ・シ
フのみを選択抽出し、この選択抽出した制御機能のづＱ
１リクの演算処理し、この演算処理の結果を次のステ
ップで出力信号として出力し、再び次のサイクルの人力
信号の収り込み全開始するのである。なお＠２凶フＯ−
チャートにおいて、入力ロ号収り込みのタイミンクとア
クティブ回路姿票の処理のタイミンクとは互いにその順
序七逆にしても良い。
ここで上記制ｔｌｌＩ倹能ブロック（Ｉｔ ）（ｌ□
）・・・（１ｎ）は、例えば第凸Ｉ２ｇｕＦ＠において
布線論理による一つの枝路として表現さｎるものであっ
て、−童とまりのＩＩＪ御磯舵を有する部分をプａツり
とじて概念上まとめたものであり一一般にシーケンス回
＠（プ０タラム前作によるもの會含む）はこのような制
＠侵能プ０・υり（１＋ ）（１２）・・・（ｉｎ）？
ｒ順順次切込せることにより所聾の全体的な穢能動作を
得るようにしである。なお第５凶回路の場合一つの枝路
を一つの制御機能ブロックに対６させたが、相互に関連
した２以上の枝路（２以上の制御ｉ１１畿能）を一つの
制研襞能ブロックとしてまとめても良いものであり、さ
らに多数の制御機能が相互に関連し合っているような場
合、こｎ２二以上の制ｍ機能づ０！７り’（１＋ ）（
Ｉｔ）・・・としてづ０ツク分けし、こｎらの相互に関
連した制御ＩＩＩ機能ブロック（１＋ ）Ｃ１ｔ ）・
・・間ではアクティブ機能要素（２）の一つとして投け
たラッチ等を利用し、これらの制御機能ブロック（１１
）（１，）・・・間データ？転送するようにしてｔＩ５
ｔいものであり、この場合はブロック分けされた第１の
ｌ１１１−機能ブロック（１＋ ）（１ｍ ）・・・が
第１回目のサイクルで１作し１次の第２回目のサイクル
でブロック分けされた第２の制御機能ブロック（１１）
（１！ ）・・・が１作さぞられることになる０次にア
クティブ滅能替素１２）は、上述のような内部データを
一時記憶するラッチの能、各制御機能ブロック（Ｉｔ）
（１ｇ）・・・の動作時に起重されあるいはカウントア
ツプ（又はカウントタウジノされるタイマやカウンタに
より構成さｎているものであり、従ってこのアクティブ
機能要素ｉ２１はＰｆｒ鰹の各制御機能ブロックに対も
した多数の穢能要素を有して構成さｎ１夫々の機能要素
は６対６する制御機能ブロックの＠７１躇時に１作させ
られるが、その出力状憩は前述のフローチャートにおけ
る「アクティブ機能饅素処理」のタイミングにデータと
して収ジ込［も各懺能要素毎にその出力状崗に変化が生
じているか否かのヤ］υ１」がなさｎることになる。し
η為して第３図のシーケンス回路は、外部からの入力４
８号として接点Ｘ０〜Ｘ９の入力が、外部への出力とじ
てすし−Ｙ０〜Ｙ、の出力があジ、’！７ｔアクティブ
＠能要素１２）としてタイマＴ０が吠けられ、このタイ
マＴ０の出力として接点Ｔ０の１作がある。従ってこの
第５凶のシーケンス回路を、第２図のタイムチャートに
より１作させると、まず＠ｌに入力漬けである接点ｘ０
〜Ｘｓ ｋ収り°込み、第２にアクティブ機能要素（２
）であるタイマＴ、の出力である接点Ｔ。の状ｍ＋＝収
り込む。この後第５のステ１リプの１作として、接点Ｘ
０〜Ｘ、及びＴ。が前回のサイクルに対し、て変化があ
る〃為否で・會チェックし、変化がない場合には各制御
機能ブロック（ＩＬ ）・・・の演算１作？行うことな
く５次のサイクルにおける接点Ｘ０〜Ｘ、の伏籾の収り
込みｔ開始する。一方、上記のチェックにより接点Ｘ。
）・・・（１ｎ）は、例えば第凸Ｉ２ｇｕＦ＠において
布線論理による一つの枝路として表現さｎるものであっ
て、−童とまりのＩＩＪ御磯舵を有する部分をプａツり
とじて概念上まとめたものであり一一般にシーケンス回
＠（プ０タラム前作によるもの會含む）はこのような制
＠侵能プ０・υり（１＋ ）（１２）・・・（ｉｎ）？
ｒ順順次切込せることにより所聾の全体的な穢能動作を
得るようにしである。なお第５凶回路の場合一つの枝路
を一つの制御機能ブロックに対６させたが、相互に関連
した２以上の枝路（２以上の制御ｉ１１畿能）を一つの
制研襞能ブロックとしてまとめても良いものであり、さ
らに多数の制御機能が相互に関連し合っているような場
合、こｎ２二以上の制ｍ機能づ０！７り’（１＋ ）（
Ｉｔ）・・・としてづ０ツク分けし、こｎらの相互に関
連した制御ＩＩＩ機能ブロック（１＋ ）Ｃ１ｔ ）・
・・間ではアクティブ機能要素（２）の一つとして投け
たラッチ等を利用し、これらの制御機能ブロック（１１
）（１，）・・・間データ？転送するようにしてｔＩ５
ｔいものであり、この場合はブロック分けされた第１の
ｌ１１１−機能ブロック（１＋ ）（１ｍ ）・・・が
第１回目のサイクルで１作し１次の第２回目のサイクル
でブロック分けされた第２の制御機能ブロック（１１）
（１！ ）・・・が１作さぞられることになる０次にア
クティブ滅能替素１２）は、上述のような内部データを
一時記憶するラッチの能、各制御機能ブロック（Ｉｔ）
（１ｇ）・・・の動作時に起重されあるいはカウントア
ツプ（又はカウントタウジノされるタイマやカウンタに
より構成さｎているものであり、従ってこのアクティブ
機能要素ｉ２１はＰｆｒ鰹の各制御機能ブロックに対も
した多数の穢能要素を有して構成さｎ１夫々の機能要素
は６対６する制御機能ブロックの＠７１躇時に１作させ
られるが、その出力状憩は前述のフローチャートにおけ
る「アクティブ機能饅素処理」のタイミングにデータと
して収ジ込［も各懺能要素毎にその出力状崗に変化が生
じているか否かのヤ］υ１」がなさｎることになる。し
η為して第３図のシーケンス回路は、外部からの入力４
８号として接点Ｘ０〜Ｘ９の入力が、外部への出力とじ
てすし−Ｙ０〜Ｙ、の出力があジ、’！７ｔアクティブ
＠能要素１２）としてタイマＴ０が吠けられ、このタイ
マＴ０の出力として接点Ｔ０の１作がある。従ってこの
第５凶のシーケンス回路を、第２図のタイムチャートに
より１作させると、まず＠ｌに入力漬けである接点ｘ０
〜Ｘｓ ｋ収り°込み、第２にアクティブ機能要素（２
）であるタイマＴ、の出力である接点Ｔ。の状ｍ＋＝収
り込む。この後第５のステ１リプの１作として、接点Ｘ
０〜Ｘ、及びＴ。が前回のサイクルに対し、て変化があ
る〃為否で・會チェックし、変化がない場合には各制御
機能ブロック（ＩＬ ）・・・の演算１作？行うことな
く５次のサイクルにおける接点Ｘ０〜Ｘ、の伏籾の収り
込みｔ開始する。一方、上記のチェックにより接点Ｘ。
−Ｘ、及びＴｏの状憩に変化が生じたことが判別される
と、＠４のステップによＶ図外の論即演算都（３）によ
りその変化が生じ７’（接点Ｘ。−Ｘ、及びＴｏ’ａｌ
”入力とする制御機能ブロック（ｌｚ ）（Ｉｓ ）・
・・が選択され、その選択さｎ７Ｌ制ＭＩＱｆｆｉづＯ
ツク（１＋ ）（１＊ ）・・・のみが演算１作させら
れる。即ち接点ｘ０が変化したとすると、この接点Ｘ、
に関係する第１の制御機能づＯ’Ｊり（１１）（Ｉｔ
）・・・のみが店択ざｎて演算１作させらｎ１出力リレ
ーＹ０が１作させられることになる。この後第５のステ
ップで出力リレーＹｏＮＹ３ （上記の例ではＹｎ）の
接点状籾を外部に出力し、このサイクルにおける全ての
１作を終了し、再び前述の第１のステップからの１作を
繰返丁ものである。
と、＠４のステップによＶ図外の論即演算都（３）によ
りその変化が生じ７’（接点Ｘ。−Ｘ、及びＴｏ’ａｌ
”入力とする制御機能ブロック（ｌｚ ）（Ｉｓ ）・
・・が選択され、その選択さｎ７Ｌ制ＭＩＱｆｆｉづＯ
ツク（１＋ ）（１＊ ）・・・のみが演算１作させら
れる。即ち接点ｘ０が変化したとすると、この接点Ｘ、
に関係する第１の制御機能づＯ’Ｊり（１１）（Ｉｔ
）・・・のみが店択ざｎて演算１作させらｎ１出力リレ
ーＹ０が１作させられることになる。この後第５のステ
ップで出力リレーＹｏＮＹ３ （上記の例ではＹｎ）の
接点状籾を外部に出力し、このサイクルにおける全ての
１作を終了し、再び前述の第１のステップからの１作を
繰返丁ものである。
次に＠４凶にボアづＯ・リフ因によりさらに本発明のシ
ーケンスコントローラの機能動作を説明する。図中＋４
１Ｆ１．入力回路部で、多数の並列の入カイｄ号會入力
し、次の入力値９記（慈都（５）に転送する。
ーケンスコントローラの機能動作を説明する。図中＋４
１Ｆ１．入力回路部で、多数の並列の入カイｄ号會入力
し、次の入力値９記（慈都（５）に転送する。
また（６）は出力回路部で、出力データ記憶部（７）に
記憶さｎｆｃ％制両＠龜づ０ツク（ＩＬ ）〜（１ｎ）
の出力データ會入力し、これｔ出力信号として出力する
。（８）はこの回路全体の動作順の制御を行う順次動作
制御回路であって％まず入力信号記憶部（６）にストロ
−づｔ与えてこの入力信号記憶部（５）に入力１！ ′
Ｐｊｋ収り込み記憶するとともに前述のアクティブ機能
い素の田カデータもこの入力債号記儂都１５）に収り込
みこの入力値号記偲１（６）内の所定の記憶エリアに畦
き込み記憶する。この後従来のシーケンスコントローラ
の場合は、順次１部側１ｌｌＩ［！２ｉ路（８）により
、第１〜第ｎの制御機能ブロック（１１９〜（Ｉｎ）’
ｅ一つづつ順次１作状容とするものであり、各制嶺１機
能づｏ’ソックＩＩ ）〜（ｉｎ）ではその制御機能づ
０゛リク（１１）〜（１ｎ）がクラ状暮とさｔｌ、た時
点で入力信号記憶部（５）の田カヂータ、即ち入力信号
及びアクティブ機能要素１２）出力から自己の制御機能
づＯ・ツク（１、）〜（１、ｎ）の１作に関係あるデー
タを読み込み、その制御機能うロック（１１）〜（１ｎ
）におけるチリの演算処理を施し、その結果を出力デー
タ記憶部（７）に記憶するものである。かくて第ｎ番目
の制御機能ブロック（１ｎ）の前作が終了すると、出力
データ記憶部（７）に１偵次切作制御回路（ｅｌ ｙ＞
ｈら信けが送らｎ、この出力データ記憶部（７）の記憶
内容データが出力（ロ）Ｖ＆ＩＩｓ ［８）から外部へ
出力さｎることになる。ところが本発明においては、従
来技術の場合、順次１作制御回路（８）により第１乃至
第ｎの制御機能づＤ・ツク（１１）〜（１ｎ）を順番に
全て１１作させている友め１サイクルの時間Ｔが長くな
りＴぎることに書目して構成されたものであり、入力値
号記憶都（５）に析たに記憶さｎｌｌようとしているデ
ータが前回の（そｔ″１．壕での）データに比べて変化
している刀１否〃・を判別Ｔる状綜変化検出部（９）と
、この状■変化検出耶（９）の出力全入力し、上記変化
を生じたデータ（入力信号又はアクティづ機能帰巣１２
）のデータ）が関係する制御機能づ０・ツク（１１）〜
（ｉｎ）ｋヤ］利する論理演算部（３）と？付加し、こ
の論理演算部（３）出力で順次前作制御（ロ）路（８）
を制御するこ゛とにより、上記変化を生じ友データに関
係する制御機能ブロック（１，）〜（Ｉｎ）ｔｉｉｉ１
作さぜるようにしたものである。即ち１哨次切作制御回
路（８）の出力で入力債号記憶都（６）に記憶１作させ
た後、これに続いて状部変化検出部（９）も前作させて
入力信号及びアクティブ機能要素）２）の出力に状圃変
化が生じている−７）ｈ否η・全判別さぞ、状陪質化が
生じていないときは論理演算部（３）を升して順次Ｉｆ
１作制部側！！ｌ路（８）全制御し、再び入力（Ｍ号記
憶都（６）のデータ収り込み記憶前作に戻させる。一方
玉記の判別により状ｍ変化が生じていることがヤ」υり
さｎると、次の論理演算部（３）が作１し、状急変化が
生じた入力信号又はアクティブ機能要素１２）出力に対
応する（即ちこれらの信号を人力とする）制御機能ブロ
ック（ｉｔ）（Ｉｔ）・・・（ｌｎ）ｋｍ択し、この選
択データに基いて順次前作制御回路（８）を制御するこ
とにより、上記選択された制御機能″ｊロック（１１）
（ｌｘ ）・・・（ｉｎ）のみｔ前作させ、その後上述
の従来の場合と同様に出力データ記憶ｓｆ？） ｋ １
ｉＥＩＪ作きせて出力前作を行い、再び人力値号記憶都
（５）でのデータの読み込み記憶１作に復帰させるもの
である。
記憶さｎｆｃ％制両＠龜づ０ツク（ＩＬ ）〜（１ｎ）
の出力データ會入力し、これｔ出力信号として出力する
。（８）はこの回路全体の動作順の制御を行う順次動作
制御回路であって％まず入力信号記憶部（６）にストロ
−づｔ与えてこの入力信号記憶部（５）に入力１！ ′
Ｐｊｋ収り込み記憶するとともに前述のアクティブ機能
い素の田カデータもこの入力債号記儂都１５）に収り込
みこの入力値号記偲１（６）内の所定の記憶エリアに畦
き込み記憶する。この後従来のシーケンスコントローラ
の場合は、順次１部側１ｌｌＩ［！２ｉ路（８）により
、第１〜第ｎの制御機能ブロック（１１９〜（Ｉｎ）’
ｅ一つづつ順次１作状容とするものであり、各制嶺１機
能づｏ’ソックＩＩ ）〜（ｉｎ）ではその制御機能づ
０゛リク（１１）〜（１ｎ）がクラ状暮とさｔｌ、た時
点で入力信号記憶部（５）の田カヂータ、即ち入力信号
及びアクティブ機能要素１２）出力から自己の制御機能
づＯ・ツク（１、）〜（１、ｎ）の１作に関係あるデー
タを読み込み、その制御機能うロック（１１）〜（１ｎ
）におけるチリの演算処理を施し、その結果を出力デー
タ記憶部（７）に記憶するものである。かくて第ｎ番目
の制御機能ブロック（１ｎ）の前作が終了すると、出力
データ記憶部（７）に１偵次切作制御回路（ｅｌ ｙ＞
ｈら信けが送らｎ、この出力データ記憶部（７）の記憶
内容データが出力（ロ）Ｖ＆ＩＩｓ ［８）から外部へ
出力さｎることになる。ところが本発明においては、従
来技術の場合、順次１作制御回路（８）により第１乃至
第ｎの制御機能づＤ・ツク（１１）〜（１ｎ）を順番に
全て１１作させている友め１サイクルの時間Ｔが長くな
りＴぎることに書目して構成されたものであり、入力値
号記憶都（５）に析たに記憶さｎｌｌようとしているデ
ータが前回の（そｔ″１．壕での）データに比べて変化
している刀１否〃・を判別Ｔる状綜変化検出部（９）と
、この状■変化検出耶（９）の出力全入力し、上記変化
を生じたデータ（入力信号又はアクティづ機能帰巣１２
）のデータ）が関係する制御機能づ０・ツク（１１）〜
（ｉｎ）ｋヤ］利する論理演算部（３）と？付加し、こ
の論理演算部（３）出力で順次前作制御（ロ）路（８）
を制御するこ゛とにより、上記変化を生じ友データに関
係する制御機能ブロック（１，）〜（Ｉｎ）ｔｉｉｉ１
作さぜるようにしたものである。即ち１哨次切作制御回
路（８）の出力で入力債号記憶都（６）に記憶１作させ
た後、これに続いて状部変化検出部（９）も前作させて
入力信号及びアクティブ機能要素）２）の出力に状圃変
化が生じている−７）ｈ否η・全判別さぞ、状陪質化が
生じていないときは論理演算部（３）を升して順次Ｉｆ
１作制部側！！ｌ路（８）全制御し、再び入力（Ｍ号記
憶都（６）のデータ収り込み記憶前作に戻させる。一方
玉記の判別により状ｍ変化が生じていることがヤ」υり
さｎると、次の論理演算部（３）が作１し、状急変化が
生じた入力信号又はアクティブ機能要素１２）出力に対
応する（即ちこれらの信号を人力とする）制御機能ブロ
ック（ｉｔ）（Ｉｔ）・・・（ｌｎ）ｋｍ択し、この選
択データに基いて順次前作制御回路（８）を制御するこ
とにより、上記選択された制御機能″ｊロック（１１）
（ｌｘ ）・・・（ｉｎ）のみｔ前作させ、その後上述
の従来の場合と同様に出力データ記憶ｓｆ？） ｋ １
ｉＥＩＪ作きせて出力前作を行い、再び人力値号記憶都
（５）でのデータの読み込み記憶１作に復帰させるもの
である。
なお第４凶のブロック図は、本発明がこのような回路を
固定的な回路として横臥されることｔ限定する趣旨では
なく、通常ＦｉｃＰＵのづＯタラムクラにより第４図づ
Ｏツク凶に示すような俵記１作が央現さｎるものである
。
固定的な回路として横臥されることｔ限定する趣旨では
なく、通常ＦｉｃＰＵのづＯタラムクラにより第４図づ
Ｏツク凶に示すような俵記１作が央現さｎるものである
。
本発明は上述のように構成さｒした状峰変化検出手股と
、づ０ツク検出手股と、検出ブロック前作手段と會共備
するものであるηλら、シーケンスプｎ １５１？、／
、の１４ｔイクｎ、の時間巾の中７冬曜の入力信号乃至
アクティブ機能要素出力の状態変化が生じることは希で
あるにもかかわらず全ての制御機能づ０１リクを順次前
作させて毎サイクルのスキャンタイムを長くしてしまう
ようなことがなくなり、状籾変化金生じて実際に演算前
作１行うべき制御機能ブロックのみ′ｆ切クラせるもの
である−１）１らス牛ヤシタイムの大巾な短縮化が”Ｊ
能になり、Ｂ答時筒が大巾に短縮さｎるとともに時間ｌ
］の短７＋”い入力信号をも確実に読み込むことができ
、またオン、オフの出力信号の出力時間中も短で−＜Ｔ
ることが可能になる効果？有するものである。
、づ０ツク検出手股と、検出ブロック前作手段と會共備
するものであるηλら、シーケンスプｎ １５１？、／
、の１４ｔイクｎ、の時間巾の中７冬曜の入力信号乃至
アクティブ機能要素出力の状態変化が生じることは希で
あるにもかかわらず全ての制御機能づ０１リクを順次前
作させて毎サイクルのスキャンタイムを長くしてしまう
ようなことがなくなり、状籾変化金生じて実際に演算前
作１行うべき制御機能ブロックのみ′ｆ切クラせるもの
である−１）１らス牛ヤシタイムの大巾な短縮化が”Ｊ
能になり、Ｂ答時筒が大巾に短縮さｎるとともに時間ｌ
］の短７＋”い入力信号をも確実に読み込むことができ
、またオン、オフの出力信号の出力時間中も短で−＜Ｔ
ることが可能になる効果？有するものである。
第１図は一般的なシーケンスリ０タラムのス士セン１作
の説明図、第２凶は本発明−実施例のフローチャート、
第３凶は同上の前作及び制（至）機能ブロックの概念を
説明Ｔるために布線重囲（２）路として表現さｆ’した
シーケンス回路図、第４凶は本発明実施例の１作を機能
ブロックとして表現したづ０ツク図である。 代匪人 弁理士 石 １）長 七 第１図 第２図 第３図 手 続 補 正 書（自発） 昭和５８年９月２６日 １、事件の表示 昭和５８年特許願第１凸９６３８号 ２、発 明の名称 シーケンスコントローラ ３、補正をする者 事件との関係 特許出願人 性 所 大阪府門真市太字門真１０４８番地名 称’
（５８３）松下電工株式会社代表者小 林 郁 ４、代理人 郵便番号 ５３０ ５、補正命令の日付 自 発 ６、補正により増加する発明の数 なし 訂 正 書 願書番号 特願昭５８−１凸９６３８ち１、本＠明細書
第３頁第２行目の「対応時間」を「応答時間」と訂正す
る。 ２、同上第４頁第１行目乃至第２行目の「かつ、・・・
発生すること、」の文全削除する。 代理人 弁理士 石 １）艮 七
の説明図、第２凶は本発明−実施例のフローチャート、
第３凶は同上の前作及び制（至）機能ブロックの概念を
説明Ｔるために布線重囲（２）路として表現さｆ’した
シーケンス回路図、第４凶は本発明実施例の１作を機能
ブロックとして表現したづ０ツク図である。 代匪人 弁理士 石 １）長 七 第１図 第２図 第３図 手 続 補 正 書（自発） 昭和５８年９月２６日 １、事件の表示 昭和５８年特許願第１凸９６３８号 ２、発 明の名称 シーケンスコントローラ ３、補正をする者 事件との関係 特許出願人 性 所 大阪府門真市太字門真１０４８番地名 称’
（５８３）松下電工株式会社代表者小 林 郁 ４、代理人 郵便番号 ５３０ ５、補正命令の日付 自 発 ６、補正により増加する発明の数 なし 訂 正 書 願書番号 特願昭５８−１凸９６３８ち１、本＠明細書
第３頁第２行目の「対応時間」を「応答時間」と訂正す
る。 ２、同上第４頁第１行目乃至第２行目の「かつ、・・・
発生すること、」の文全削除する。 代理人 弁理士 石 １）艮 七
Claims (1)
- （１）外部からの入力信号の収り込みｖＩ４能及び内部
のタイマやカウンタあるいは内部データ記憶…のラッチ
等のようなアクティブ機能鮫素出力のｌＩＸ＃）込み機
能を有し、多数の制御機能ブロックを順次サイクリ・ツ
クに前作さぜるようにし、これらの制御機能づＤ・ツク
による出力を外部へ出力するようにしたシーケンスコン
ト０−ラに２いて、入力信号及びアクティブｖ＆＝要素
出力の前回の収り込み時に対する変化を検出する状崗変
化検出手段と、。 この状Ｉ変化検出手段により変化が検出さｎた入力信号
又はアクティブ楓能殻累の出力に関連する制御機能づ０
・ツクを検出するづ０ツク検出手段と、このづｏ ’ツ
ク検出平膜により検出さｒｔｙｃ制御機能ブロックのみ
ｋ Ｗ）Ｊ Ｉ′Ｆ：させる検出ブロック１作手設とを
平膜備して収ることを特徴とするシーケンスコント０−
５０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13963883A JPS6031604A (ja) | 1983-07-30 | 1983-07-30 | シ−ケンスコントロ−ラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13963883A JPS6031604A (ja) | 1983-07-30 | 1983-07-30 | シ−ケンスコントロ−ラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6031604A true JPS6031604A (ja) | 1985-02-18 |
Family
ID=15249935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13963883A Pending JPS6031604A (ja) | 1983-07-30 | 1983-07-30 | シ−ケンスコントロ−ラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6031604A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346507A (ja) * | 1986-08-14 | 1988-02-27 | Mitsubishi Electric Corp | 高速演算処理装置 |
| JPH01109405A (ja) * | 1987-10-22 | 1989-04-26 | Fanuc Ltd | プログラマブル・コントローラ |
| JP2019194838A (ja) * | 2018-05-03 | 2019-11-07 | エルエス産電株式会社Lsis Co., Ltd. | Ｐｌｃのモータ駆動制御方法 |
-
1983
- 1983-07-30 JP JP13963883A patent/JPS6031604A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346507A (ja) * | 1986-08-14 | 1988-02-27 | Mitsubishi Electric Corp | 高速演算処理装置 |
| JPH01109405A (ja) * | 1987-10-22 | 1989-04-26 | Fanuc Ltd | プログラマブル・コントローラ |
| JP2019194838A (ja) * | 2018-05-03 | 2019-11-07 | エルエス産電株式会社Lsis Co., Ltd. | Ｐｌｃのモータ駆動制御方法 |
| US10571885B2 (en) | 2018-05-03 | 2020-02-25 | Lsis Co., Ltd. | Method for controlling motor driving by PLC |
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