JPS6031604A - シ−ケンスコントロ−ラ - Google Patents
シ−ケンスコントロ−ラInfo
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- JPS6031604A JPS6031604A JP13963883A JP13963883A JPS6031604A JP S6031604 A JPS6031604 A JP S6031604A JP 13963883 A JP13963883 A JP 13963883A JP 13963883 A JP13963883 A JP 13963883A JP S6031604 A JPS6031604 A JP S6031604A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- input
- control
- change
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0423—Input/output
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/054—Input/output
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は通常CPUのプ0タラム1作により実現される
ものであって、多数の制御機能プロ・ツクを順次サイク
リックに前作させるようにし、こnらの制御機能プロ・
ツクによる出力を外部へ出力するようにしたシーケンス
コント0−ラに関するものである。
ものであって、多数の制御機能プロ・ツクを順次サイク
リックに前作させるようにし、こnらの制御機能プロ・
ツクによる出力を外部へ出力するようにしたシーケンス
コント0−ラに関するものである。
うは、通常、第1因に示すように、入力、演算処理、出
力のサイクルをくり返している。即ち%1サイクルの最
初の11期間に入力信号全外部から収り込んで記憶し、
t、期間にその入力信号データにより各制御m能ブロッ
クにおける犬々の演算処理を順次行ない、最後にこれら
の演算処理の結果をt8期間に外部に送り出すように構
成され。
力のサイクルをくり返している。即ち%1サイクルの最
初の11期間に入力信号全外部から収り込んで記憶し、
t、期間にその入力信号データにより各制御m能ブロッ
クにおける犬々の演算処理を順次行ない、最後にこれら
の演算処理の結果をt8期間に外部に送り出すように構
成され。
この一連の作業を順次W、り返し行なっているものであ
り、この1サイクルに心腔な時間(ス+センタイム)
T=tt +tl +taがシーケンスローラの肘δ時
間となる。また、外部からの人力信号はtlの時間での
み検出するため、il のタ禿ミンク期間が終った直後
に入った入力信号は、次のサイクルのt1期間まで読み
収らnず、従がってその入力信号に対しする演算処理と
出力も次のサイクルで行なわれる。そのため、人力信号
が入ってからそれに灯心する出力信号が出るまでには最
大2サイクル、最小でも1サイクル分の時間遅れが発生
する。
り、この1サイクルに心腔な時間(ス+センタイム)
T=tt +tl +taがシーケンスローラの肘δ時
間となる。また、外部からの人力信号はtlの時間での
み検出するため、il のタ禿ミンク期間が終った直後
に入った入力信号は、次のサイクルのt1期間まで読み
収らnず、従がってその入力信号に対しする演算処理と
出力も次のサイクルで行なわれる。そのため、人力信号
が入ってからそれに灯心する出力信号が出るまでには最
大2サイクル、最小でも1サイクル分の時間遅れが発生
する。
また、入力信号の持続時間中が期間Tより短かい場む、
こn?!−人力信号としてIIXり込めないことがある
。即ち例えばt2期間の演算処即時間中に短かい人力信
号が入ったとしても、次のtlのタイミンク期間までに
その15号がなくなnばs t。
こn?!−人力信号としてIIXり込めないことがある
。即ち例えばt2期間の演算処即時間中に短かい人力信
号が入ったとしても、次のtlのタイミンク期間までに
その15号がなくなnばs t。
のタイミンク期間では、その人力信号kIIXり込めな
いため、その人カイd号に対する演算処理ができないと
いう間1がある。この様に従来のサイクリック演算方式
のシーケンスコント0−うでは、人力信号が入ってη・
らそれに対しする出力が出るまでの時間が遅く、かつ、
スキャンタイムTのばらつきが発生すること%′1fc
ス牛ヤンタイムTより短かい時間中の入力信号は、収り
込めない場合があるという問題点があった。さらに出力
信号のオン−オフも同様にスキャンタイムTの中でし〃
^行なえない問題点がある。即ち高速で出力をオン、オ
フしようとしても最低1ス+1ンンタイム分?オンにし
次のスキャン946分がオフとなりスキャンタイムTよ
り短かい間隔で出力をオン、オフすることができない問
題があった。
いため、その人カイd号に対する演算処理ができないと
いう間1がある。この様に従来のサイクリック演算方式
のシーケンスコント0−うでは、人力信号が入ってη・
らそれに対しする出力が出るまでの時間が遅く、かつ、
スキャンタイムTのばらつきが発生すること%′1fc
ス牛ヤンタイムTより短かい時間中の入力信号は、収り
込めない場合があるという問題点があった。さらに出力
信号のオン−オフも同様にスキャンタイムTの中でし〃
^行なえない問題点がある。即ち高速で出力をオン、オ
フしようとしても最低1ス+1ンンタイム分?オンにし
次のスキャン946分がオフとなりスキャンタイムTよ
り短かい間隔で出力をオン、オフすることができない問
題があった。
以上のことから明らかなようにシーケンスコントローラ
においての高速応答性を得るには、そのスキャンタイム
の短縮が大きな課題であり、特に時間的に順番に演算制
御される制御機能のづ0′リクが多数あるような場合、
上記のスキャンタイムがどうして%ll長時間となり、
前述の諸量@を無視し得なくなる間電があった。
においての高速応答性を得るには、そのスキャンタイム
の短縮が大きな課題であり、特に時間的に順番に演算制
御される制御機能のづ0′リクが多数あるような場合、
上記のスキャンタイムがどうして%ll長時間となり、
前述の諸量@を無視し得なくなる間電があった。
不発明は上述の点に鑑みて提供したもの1.であって、
実際に人力信号が変化しあるいはアクティづ機能υ素の
出力状籾が変化したとき、この変化に胸連する部分の制
御機能づo ’リフのみを演算−作させるようにし、も
って不必要な制御機能づ0ツクを常時前作さゼることを
なくしてスキャンタイム?大巾に短&jTることを可能
にしたシーケンスコントD−ラを泥供することを目的と
するものである。
実際に人力信号が変化しあるいはアクティづ機能υ素の
出力状籾が変化したとき、この変化に胸連する部分の制
御機能づo ’リフのみを演算−作させるようにし、も
って不必要な制御機能づ0ツクを常時前作さゼることを
なくしてスキャンタイム?大巾に短&jTることを可能
にしたシーケンスコントD−ラを泥供することを目的と
するものである。
不発り」は第2図フローチャートに示すような1作tさ
せるように構成したものであり、第5凶はプロクラムシ
ーケンス1作を布線論理のシーケンス(ロ)路として表
現した回路図であって、不発明の制御機能ブロックの概
念を明らかにすることにより本発明の詳細な説明するも
のであり、第4凶は本発明においてCPUにょるプロク
ラムシーケンス切作として実現される回路機能を犬々の
楓能りラに′NG15するづ0ツクとして表現したブロ
ック回路図である。しη為して@2凶フ0−チセートを
説明すると、まず回路のスタートにより、入力@号の収
り込み及び内部のアクティブ@能要素の処理(並びにそ
の出力データの収り込み)?行い、次にこの両数り込み
データに前回のチータ収り込み時と比べて変化がある〃
為否かをチェtツクし、このチェックかNOの場合はこ
の時点で今回のサイクルにおける1作を終了して再び次
のサイクルの入カイd号の収り込みを始める。一方上記
チェtリクの結果がYESの場合、その変化した人力信
号又はアクティブ機能要素に対Bする制御機能づO・シ
フのみを選択抽出し、この選択抽出した制御機能のづQ
1リクの演算処理し、この演算処理の結果を次のステ
ップで出力信号として出力し、再び次のサイクルの人力
信号の収り込み全開始するのである。なお@2凶フO−
チャートにおいて、入力ロ号収り込みのタイミンクとア
クティブ回路姿票の処理のタイミンクとは互いにその順
序七逆にしても良い。
せるように構成したものであり、第5凶はプロクラムシ
ーケンス1作を布線論理のシーケンス(ロ)路として表
現した回路図であって、不発明の制御機能ブロックの概
念を明らかにすることにより本発明の詳細な説明するも
のであり、第4凶は本発明においてCPUにょるプロク
ラムシーケンス切作として実現される回路機能を犬々の
楓能りラに′NG15するづ0ツクとして表現したブロ
ック回路図である。しη為して@2凶フ0−チセートを
説明すると、まず回路のスタートにより、入力@号の収
り込み及び内部のアクティブ@能要素の処理(並びにそ
の出力データの収り込み)?行い、次にこの両数り込み
データに前回のチータ収り込み時と比べて変化がある〃
為否かをチェtツクし、このチェックかNOの場合はこ
の時点で今回のサイクルにおける1作を終了して再び次
のサイクルの入カイd号の収り込みを始める。一方上記
チェtリクの結果がYESの場合、その変化した人力信
号又はアクティブ機能要素に対Bする制御機能づO・シ
フのみを選択抽出し、この選択抽出した制御機能のづQ
1リクの演算処理し、この演算処理の結果を次のステ
ップで出力信号として出力し、再び次のサイクルの人力
信号の収り込み全開始するのである。なお@2凶フO−
チャートにおいて、入力ロ号収り込みのタイミンクとア
クティブ回路姿票の処理のタイミンクとは互いにその順
序七逆にしても良い。
ここで上記制tllI倹能ブロック(It )(l□
)・・・(1n)は、例えば第凸I2guF@において
布線論理による一つの枝路として表現さnるものであっ
て、−童とまりのIIJ御磯舵を有する部分をプaツり
とじて概念上まとめたものであり一一般にシーケンス回
@(プ0タラム前作によるもの會含む)はこのような制
@侵能プ0・υり(1+ )(12)・・・(in)?
r順順次切込せることにより所聾の全体的な穢能動作を
得るようにしである。なお第5凶回路の場合一つの枝路
を一つの制御機能ブロックに対6させたが、相互に関連
した2以上の枝路(2以上の制御i11畿能)を一つの
制研襞能ブロックとしてまとめても良いものであり、さ
らに多数の制御機能が相互に関連し合っているような場
合、こn2二以上の制m機能づ0!7り’(1+ )(
It)・・・としてづ0ツク分けし、こnらの相互に関
連した制御III機能ブロック(1+ )C1t )・
・・間ではアクティブ機能要素(2)の一つとして投け
たラッチ等を利用し、これらの制御機能ブロック(11
)(1,)・・・間データ?転送するようにしてtI5
tいものであり、この場合はブロック分けされた第1の
l111−機能ブロック(1+ )(1m )・・・が
第1回目のサイクルで1作し1次の第2回目のサイクル
でブロック分けされた第2の制御機能ブロック(11)
(1! )・・・が1作さぞられることになる0次にア
クティブ滅能替素12)は、上述のような内部データを
一時記憶するラッチの能、各制御機能ブロック(It)
(1g)・・・の動作時に起重されあるいはカウントア
ツプ(又はカウントタウジノされるタイマやカウンタに
より構成さnているものであり、従ってこのアクティブ
機能要素i21はPfr鰹の各制御機能ブロックに対も
した多数の穢能要素を有して構成さn1夫々の機能要素
は6対6する制御機能ブロックの@71躇時に1作させ
られるが、その出力状憩は前述のフローチャートにおけ
る「アクティブ機能饅素処理」のタイミングにデータと
して収ジ込[も各懺能要素毎にその出力状崗に変化が生
じているか否かのヤ]υ1」がなさnることになる。し
η為して第3図のシーケンス回路は、外部からの入力4
8号として接点X0〜X9の入力が、外部への出力とじ
てすし−Y0〜Y、の出力があジ、’!7tアクティブ
@能要素12)としてタイマT0が吠けられ、このタイ
マT0の出力として接点T0の1作がある。従ってこの
第5凶のシーケンス回路を、第2図のタイムチャートに
より1作させると、まず@lに入力漬けである接点x0
〜Xs k収り°込み、第2にアクティブ機能要素(2
)であるタイマT、の出力である接点T。の状m+=収
り込む。この後第5のステ1リプの1作として、接点X
0〜X、及びT。が前回のサイクルに対し、て変化があ
る〃為否で・會チェックし、変化がない場合には各制御
機能ブロック(IL )・・・の演算1作?行うことな
く5次のサイクルにおける接点X0〜X、の伏籾の収り
込みt開始する。一方、上記のチェックにより接点X。
)・・・(1n)は、例えば第凸I2guF@において
布線論理による一つの枝路として表現さnるものであっ
て、−童とまりのIIJ御磯舵を有する部分をプaツり
とじて概念上まとめたものであり一一般にシーケンス回
@(プ0タラム前作によるもの會含む)はこのような制
@侵能プ0・υり(1+ )(12)・・・(in)?
r順順次切込せることにより所聾の全体的な穢能動作を
得るようにしである。なお第5凶回路の場合一つの枝路
を一つの制御機能ブロックに対6させたが、相互に関連
した2以上の枝路(2以上の制御i11畿能)を一つの
制研襞能ブロックとしてまとめても良いものであり、さ
らに多数の制御機能が相互に関連し合っているような場
合、こn2二以上の制m機能づ0!7り’(1+ )(
It)・・・としてづ0ツク分けし、こnらの相互に関
連した制御III機能ブロック(1+ )C1t )・
・・間ではアクティブ機能要素(2)の一つとして投け
たラッチ等を利用し、これらの制御機能ブロック(11
)(1,)・・・間データ?転送するようにしてtI5
tいものであり、この場合はブロック分けされた第1の
l111−機能ブロック(1+ )(1m )・・・が
第1回目のサイクルで1作し1次の第2回目のサイクル
でブロック分けされた第2の制御機能ブロック(11)
(1! )・・・が1作さぞられることになる0次にア
クティブ滅能替素12)は、上述のような内部データを
一時記憶するラッチの能、各制御機能ブロック(It)
(1g)・・・の動作時に起重されあるいはカウントア
ツプ(又はカウントタウジノされるタイマやカウンタに
より構成さnているものであり、従ってこのアクティブ
機能要素i21はPfr鰹の各制御機能ブロックに対も
した多数の穢能要素を有して構成さn1夫々の機能要素
は6対6する制御機能ブロックの@71躇時に1作させ
られるが、その出力状憩は前述のフローチャートにおけ
る「アクティブ機能饅素処理」のタイミングにデータと
して収ジ込[も各懺能要素毎にその出力状崗に変化が生
じているか否かのヤ]υ1」がなさnることになる。し
η為して第3図のシーケンス回路は、外部からの入力4
8号として接点X0〜X9の入力が、外部への出力とじ
てすし−Y0〜Y、の出力があジ、’!7tアクティブ
@能要素12)としてタイマT0が吠けられ、このタイ
マT0の出力として接点T0の1作がある。従ってこの
第5凶のシーケンス回路を、第2図のタイムチャートに
より1作させると、まず@lに入力漬けである接点x0
〜Xs k収り°込み、第2にアクティブ機能要素(2
)であるタイマT、の出力である接点T。の状m+=収
り込む。この後第5のステ1リプの1作として、接点X
0〜X、及びT。が前回のサイクルに対し、て変化があ
る〃為否で・會チェックし、変化がない場合には各制御
機能ブロック(IL )・・・の演算1作?行うことな
く5次のサイクルにおける接点X0〜X、の伏籾の収り
込みt開始する。一方、上記のチェックにより接点X。
−X、及びToの状憩に変化が生じたことが判別される
と、@4のステップによV図外の論即演算都(3)によ
りその変化が生じ7’(接点X。−X、及びTo’al
”入力とする制御機能ブロック(lz )(Is )・
・・が選択され、その選択さn7L制MIQffiづO
ツク(1+ )(1* )・・・のみが演算1作させら
れる。即ち接点x0が変化したとすると、この接点X、
に関係する第1の制御機能づO’Jり(11)(It
)・・・のみが店択ざnて演算1作させらn1出力リレ
ーY0が1作させられることになる。この後第5のステ
ップで出力リレーYoNY3 (上記の例ではYn)の
接点状籾を外部に出力し、このサイクルにおける全ての
1作を終了し、再び前述の第1のステップからの1作を
繰返丁ものである。
と、@4のステップによV図外の論即演算都(3)によ
りその変化が生じ7’(接点X。−X、及びTo’al
”入力とする制御機能ブロック(lz )(Is )・
・・が選択され、その選択さn7L制MIQffiづO
ツク(1+ )(1* )・・・のみが演算1作させら
れる。即ち接点x0が変化したとすると、この接点X、
に関係する第1の制御機能づO’Jり(11)(It
)・・・のみが店択ざnて演算1作させらn1出力リレ
ーY0が1作させられることになる。この後第5のステ
ップで出力リレーYoNY3 (上記の例ではYn)の
接点状籾を外部に出力し、このサイクルにおける全ての
1作を終了し、再び前述の第1のステップからの1作を
繰返丁ものである。
次に@4凶にボアづO・リフ因によりさらに本発明のシ
ーケンスコントローラの機能動作を説明する。図中+4
1F1.入力回路部で、多数の並列の入カイd号會入力
し、次の入力値9記(慈都(5)に転送する。
ーケンスコントローラの機能動作を説明する。図中+4
1F1.入力回路部で、多数の並列の入カイd号會入力
し、次の入力値9記(慈都(5)に転送する。
また(6)は出力回路部で、出力データ記憶部(7)に
記憶さnfc%制両@龜づ0ツク(IL )〜(1n)
の出力データ會入力し、これt出力信号として出力する
。(8)はこの回路全体の動作順の制御を行う順次動作
制御回路であって%まず入力信号記憶部(6)にストロ
−づt与えてこの入力信号記憶部(5)に入力1! ′
Pjk収り込み記憶するとともに前述のアクティブ機能
い素の田カデータもこの入力債号記儂都15)に収り込
みこの入力値号記偲1(6)内の所定の記憶エリアに畦
き込み記憶する。この後従来のシーケンスコントローラ
の場合は、順次1部側1llI[!2i路(8)により
、第1〜第nの制御機能ブロック(119〜(In)’
e一つづつ順次1作状容とするものであり、各制嶺1機
能づo’ソックII )〜(in)ではその制御機能づ
0゛リク(11)〜(1n)がクラ状暮とさtl、た時
点で入力信号記憶部(5)の田カヂータ、即ち入力信号
及びアクティブ機能要素12)出力から自己の制御機能
づO・ツク(1、)〜(1、n)の1作に関係あるデー
タを読み込み、その制御機能うロック(11)〜(1n
)におけるチリの演算処理を施し、その結果を出力デー
タ記憶部(7)に記憶するものである。かくて第n番目
の制御機能ブロック(1n)の前作が終了すると、出力
データ記憶部(7)に1偵次切作制御回路(el y>
hら信けが送らn、この出力データ記憶部(7)の記憶
内容データが出力(ロ)V&IIs [8)から外部へ
出力さnることになる。ところが本発明においては、従
来技術の場合、順次1作制御回路(8)により第1乃至
第nの制御機能づD・ツク(11)〜(1n)を順番に
全て11作させている友め1サイクルの時間Tが長くな
りTぎることに書目して構成されたものであり、入力値
号記憶都(5)に析たに記憶さnllようとしているデ
ータが前回の(そt″1.壕での)データに比べて変化
している刀1否〃・を判別Tる状綜変化検出部(9)と
、この状■変化検出耶(9)の出力全入力し、上記変化
を生じたデータ(入力信号又はアクティづ機能帰巣12
)のデータ)が関係する制御機能づ0・ツク(11)〜
(in)kヤ]利する論理演算部(3)と?付加し、こ
の論理演算部(3)出力で順次前作制御(ロ)路(8)
を制御するこ゛とにより、上記変化を生じ友データに関
係する制御機能ブロック(1,)〜(In)tiii1
作さぜるようにしたものである。即ち1哨次切作制御回
路(8)の出力で入力債号記憶都(6)に記憶1作させ
た後、これに続いて状部変化検出部(9)も前作させて
入力信号及びアクティブ機能要素)2)の出力に状圃変
化が生じている−7)h否η・全判別さぞ、状陪質化が
生じていないときは論理演算部(3)を升して順次If
1作制部側!!l路(8)全制御し、再び入力(M号記
憶都(6)のデータ収り込み記憶前作に戻させる。一方
玉記の判別により状m変化が生じていることがヤ」υり
さnると、次の論理演算部(3)が作1し、状急変化が
生じた入力信号又はアクティブ機能要素12)出力に対
応する(即ちこれらの信号を人力とする)制御機能ブロ
ック(it)(It)・・・(ln)km択し、この選
択データに基いて順次前作制御回路(8)を制御するこ
とにより、上記選択された制御機能″jロック(11)
(lx )・・・(in)のみt前作させ、その後上述
の従来の場合と同様に出力データ記憶sf?) k 1
iEIJ作きせて出力前作を行い、再び人力値号記憶都
(5)でのデータの読み込み記憶1作に復帰させるもの
である。
記憶さnfc%制両@龜づ0ツク(IL )〜(1n)
の出力データ會入力し、これt出力信号として出力する
。(8)はこの回路全体の動作順の制御を行う順次動作
制御回路であって%まず入力信号記憶部(6)にストロ
−づt与えてこの入力信号記憶部(5)に入力1! ′
Pjk収り込み記憶するとともに前述のアクティブ機能
い素の田カデータもこの入力債号記儂都15)に収り込
みこの入力値号記偲1(6)内の所定の記憶エリアに畦
き込み記憶する。この後従来のシーケンスコントローラ
の場合は、順次1部側1llI[!2i路(8)により
、第1〜第nの制御機能ブロック(119〜(In)’
e一つづつ順次1作状容とするものであり、各制嶺1機
能づo’ソックII )〜(in)ではその制御機能づ
0゛リク(11)〜(1n)がクラ状暮とさtl、た時
点で入力信号記憶部(5)の田カヂータ、即ち入力信号
及びアクティブ機能要素12)出力から自己の制御機能
づO・ツク(1、)〜(1、n)の1作に関係あるデー
タを読み込み、その制御機能うロック(11)〜(1n
)におけるチリの演算処理を施し、その結果を出力デー
タ記憶部(7)に記憶するものである。かくて第n番目
の制御機能ブロック(1n)の前作が終了すると、出力
データ記憶部(7)に1偵次切作制御回路(el y>
hら信けが送らn、この出力データ記憶部(7)の記憶
内容データが出力(ロ)V&IIs [8)から外部へ
出力さnることになる。ところが本発明においては、従
来技術の場合、順次1作制御回路(8)により第1乃至
第nの制御機能づD・ツク(11)〜(1n)を順番に
全て11作させている友め1サイクルの時間Tが長くな
りTぎることに書目して構成されたものであり、入力値
号記憶都(5)に析たに記憶さnllようとしているデ
ータが前回の(そt″1.壕での)データに比べて変化
している刀1否〃・を判別Tる状綜変化検出部(9)と
、この状■変化検出耶(9)の出力全入力し、上記変化
を生じたデータ(入力信号又はアクティづ機能帰巣12
)のデータ)が関係する制御機能づ0・ツク(11)〜
(in)kヤ]利する論理演算部(3)と?付加し、こ
の論理演算部(3)出力で順次前作制御(ロ)路(8)
を制御するこ゛とにより、上記変化を生じ友データに関
係する制御機能ブロック(1,)〜(In)tiii1
作さぜるようにしたものである。即ち1哨次切作制御回
路(8)の出力で入力債号記憶都(6)に記憶1作させ
た後、これに続いて状部変化検出部(9)も前作させて
入力信号及びアクティブ機能要素)2)の出力に状圃変
化が生じている−7)h否η・全判別さぞ、状陪質化が
生じていないときは論理演算部(3)を升して順次If
1作制部側!!l路(8)全制御し、再び入力(M号記
憶都(6)のデータ収り込み記憶前作に戻させる。一方
玉記の判別により状m変化が生じていることがヤ」υり
さnると、次の論理演算部(3)が作1し、状急変化が
生じた入力信号又はアクティブ機能要素12)出力に対
応する(即ちこれらの信号を人力とする)制御機能ブロ
ック(it)(It)・・・(ln)km択し、この選
択データに基いて順次前作制御回路(8)を制御するこ
とにより、上記選択された制御機能″jロック(11)
(lx )・・・(in)のみt前作させ、その後上述
の従来の場合と同様に出力データ記憶sf?) k 1
iEIJ作きせて出力前作を行い、再び人力値号記憶都
(5)でのデータの読み込み記憶1作に復帰させるもの
である。
なお第4凶のブロック図は、本発明がこのような回路を
固定的な回路として横臥されることt限定する趣旨では
なく、通常FicPUのづOタラムクラにより第4図づ
Oツク凶に示すような俵記1作が央現さnるものである
。
固定的な回路として横臥されることt限定する趣旨では
なく、通常FicPUのづOタラムクラにより第4図づ
Oツク凶に示すような俵記1作が央現さnるものである
。
本発明は上述のように構成さrした状峰変化検出手股と
、づ0ツク検出手股と、検出ブロック前作手段と會共備
するものであるηλら、シーケンスプn 151?、/
、の14tイクn、の時間巾の中7冬曜の入力信号乃至
アクティブ機能要素出力の状態変化が生じることは希で
あるにもかかわらず全ての制御機能づ01リクを順次前
作させて毎サイクルのスキャンタイムを長くしてしまう
ようなことがなくなり、状籾変化金生じて実際に演算前
作1行うべき制御機能ブロックのみ′f切クラせるもの
である−1)1らス牛ヤシタイムの大巾な短縮化が”J
能になり、B答時筒が大巾に短縮さnるとともに時間l
]の短7+”い入力信号をも確実に読み込むことができ
、またオン、オフの出力信号の出力時間中も短で−<T
ることが可能になる効果?有するものである。
、づ0ツク検出手股と、検出ブロック前作手段と會共備
するものであるηλら、シーケンスプn 151?、/
、の14tイクn、の時間巾の中7冬曜の入力信号乃至
アクティブ機能要素出力の状態変化が生じることは希で
あるにもかかわらず全ての制御機能づ01リクを順次前
作させて毎サイクルのスキャンタイムを長くしてしまう
ようなことがなくなり、状籾変化金生じて実際に演算前
作1行うべき制御機能ブロックのみ′f切クラせるもの
である−1)1らス牛ヤシタイムの大巾な短縮化が”J
能になり、B答時筒が大巾に短縮さnるとともに時間l
]の短7+”い入力信号をも確実に読み込むことができ
、またオン、オフの出力信号の出力時間中も短で−<T
ることが可能になる効果?有するものである。
第1図は一般的なシーケンスリ0タラムのス士セン1作
の説明図、第2凶は本発明−実施例のフローチャート、
第3凶は同上の前作及び制(至)機能ブロックの概念を
説明Tるために布線重囲(2)路として表現さf’した
シーケンス回路図、第4凶は本発明実施例の1作を機能
ブロックとして表現したづ0ツク図である。 代匪人 弁理士 石 1)長 七 第1図 第2図 第3図 手 続 補 正 書(自発) 昭和58年9月26日 1、事件の表示 昭和58年特許願第1凸9638号 2、発 明の名称 シーケンスコントローラ 3、補正をする者 事件との関係 特許出願人 性 所 大阪府門真市太字門真1048番地名 称’
(583)松下電工株式会社代表者小 林 郁 4、代理人 郵便番号 530 5、補正命令の日付 自 発 6、補正により増加する発明の数 なし 訂 正 書 願書番号 特願昭58−1凸9638ち1、本@明細書
第3頁第2行目の「対応時間」を「応答時間」と訂正す
る。 2、同上第4頁第1行目乃至第2行目の「かつ、・・・
発生すること、」の文全削除する。 代理人 弁理士 石 1)艮 七
の説明図、第2凶は本発明−実施例のフローチャート、
第3凶は同上の前作及び制(至)機能ブロックの概念を
説明Tるために布線重囲(2)路として表現さf’した
シーケンス回路図、第4凶は本発明実施例の1作を機能
ブロックとして表現したづ0ツク図である。 代匪人 弁理士 石 1)長 七 第1図 第2図 第3図 手 続 補 正 書(自発) 昭和58年9月26日 1、事件の表示 昭和58年特許願第1凸9638号 2、発 明の名称 シーケンスコントローラ 3、補正をする者 事件との関係 特許出願人 性 所 大阪府門真市太字門真1048番地名 称’
(583)松下電工株式会社代表者小 林 郁 4、代理人 郵便番号 530 5、補正命令の日付 自 発 6、補正により増加する発明の数 なし 訂 正 書 願書番号 特願昭58−1凸9638ち1、本@明細書
第3頁第2行目の「対応時間」を「応答時間」と訂正す
る。 2、同上第4頁第1行目乃至第2行目の「かつ、・・・
発生すること、」の文全削除する。 代理人 弁理士 石 1)艮 七
Claims (1)
- (1)外部からの入力信号の収り込みvI4能及び内部
のタイマやカウンタあるいは内部データ記憶…のラッチ
等のようなアクティブ機能鮫素出力のlIX#)込み機
能を有し、多数の制御機能ブロックを順次サイクリ・ツ
クに前作さぜるようにし、これらの制御機能づD・ツク
による出力を外部へ出力するようにしたシーケンスコン
ト0−ラに2いて、入力信号及びアクティブv&=要素
出力の前回の収り込み時に対する変化を検出する状崗変
化検出手段と、。 この状I変化検出手段により変化が検出さnた入力信号
又はアクティブ楓能殻累の出力に関連する制御機能づ0
・ツクを検出するづ0ツク検出手段と、このづo ’ツ
ク検出平膜により検出さrtyc制御機能ブロックのみ
k W)J I′F:させる検出ブロック1作手設とを
平膜備して収ることを特徴とするシーケンスコント0−
50
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13963883A JPS6031604A (ja) | 1983-07-30 | 1983-07-30 | シ−ケンスコントロ−ラ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13963883A JPS6031604A (ja) | 1983-07-30 | 1983-07-30 | シ−ケンスコントロ−ラ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6031604A true JPS6031604A (ja) | 1985-02-18 |
Family
ID=15249935
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13963883A Pending JPS6031604A (ja) | 1983-07-30 | 1983-07-30 | シ−ケンスコントロ−ラ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6031604A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6346507A (ja) * | 1986-08-14 | 1988-02-27 | Mitsubishi Electric Corp | 高速演算処理装置 |
JPH01109405A (ja) * | 1987-10-22 | 1989-04-26 | Fanuc Ltd | プログラマブル・コントローラ |
JP2019194838A (ja) * | 2018-05-03 | 2019-11-07 | エルエス産電株式会社Lsis Co., Ltd. | Plcのモータ駆動制御方法 |
-
1983
- 1983-07-30 JP JP13963883A patent/JPS6031604A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6346507A (ja) * | 1986-08-14 | 1988-02-27 | Mitsubishi Electric Corp | 高速演算処理装置 |
JPH01109405A (ja) * | 1987-10-22 | 1989-04-26 | Fanuc Ltd | プログラマブル・コントローラ |
JP2019194838A (ja) * | 2018-05-03 | 2019-11-07 | エルエス産電株式会社Lsis Co., Ltd. | Plcのモータ駆動制御方法 |
US10571885B2 (en) | 2018-05-03 | 2020-02-25 | Lsis Co., Ltd. | Method for controlling motor driving by PLC |
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