JPS6031283B2 - 電子楽器のゲ−ト回路 - Google Patents
電子楽器のゲ−ト回路Info
- Publication number
- JPS6031283B2 JPS6031283B2 JP52099660A JP9966077A JPS6031283B2 JP S6031283 B2 JPS6031283 B2 JP S6031283B2 JP 52099660 A JP52099660 A JP 52099660A JP 9966077 A JP9966077 A JP 9966077A JP S6031283 B2 JPS6031283 B2 JP S6031283B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- circuit
- electronic musical
- terminals
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Electrophonic Musical Instruments (AREA)
- Amplitude Modulation (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明は電子楽器のゲート回路に関し、とくに直流変動
分いわゆるべデスタルの発生がなく、しかも集積回路化
に非常に適したゲート回路に関する。
分いわゆるべデスタルの発生がなく、しかも集積回路化
に非常に適したゲート回路に関する。
電子楽器のゲート回路としては種々のものが提案されて
いるが、いずれにしてもべデスタルの発生のないものが
望まれる。
いるが、いずれにしてもべデスタルの発生のないものが
望まれる。
そのようなゲート回路の従来例とその改良については、
特開昭52−1376び号公報に詳しく記載されている
。
特開昭52−1376び号公報に詳しく記載されている
。
ここでは、その記載内容を第1図と第2図を用いて説明
する。第1図はべデスタルの発生のない従来のゲート回
路であり、第2図はその動作波形図である。第1図にお
いて、T,とT2は共に開閉用のトランジスタであり、
そのベースには制御端子2から制御信号Vsが印加され
る。トランジスタT,とT2の各ェミッタは抵抗4と5
とを介して接地される。トランジスタT,とT2のコレ
ク夕はそれぞれ電流増幅器6の入力端子と出力端子とに
接続される。電流増幅器6は、ダイオード接続されたト
ランジスタT3と、ェミッタ接地形のトランジスタT4
とによるカレントミラー回路で構成されているが、その
ミラーゲインは、2倍になっている。したがってトラン
ジスタT3のコレクタすなわち電流増幅器6の入力端子
から電流1,を引き抜くと、トランジスタT4のコレク
タすなわち電流増幅器6の出力端子から、その2倍の電
流21,が流出する。トランジスタTとT2のコレクタ
の接続点は出力端子3が設けられている。またトランジ
スタT,のェミツタには音階信号電圧源1が接続されて
いる。上記構成において、制御端子2に制御電圧Vsが
加わると、トランジスタT,は制御電圧Vsの大きさに
したがって最大1,の電流を流すが、音階信号電圧源1
がトランジスタT,を開閉するので、その電流は音階信
号周波数に応じて断続する。
する。第1図はべデスタルの発生のない従来のゲート回
路であり、第2図はその動作波形図である。第1図にお
いて、T,とT2は共に開閉用のトランジスタであり、
そのベースには制御端子2から制御信号Vsが印加され
る。トランジスタT,とT2の各ェミッタは抵抗4と5
とを介して接地される。トランジスタT,とT2のコレ
ク夕はそれぞれ電流増幅器6の入力端子と出力端子とに
接続される。電流増幅器6は、ダイオード接続されたト
ランジスタT3と、ェミッタ接地形のトランジスタT4
とによるカレントミラー回路で構成されているが、その
ミラーゲインは、2倍になっている。したがってトラン
ジスタT3のコレクタすなわち電流増幅器6の入力端子
から電流1,を引き抜くと、トランジスタT4のコレク
タすなわち電流増幅器6の出力端子から、その2倍の電
流21,が流出する。トランジスタTとT2のコレクタ
の接続点は出力端子3が設けられている。またトランジ
スタT,のェミツタには音階信号電圧源1が接続されて
いる。上記構成において、制御端子2に制御電圧Vsが
加わると、トランジスタT,は制御電圧Vsの大きさに
したがって最大1,の電流を流すが、音階信号電圧源1
がトランジスタT,を開閉するので、その電流は音階信
号周波数に応じて断続する。
この断続電流は電流増幅器6により2倍に増幅され、第
2図の21,のごとき電流波形となり、トランジスタT
4より流出する。一方トランジスタT2は抵抗4と等し
い抵抗値の抵抗5によって決まる電流12を流す。した
がって出力端子3には、(21.−12)なる出力電流
1。が流出する。この電流の平均値は、制御信号Vsの
いかなる時点でも0になり、したがってべデスタルの発
生はない。このように第1図のゲート回路は、ベデスタ
ルを除去する点は優れているが、次のような欠点がある
。
2図の21,のごとき電流波形となり、トランジスタT
4より流出する。一方トランジスタT2は抵抗4と等し
い抵抗値の抵抗5によって決まる電流12を流す。した
がって出力端子3には、(21.−12)なる出力電流
1。が流出する。この電流の平均値は、制御信号Vsの
いかなる時点でも0になり、したがってべデスタルの発
生はない。このように第1図のゲート回路は、ベデスタ
ルを除去する点は優れているが、次のような欠点がある
。
まず、パルス信号が直接トランジスタT,のェミツタに
加えられているために、トランジスタT,のェミッタコ
レクタ間容量を介してパルス信号が微分されてコレクタ
に伝送される。
加えられているために、トランジスタT,のェミッタコ
レクタ間容量を介してパルス信号が微分されてコレクタ
に伝送される。
この結合は、ベースの電圧VsがOVとなって、トラン
ジスタT,とT2がカットオフになっても存在する。
ジスタT,とT2がカットオフになっても存在する。
このため出力端子3には常に入力パルス信号の微分波形
がもれて出ることになる。したがってこれを電子楽器の
ゲート回路として用いると、鍵を押していないにもかか
わらず「チー」という小さな音が発生する。次に、集積
回路化する際に問題がある。
がもれて出ることになる。したがってこれを電子楽器の
ゲート回路として用いると、鍵を押していないにもかか
わらず「チー」という小さな音が発生する。次に、集積
回路化する際に問題がある。
まず、抵抗4と5は、集積回路内ではトランジスタより
大きい面積を占めるのが通例である。したがって集積回
路化を図るにはこのような抵抗を必要としないゲート回
路が望ましい。また、抵抗4において電力消費が起こる
。一般に電子楽器の集積回路では、ゲート回路を多用す
るため、このような電力消費は、集積回路の温度上昇を
まねき、信頼度を低下させる。またこのような電力消費
は、まったく無駄なものであるから、電池駆動の場合に
は好ましくない。本発明は、このような従来の欠点を解
消し、大規模集積回路化に適するよう構成した電子楽器
のゲート回路を提供するものである。
大きい面積を占めるのが通例である。したがって集積回
路化を図るにはこのような抵抗を必要としないゲート回
路が望ましい。また、抵抗4において電力消費が起こる
。一般に電子楽器の集積回路では、ゲート回路を多用す
るため、このような電力消費は、集積回路の温度上昇を
まねき、信頼度を低下させる。またこのような電力消費
は、まったく無駄なものであるから、電池駆動の場合に
は好ましくない。本発明は、このような従来の欠点を解
消し、大規模集積回路化に適するよう構成した電子楽器
のゲート回路を提供するものである。
以下、本発明の一実施例について第3図と共に説明する
。第3図の実施例は、相補型のMOS集積回路化を意図
したものである。MOS電界効果トランジスタ(以下単
にFETと称する)Q,〜Q6は1つのゲート回路を構
成し、FETQ,.〜Q,6は他の1つのゲート回路を
構成している。FETQ,〜Q4はnチャンネル型、F
ET偽,Q6はpチャンネル型である。FETQ,とQ
2の各ソースは接地Eに接続され、各ドレィンはFET
Q3とQ4の各ソースにそれぞれ接続されている。FE
TQ3とQ4の各ドレィンはFETQとQ6の各ドレィ
ンに接続されている。FETQと球の各ソースは電源V
ccに接続される。FETQとQ4のゲートには共に制
御信号Vsが印加される。FETQとQ6のゲートとF
ETQ5のドレィンは共に接続される。FETQとQの
ドレィンの接続点から出力端子が引き出される。FET
Q,〜Q4のバックゲートは集積回路ではnチャンネル
トランジスタの基板すなわちp−ウェルになる。
。第3図の実施例は、相補型のMOS集積回路化を意図
したものである。MOS電界効果トランジスタ(以下単
にFETと称する)Q,〜Q6は1つのゲート回路を構
成し、FETQ,.〜Q,6は他の1つのゲート回路を
構成している。FETQ,〜Q4はnチャンネル型、F
ET偽,Q6はpチャンネル型である。FETQ,とQ
2の各ソースは接地Eに接続され、各ドレィンはFET
Q3とQ4の各ソースにそれぞれ接続されている。FE
TQ3とQ4の各ドレィンはFETQとQ6の各ドレィ
ンに接続されている。FETQと球の各ソースは電源V
ccに接続される。FETQとQ4のゲートには共に制
御信号Vsが印加される。FETQとQ6のゲートとF
ETQ5のドレィンは共に接続される。FETQとQの
ドレィンの接続点から出力端子が引き出される。FET
Q,〜Q4のバックゲートは集積回路ではnチャンネル
トランジスタの基板すなわちp−ウェルになる。
FETQ5とQ6のバックゲートは電源Vccに接続さ
れる。このバックゲートは集積回路ではPチャンネルト
ランジスタQ5とQ6の基板部分になる。他の1つのゲ
ートを構成するFETQ,.〜Q,6も上記ゲートと同
様に接続される。
れる。このバックゲートは集積回路ではPチャンネルト
ランジスタQ5とQ6の基板部分になる。他の1つのゲ
ートを構成するFETQ,.〜Q,6も上記ゲートと同
様に接続される。
FETQ,3とQ,4のゲートには別の制御信号V,s
が接続され、FETQ,4,Q,6の接続点からは他の
出力端子が引き出される。10と11はTフリツブフロ
ツプであり、入力端子9に印加される音階信号を順次1
/2分周する。
が接続され、FETQ,4,Q,6の接続点からは他の
出力端子が引き出される。10と11はTフリツブフロ
ツプであり、入力端子9に印加される音階信号を順次1
/2分周する。
Tフリツプフ。ツプ1 0の出力AはFETQ,のゲー
トに印加される。Tフリツプフロツブ11の出力BはF
ETQ,.のゲ−トに印加される。Tフリツプフロツプ
10や11も、FETを用いた相補型MOS回路にすれ
ば、ゲートと共に集積化できて好都合である。出力Aや
Bの出力振幅は大体Vccでよいので、相補型MOS集
積回路により容易につくり出せる。FETQ2とQ,2
のゲートにはバイアス電圧が印加される。
トに印加される。Tフリツプフロツブ11の出力BはF
ETQ,.のゲ−トに印加される。Tフリツプフロツプ
10や11も、FETを用いた相補型MOS回路にすれ
ば、ゲートと共に集積化できて好都合である。出力Aや
Bの出力振幅は大体Vccでよいので、相補型MOS集
積回路により容易につくり出せる。FETQ2とQ,2
のゲートにはバイアス電圧が印加される。
この電圧は多数のゲート回路に対して共通に設けられた
分圧回路R,とR2とによって与えられる。分圧回路の
分圧点をGとしておく。分圧電圧は、Vcc=5V〜1
5Vで約3V位にすればよい。つぎに第3図の実施例の
動作について第1図の従来例との差異に着目しながら説
明する。
分圧回路R,とR2とによって与えられる。分圧回路の
分圧点をGとしておく。分圧電圧は、Vcc=5V〜1
5Vで約3V位にすればよい。つぎに第3図の実施例の
動作について第1図の従来例との差異に着目しながら説
明する。
FETQ,は音階信号Aにしたがってオン、オフを繰返
す。
す。
オフ状態ではFETQ,のソース・ドレィン間抵抗RD
sは無限大に近く、オン状態ではRoNなる有限値にな
る。FETQは制御信号Vsの電圧によって除々にR。
sが変化する。したがって、FETQには、FETQ5
,Q3,Q,の各Rosにしたがって決まる電流が音階
信号周波数にしたがってパルス状に流れ、これと同じ電
流がFETQ6のドレィンから流出する。そこでバイア
ス電圧を、FETQ2に上記FETQのドレィン電流の
半分の電流が流れるように設定すれば、第1図と同様の
原理によって出力端子Voにはべデスタル分のない第2
図らと同じ波形の電流が流出する。このように、第3図
の実施例は、第1図の従釆例の抵抗4と5の代りにFE
TQ,とQ2を用い、FETQ,を音階信号にしたがっ
てオン、オフさせ、FETQ2のゲートに丁度べデスタ
ルをなくするのに必要な直流電圧を与えるようにしたも
のである。
sは無限大に近く、オン状態ではRoNなる有限値にな
る。FETQは制御信号Vsの電圧によって除々にR。
sが変化する。したがって、FETQには、FETQ5
,Q3,Q,の各Rosにしたがって決まる電流が音階
信号周波数にしたがってパルス状に流れ、これと同じ電
流がFETQ6のドレィンから流出する。そこでバイア
ス電圧を、FETQ2に上記FETQのドレィン電流の
半分の電流が流れるように設定すれば、第1図と同様の
原理によって出力端子Voにはべデスタル分のない第2
図らと同じ波形の電流が流出する。このように、第3図
の実施例は、第1図の従釆例の抵抗4と5の代りにFE
TQ,とQ2を用い、FETQ,を音階信号にしたがっ
てオン、オフさせ、FETQ2のゲートに丁度べデスタ
ルをなくするのに必要な直流電圧を与えるようにしたも
のである。
このため、制御信号VsがOVでFETQとQがオフの
ときには、FETQ,とQ2の両方共に電流が流れず、
したがって、電力消費は全くない。しかも分圧回路R,
とR2は多数のゲート回路に対して共通に設ければよい
から、その面積もまた電力消費も無視できるほどのもの
である。なお、FETQ5とQ6により構成される電流
増幅器のミラーゲインは1でもよい。
ときには、FETQ,とQ2の両方共に電流が流れず、
したがって、電力消費は全くない。しかも分圧回路R,
とR2は多数のゲート回路に対して共通に設ければよい
から、その面積もまた電力消費も無視できるほどのもの
である。なお、FETQ5とQ6により構成される電流
増幅器のミラーゲインは1でもよい。
このようにミラーゲインを1にすると、FETQ5とQ
6の寸法を同一にすることができるから集積回路設計が
容易になる。また、各出力端子に得られる電流出力Vo
,V,oは、第4図のように演算増幅器12と抵抗Ro
,R,o,Rfとで構成される加算器によって加算する
ようにすればよい。
6の寸法を同一にすることができるから集積回路設計が
容易になる。また、各出力端子に得られる電流出力Vo
,V,oは、第4図のように演算増幅器12と抵抗Ro
,R,o,Rfとで構成される加算器によって加算する
ようにすればよい。
演算増幅器12の正入力端子には電源電圧Vccの半分
のVcc/2を印加すればよい。また、第3図のように
構成した場合でも、音階信号がデューティ比50%でな
い場合にはべデスタルが発生する。
のVcc/2を印加すればよい。また、第3図のように
構成した場合でも、音階信号がデューティ比50%でな
い場合にはべデスタルが発生する。
この点については特関昭52−1376び号公報におい
ても指適されている。そして特関昭52−1376び号
公報では、電流増幅器のミラーゲインを2から他の値に
することによってこのべデスタルを除去することができ
るとしているが、実際にはミラーゲインを外部から自由
に変化させることは困難であり、電流増幅器そのものの
設計を変更しなければならない。ところが第3図の実施
例では、分圧点Gの電圧を外部から変化させるだけでべ
デスタルを自由に変えることができる。したがって、ゲ
ート回路に加わる音階信号のデューティ比が一定でない
場合にも、容易にべデスタル分と除去することが可能に
なる。第5図は本発明の他の実施例を示すものである。
ても指適されている。そして特関昭52−1376び号
公報では、電流増幅器のミラーゲインを2から他の値に
することによってこのべデスタルを除去することができ
るとしているが、実際にはミラーゲインを外部から自由
に変化させることは困難であり、電流増幅器そのものの
設計を変更しなければならない。ところが第3図の実施
例では、分圧点Gの電圧を外部から変化させるだけでべ
デスタルを自由に変えることができる。したがって、ゲ
ート回路に加わる音階信号のデューティ比が一定でない
場合にも、容易にべデスタル分と除去することが可能に
なる。第5図は本発明の他の実施例を示すものである。
第5図において、第3図と同一機能の部分には同一符号
を付して説明を省略し、第3図との差異に着目して説明
する。FETQ2のゲートにはTフリツプフロツプ10
の出力Aが印加される。FETQ,2のゲートにはTフ
リツプフロツプ1 1の出力Bが印加される。このよう
にすれば、FETQ,とQ2は逆相でオン、オフする。
を付して説明を省略し、第3図との差異に着目して説明
する。FETQ2のゲートにはTフリツプフロツプ10
の出力Aが印加される。FETQ,2のゲートにはTフ
リツプフロツプ1 1の出力Bが印加される。このよう
にすれば、FETQ,とQ2は逆相でオン、オフする。
この場合には、FETQ6から電流を供給し、FETQ
4が電流を引き抜き、この供給と引き抜きとを交互に行
なう。したがって、第3図の実施例のようにバイアス電
圧を与える必要がなく、また出力電流は、第3図の実施
例の2倍とり出せる。この場合集積回路化に際しては、
第3図の分圧回路R,とR2が無いだけ有利になる。な
お上記説明では、音階信号電圧源として方形波を用いた
が、正弦波や鏡歯状波を用いてFETQ,,Q,.,Q
2,Q,2のゲートに印加するようにしてもよい。
4が電流を引き抜き、この供給と引き抜きとを交互に行
なう。したがって、第3図の実施例のようにバイアス電
圧を与える必要がなく、また出力電流は、第3図の実施
例の2倍とり出せる。この場合集積回路化に際しては、
第3図の分圧回路R,とR2が無いだけ有利になる。な
お上記説明では、音階信号電圧源として方形波を用いた
が、正弦波や鏡歯状波を用いてFETQ,,Q,.,Q
2,Q,2のゲートに印加するようにしてもよい。
この場合、出力波形が少しひすむこともあるが、実用上
さしつかえない。また、上記説明では、MOS電界効果
トランジスタを用いて説明したが、バイポーラトランジ
スタを用いても同様の効果が得られる。以上のように、
本発明は、それぞれ3個の端子を有する第1〜第4の能
動素子と、カレントミラー回路とを備え、上記第1、第
2の能動素子の各第1端子を接地するとともに各第2端
子を上記第3、第4の能動素子の各第1端子にそれぞれ
接続し、上記第3、第4の能動素子の各第2端子を上記
カレントミラー回路の入力端子と出力端子にそれぞれ接
続し、上記第3、第4の能動素子の各第3端子にェンベ
ロープ制御用の制御信号を印加し、上記第1、第2の能
動素子の各第3端子のうち少なくとも一方に音階信号を
印加し、上記カレントミラー回路の出力端子から双方向
性の出力電流を取り出すようにしたものである。
さしつかえない。また、上記説明では、MOS電界効果
トランジスタを用いて説明したが、バイポーラトランジ
スタを用いても同様の効果が得られる。以上のように、
本発明は、それぞれ3個の端子を有する第1〜第4の能
動素子と、カレントミラー回路とを備え、上記第1、第
2の能動素子の各第1端子を接地するとともに各第2端
子を上記第3、第4の能動素子の各第1端子にそれぞれ
接続し、上記第3、第4の能動素子の各第2端子を上記
カレントミラー回路の入力端子と出力端子にそれぞれ接
続し、上記第3、第4の能動素子の各第3端子にェンベ
ロープ制御用の制御信号を印加し、上記第1、第2の能
動素子の各第3端子のうち少なくとも一方に音階信号を
印加し、上記カレントミラー回路の出力端子から双方向
性の出力電流を取り出すようにしたものである。
このようにすれば、上記音階信号が、第1の能動素欧の
第2t第3端子間容量と、第3の能動素子の第1、第3
端子間容量で分圧された後、第3の能動素子の第1、第
2端子間容量を介して第3の能動素子の第2端子に供給
されることになる。そして一般に第3の能動素子の第1
、第2端子間容量は同第1、第3端子間容量に比べて十
分にd、さし、から、これによって大きな分圧比が実現
できる。その結果、本発明のゲート回路によれば、音階
信号のもれが非常に小さくでき、鍵を押していないにも
かかわらず「チ−」という小さな音が発生することを確
実に防止することができる。しかも、従来の回路のべデ
スタルを除去する効果を維持したままで、集積回路化す
るに際して面積を小さくすることができ、また待機時の
電力消費を事実上皆無にし得るという効果も得られる。
第2t第3端子間容量と、第3の能動素子の第1、第3
端子間容量で分圧された後、第3の能動素子の第1、第
2端子間容量を介して第3の能動素子の第2端子に供給
されることになる。そして一般に第3の能動素子の第1
、第2端子間容量は同第1、第3端子間容量に比べて十
分にd、さし、から、これによって大きな分圧比が実現
できる。その結果、本発明のゲート回路によれば、音階
信号のもれが非常に小さくでき、鍵を押していないにも
かかわらず「チ−」という小さな音が発生することを確
実に防止することができる。しかも、従来の回路のべデ
スタルを除去する効果を維持したままで、集積回路化す
るに際して面積を小さくすることができ、また待機時の
電力消費を事実上皆無にし得るという効果も得られる。
第1図は従来の電子楽器のゲート回路を示す回路図、第
2図はその動作波形図、第3図は本発明の一実施例を示
す回路図、第4図は第3図の後段に接続される加算器を
示す回路図、第5図は本発明の他の実施例を示す回路図
である。 Q,〜Q4,Q,.〜Q,4・・・・・・nチヤンネル
FET、Q,Q6,Q,5,Q,6……pチヤンネルF
ET、Vs,V,s・・・・・・制御信号、Vo,V,
。 ・・・・・・電流出力、V・・・・・・電源、G・・・
・・・分圧点、E・・・・・・俵地、9・・・・・・入
力端子、10,11・・・・・・Tフリツプフロツプ。
第1図第2図 第3図 第4図 第5図
2図はその動作波形図、第3図は本発明の一実施例を示
す回路図、第4図は第3図の後段に接続される加算器を
示す回路図、第5図は本発明の他の実施例を示す回路図
である。 Q,〜Q4,Q,.〜Q,4・・・・・・nチヤンネル
FET、Q,Q6,Q,5,Q,6……pチヤンネルF
ET、Vs,V,s・・・・・・制御信号、Vo,V,
。 ・・・・・・電流出力、V・・・・・・電源、G・・・
・・・分圧点、E・・・・・・俵地、9・・・・・・入
力端子、10,11・・・・・・Tフリツプフロツプ。
第1図第2図 第3図 第4図 第5図
Claims (1)
- 【特許請求の範囲】 1 それぞれ3個の端子を有する第1〜第4の能動素子
と、カレントミラー回路とを備え、上記第1、第2の能
動素子の各第1端子を接地するとともに各第2端子を上
記第3、第4の能動素子の各第1端子にそれぞれ接続し
、上記第3、第4の能動素子の各第2端子を上記カレン
トミラー回路の入力端子と出力端子にそれぞれ接続し、
上記第3、第4の各第3端子にエンベロープ制御用の制
御信号を印加し、上記第1、第2の能動素子の各第3端
子のうち少なくとも一方に音階信号を印加し、上記カレ
ントミラー回路の出力端子から双方向性の出力電流を取
り出すようにした電子楽器のゲート回路。 2 特許請求の範囲第1項の記載において、第1、第2
の能動素子の各第3端子の十方に音階信号を印加し、他
方にバイアス電圧を印加するようにした電子楽器のゲー
ト回路。 3 特許請求の範囲第1項の記載において、第1、第2
の能動素子の各第3端子に互に逆位相の音階信号を印加
するようにした電子楽器のゲート回路。 4 特許請求の範囲第1項の記載において、第1〜第4
の能動素子およびカレントミラー回路を一組とする組を
複数組設け、各組の第1の能動素子の第3端子にそれぞ
れ音階信号を印加し、各組の第2の能動素子の第3端子
に共通にバイアス電圧を与えるようにした電子楽器のゲ
ート回路。 5 特許請求の範囲第1項〜第4項のうちのいずれか一
項の記載において、第1〜第4の能動素子とカレントミ
ラー回路とを相補型MOS集積回路内に組み込んだこと
を特徴とする電子楽器のゲート回路。 6 特許請求の範囲第2項または第4項の記載において
、音階信号のデユーテイサイクルにしたがつてバイアス
電圧を変化させ、出力電流のペデスタル分が常に一定に
なるようにした電子楽器のゲート回路。 7 特許請求の範囲第1項〜第6項のうちのいずれか一
項の記載において、能動素子を電界効果トランジスタで
構成し、第1、第2、第3端子をそれぞれソース、ドレ
イン、ゲートとしたことを特徴とする電子楽器のゲート
回路。 8 特許請求の範囲第1項〜第6項のうちのいずれか一
項の記載において、能動素子をバイポーラトランジスタ
で構成し、第1、第2、第3端子をそれぞれエミツタ、
コレクタ、ベースとしたことを特徴とする電子楽器のゲ
ート回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52099660A JPS6031283B2 (ja) | 1977-08-19 | 1977-08-19 | 電子楽器のゲ−ト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP52099660A JPS6031283B2 (ja) | 1977-08-19 | 1977-08-19 | 電子楽器のゲ−ト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5433019A JPS5433019A (en) | 1979-03-10 |
JPS6031283B2 true JPS6031283B2 (ja) | 1985-07-22 |
Family
ID=14253191
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP52099660A Expired JPS6031283B2 (ja) | 1977-08-19 | 1977-08-19 | 電子楽器のゲ−ト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6031283B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5654877U (ja) * | 1979-10-04 | 1981-05-13 | ||
JPS56147197A (en) * | 1980-04-16 | 1981-11-14 | Matsushita Electric Ind Co Ltd | Gate circuit |
JPS57205796A (en) * | 1981-06-12 | 1982-12-16 | Matsushita Electric Ind Co Ltd | Gate circuit |
JPH0467699U (ja) * | 1990-10-22 | 1992-06-16 |
-
1977
- 1977-08-19 JP JP52099660A patent/JPS6031283B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5433019A (en) | 1979-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5568045A (en) | Reference voltage generator of a band-gap regulator type used in CMOS transistor circuit | |
KR960027256A (ko) | 증폭기 | |
JPH08288804A (ja) | 比較器回路 | |
JPH04277920A (ja) | レベルシフト回路 | |
JPS6119173B2 (ja) | ||
KR100193405B1 (ko) | 전압/전류 변환회로 | |
KR900005552B1 (ko) | 전류미러회로 | |
JPS6031283B2 (ja) | 電子楽器のゲ−ト回路 | |
JPS61150505A (ja) | 増幅回路 | |
JPH0521445B2 (ja) | ||
KR0161364B1 (ko) | 고입력 임피던스 회로 및 반도체 장치 | |
US5063310A (en) | Transistor write current switching circuit for magnetic recording | |
JP2001160721A (ja) | 電力増幅回路 | |
JP2002344258A (ja) | レベルシフト回路 | |
KR970003719B1 (ko) | 증폭회로 | |
JPS60248010A (ja) | 複合トランジスタ回路 | |
KR100307834B1 (ko) | 전압전류변환회로 | |
JP2779388B2 (ja) | 定電圧発生回路 | |
EP0025950A1 (en) | Amplifier device | |
KR940006974Y1 (ko) | 오실레이터 임의 선택회로 | |
JPH0543210B2 (ja) | ||
SU1663752A1 (ru) | Усилительный каскад Чайкина | |
JPS6016101Y2 (ja) | ミュ−ティング回路 | |
JPH0457243B2 (ja) | ||
JPH0115224Y2 (ja) |