JPS6031283B2 - 電子楽器のゲ−ト回路 - Google Patents

Description

【発明の詳細な説明】 本発明は電子楽器のゲート回路に関し、とくに直流変動
分いわゆるべデスタルの発生がなく、しかも集積回路化
に非常に適したゲート回路に関する。

電子楽器のゲート回路としては種々のものが提案されて
いるが、いずれにしてもべデスタルの発生のないものが
望まれる。

そのようなゲート回路の従来例とその改良については、
特開昭５２−１３７６び号公報に詳しく記載されている
。

ここでは、その記載内容を第１図と第２図を用いて説明
する。第１図はべデスタルの発生のない従来のゲート回
路であり、第２図はその動作波形図である。第１図にお
いて、Ｔ，とＴ２は共に開閉用のトランジスタであり、
そのベースには制御端子２から制御信号Ｖｓが印加され
る。トランジスタＴ，とＴ２の各ェミッタは抵抗４と５
とを介して接地される。トランジスタＴ，とＴ２のコレ
ク夕はそれぞれ電流増幅器６の入力端子と出力端子とに
接続される。電流増幅器６は、ダイオード接続されたト
ランジスタＴ３と、ェミッタ接地形のトランジスタＴ４
とによるカレントミラー回路で構成されているが、その
ミラーゲインは、２倍になっている。したがってトラン
ジスタＴ３のコレクタすなわち電流増幅器６の入力端子
から電流１，を引き抜くと、トランジスタＴ４のコレク
タすなわち電流増幅器６の出力端子から、その２倍の電
流２１，が流出する。トランジスタＴとＴ２のコレクタ
の接続点は出力端子３が設けられている。またトランジ
スタＴ，のェミツタには音階信号電圧源１が接続されて
いる。上記構成において、制御端子２に制御電圧Ｖｓが
加わると、トランジスタＴ，は制御電圧Ｖｓの大きさに
したがって最大１，の電流を流すが、音階信号電圧源１
がトランジスタＴ，を開閉するので、その電流は音階信
号周波数に応じて断続する。

この断続電流は電流増幅器６により２倍に増幅され、第
２図の２１，のごとき電流波形となり、トランジスタＴ
４より流出する。一方トランジスタＴ２は抵抗４と等し
い抵抗値の抵抗５によって決まる電流１２を流す。した
がって出力端子３には、（２１．−１２）なる出力電流
１。が流出する。この電流の平均値は、制御信号Ｖｓの
いかなる時点でも０になり、したがってべデスタルの発
生はない。このように第１図のゲート回路は、ベデスタ
ルを除去する点は優れているが、次のような欠点がある
。

まず、パルス信号が直接トランジスタＴ，のェミツタに
加えられているために、トランジスタＴ，のェミッタコ
レクタ間容量を介してパルス信号が微分されてコレクタ
に伝送される。

この結合は、ベースの電圧ＶｓがＯＶとなって、トラン
ジスタＴ，とＴ２がカットオフになっても存在する。

このため出力端子３には常に入力パルス信号の微分波形
がもれて出ることになる。したがってこれを電子楽器の
ゲート回路として用いると、鍵を押していないにもかか
わらず「チー」という小さな音が発生する。次に、集積
回路化する際に問題がある。

まず、抵抗４と５は、集積回路内ではトランジスタより
大きい面積を占めるのが通例である。したがって集積回
路化を図るにはこのような抵抗を必要としないゲート回
路が望ましい。また、抵抗４において電力消費が起こる
。一般に電子楽器の集積回路では、ゲート回路を多用す
るため、このような電力消費は、集積回路の温度上昇を
まねき、信頼度を低下させる。またこのような電力消費
は、まったく無駄なものであるから、電池駆動の場合に
は好ましくない。本発明は、このような従来の欠点を解
消し、大規模集積回路化に適するよう構成した電子楽器
のゲート回路を提供するものである。

以下、本発明の一実施例について第３図と共に説明する
。第３図の実施例は、相補型のＭＯＳ集積回路化を意図
したものである。ＭＯＳ電界効果トランジスタ（以下単
にＦＥＴと称する）Ｑ，〜Ｑ６は１つのゲート回路を構
成し、ＦＥＴＱ，．〜Ｑ，６は他の１つのゲート回路を
構成している。ＦＥＴＱ，〜Ｑ４はｎチャンネル型、Ｆ
ＥＴ偽，Ｑ６はｐチャンネル型である。ＦＥＴＱ，とＱ
２の各ソースは接地Ｅに接続され、各ドレィンはＦＥＴ
Ｑ３とＱ４の各ソースにそれぞれ接続されている。ＦＥ
ＴＱ３とＱ４の各ドレィンはＦＥＴＱとＱ６の各ドレィ
ンに接続されている。ＦＥＴＱと球の各ソースは電源Ｖ
ｃｃに接続される。ＦＥＴＱとＱ４のゲートには共に制
御信号Ｖｓが印加される。ＦＥＴＱとＱ６のゲートとＦ
ＥＴＱ５のドレィンは共に接続される。ＦＥＴＱとＱの
ドレィンの接続点から出力端子が引き出される。ＦＥＴ
Ｑ，〜Ｑ４のバックゲートは集積回路ではｎチャンネル
トランジスタの基板すなわちｐ−ウェルになる。

ＦＥＴＱ５とＱ６のバックゲートは電源Ｖｃｃに接続さ
れる。このバックゲートは集積回路ではＰチャンネルト
ランジスタＱ５とＱ６の基板部分になる。他の１つのゲ
ートを構成するＦＥＴＱ，．〜Ｑ，６も上記ゲートと同
様に接続される。

ＦＥＴＱ，３とＱ，４のゲートには別の制御信号Ｖ，ｓ
が接続され、ＦＥＴＱ，４，Ｑ，６の接続点からは他の
出力端子が引き出される。１０と１１はＴフリツブフロ
ツプであり、入力端子９に印加される音階信号を順次１
／２分周する。

Ｔフリツプフ。ツプ１ ０の出力ＡはＦＥＴＱ，のゲー
トに印加される。Ｔフリツプフロツブ１１の出力ＢはＦ
ＥＴＱ，．のゲ−トに印加される。Ｔフリツプフロツプ
１０や１１も、ＦＥＴを用いた相補型ＭＯＳ回路にすれ
ば、ゲートと共に集積化できて好都合である。出力Ａや
Ｂの出力振幅は大体Ｖｃｃでよいので、相補型ＭＯＳ集
積回路により容易につくり出せる。ＦＥＴＱ２とＱ，２
のゲートにはバイアス電圧が印加される。

この電圧は多数のゲート回路に対して共通に設けられた
分圧回路Ｒ，とＲ２とによって与えられる。分圧回路の
分圧点をＧとしておく。分圧電圧は、Ｖｃｃ＝５Ｖ〜１
５Ｖで約３Ｖ位にすればよい。つぎに第３図の実施例の
動作について第１図の従来例との差異に着目しながら説
明する。

ＦＥＴＱ，は音階信号Ａにしたがってオン、オフを繰返
す。

オフ状態ではＦＥＴＱ，のソース・ドレィン間抵抗ＲＤ
ｓは無限大に近く、オン状態ではＲｏＮなる有限値にな
る。ＦＥＴＱは制御信号Ｖｓの電圧によって除々にＲ。
ｓが変化する。したがって、ＦＥＴＱには、ＦＥＴＱ５
，Ｑ３，Ｑ，の各Ｒｏｓにしたがって決まる電流が音階
信号周波数にしたがってパルス状に流れ、これと同じ電
流がＦＥＴＱ６のドレィンから流出する。そこでバイア
ス電圧を、ＦＥＴＱ２に上記ＦＥＴＱのドレィン電流の
半分の電流が流れるように設定すれば、第１図と同様の
原理によって出力端子Ｖｏにはべデスタル分のない第２
図らと同じ波形の電流が流出する。このように、第３図
の実施例は、第１図の従釆例の抵抗４と５の代りにＦＥ
ＴＱ，とＱ２を用い、ＦＥＴＱ，を音階信号にしたがっ
てオン、オフさせ、ＦＥＴＱ２のゲートに丁度べデスタ
ルをなくするのに必要な直流電圧を与えるようにしたも
のである。

このため、制御信号ＶｓがＯＶでＦＥＴＱとＱがオフの
ときには、ＦＥＴＱ，とＱ２の両方共に電流が流れず、
したがって、電力消費は全くない。しかも分圧回路Ｒ，
とＲ２は多数のゲート回路に対して共通に設ければよい
から、その面積もまた電力消費も無視できるほどのもの
である。なお、ＦＥＴＱ５とＱ６により構成される電流
増幅器のミラーゲインは１でもよい。

このようにミラーゲインを１にすると、ＦＥＴＱ５とＱ
６の寸法を同一にすることができるから集積回路設計が
容易になる。また、各出力端子に得られる電流出力Ｖｏ
，Ｖ，ｏは、第４図のように演算増幅器１２と抵抗Ｒｏ
，Ｒ，ｏ，Ｒｆとで構成される加算器によって加算する
ようにすればよい。

演算増幅器１２の正入力端子には電源電圧Ｖｃｃの半分
のＶｃｃ／２を印加すればよい。また、第３図のように
構成した場合でも、音階信号がデューティ比５０％でな
い場合にはべデスタルが発生する。

この点については特関昭５２−１３７６び号公報におい
ても指適されている。そして特関昭５２−１３７６び号
公報では、電流増幅器のミラーゲインを２から他の値に
することによってこのべデスタルを除去することができ
るとしているが、実際にはミラーゲインを外部から自由
に変化させることは困難であり、電流増幅器そのものの
設計を変更しなければならない。ところが第３図の実施
例では、分圧点Ｇの電圧を外部から変化させるだけでべ
デスタルを自由に変えることができる。したがって、ゲ
ート回路に加わる音階信号のデューティ比が一定でない
場合にも、容易にべデスタル分と除去することが可能に
なる。第５図は本発明の他の実施例を示すものである。

第５図において、第３図と同一機能の部分には同一符号
を付して説明を省略し、第３図との差異に着目して説明
する。ＦＥＴＱ２のゲートにはＴフリツプフロツプ１０
の出力Ａが印加される。ＦＥＴＱ，２のゲートにはＴフ
リツプフロツプ１ １の出力Ｂが印加される。このよう
にすれば、ＦＥＴＱ，とＱ２は逆相でオン、オフする。

この場合には、ＦＥＴＱ６から電流を供給し、ＦＥＴＱ
４が電流を引き抜き、この供給と引き抜きとを交互に行
なう。したがって、第３図の実施例のようにバイアス電
圧を与える必要がなく、また出力電流は、第３図の実施
例の２倍とり出せる。この場合集積回路化に際しては、
第３図の分圧回路Ｒ，とＲ２が無いだけ有利になる。な
お上記説明では、音階信号電圧源として方形波を用いた
が、正弦波や鏡歯状波を用いてＦＥＴＱ，，Ｑ，．，Ｑ
２，Ｑ，２のゲートに印加するようにしてもよい。

この場合、出力波形が少しひすむこともあるが、実用上
さしつかえない。また、上記説明では、ＭＯＳ電界効果
トランジスタを用いて説明したが、バイポーラトランジ
スタを用いても同様の効果が得られる。以上のように、
本発明は、それぞれ３個の端子を有する第１〜第４の能
動素子と、カレントミラー回路とを備え、上記第１、第
２の能動素子の各第１端子を接地するとともに各第２端
子を上記第３、第４の能動素子の各第１端子にそれぞれ
接続し、上記第３、第４の能動素子の各第２端子を上記
カレントミラー回路の入力端子と出力端子にそれぞれ接
続し、上記第３、第４の能動素子の各第３端子にェンベ
ロープ制御用の制御信号を印加し、上記第１、第２の能
動素子の各第３端子のうち少なくとも一方に音階信号を
印加し、上記カレントミラー回路の出力端子から双方向
性の出力電流を取り出すようにしたものである。

このようにすれば、上記音階信号が、第１の能動素欧の
第２ｔ第３端子間容量と、第３の能動素子の第１、第３
端子間容量で分圧された後、第３の能動素子の第１、第
２端子間容量を介して第３の能動素子の第２端子に供給
されることになる。そして一般に第３の能動素子の第１
、第２端子間容量は同第１、第３端子間容量に比べて十
分にｄ、さし、から、これによって大きな分圧比が実現
できる。その結果、本発明のゲート回路によれば、音階
信号のもれが非常に小さくでき、鍵を押していないにも
かかわらず「チ−」という小さな音が発生することを確
実に防止することができる。しかも、従来の回路のべデ
スタルを除去する効果を維持したままで、集積回路化す
るに際して面積を小さくすることができ、また待機時の
電力消費を事実上皆無にし得るという効果も得られる。

【図面の簡単な説明】

第１図は従来の電子楽器のゲート回路を示す回路図、第
２図はその動作波形図、第３図は本発明の一実施例を示
す回路図、第４図は第３図の後段に接続される加算器を
示す回路図、第５図は本発明の他の実施例を示す回路図
である。 Ｑ，〜Ｑ４，Ｑ，．〜Ｑ，４・・・・・・ｎチヤンネル
ＦＥＴ、Ｑ，Ｑ６，Ｑ，５，Ｑ，６……ｐチヤンネルＦ
ＥＴ、Ｖｓ，Ｖ，ｓ・・・・・・制御信号、Ｖｏ，Ｖ，
。 ・・・・・・電流出力、Ｖ・・・・・・電源、Ｇ・・・
・・・分圧点、Ｅ・・・・・・俵地、９・・・・・・入
力端子、１０，１１・・・・・・Ｔフリツプフロツプ。
第１図第２図 第３図 第４図 第５図

Claims (1)

1. 【特許請求の範囲】 １ それぞれ３個の端子を有する第１〜第４の能動素子
   と、カレントミラー回路とを備え、上記第１、第２の能
   動素子の各第１端子を接地するとともに各第２端子を上
   記第３、第４の能動素子の各第１端子にそれぞれ接続し
   、上記第３、第４の能動素子の各第２端子を上記カレン
   トミラー回路の入力端子と出力端子にそれぞれ接続し、
   上記第３、第４の各第３端子にエンベロープ制御用の制
   御信号を印加し、上記第１、第２の能動素子の各第３端
   子のうち少なくとも一方に音階信号を印加し、上記カレ
   ントミラー回路の出力端子から双方向性の出力電流を取
   り出すようにした電子楽器のゲート回路。 ２ 特許請求の範囲第１項の記載において、第１、第２
   の能動素子の各第３端子の十方に音階信号を印加し、他
   方にバイアス電圧を印加するようにした電子楽器のゲー
   ト回路。 ３ 特許請求の範囲第１項の記載において、第１、第２
   の能動素子の各第３端子に互に逆位相の音階信号を印加
   するようにした電子楽器のゲート回路。 ４ 特許請求の範囲第１項の記載において、第１〜第４
   の能動素子およびカレントミラー回路を一組とする組を
   複数組設け、各組の第１の能動素子の第３端子にそれぞ
   れ音階信号を印加し、各組の第２の能動素子の第３端子
   に共通にバイアス電圧を与えるようにした電子楽器のゲ
   ート回路。 ５ 特許請求の範囲第１項〜第４項のうちのいずれか一
   項の記載において、第１〜第４の能動素子とカレントミ
   ラー回路とを相補型ＭＯＳ集積回路内に組み込んだこと
   を特徴とする電子楽器のゲート回路。 ６ 特許請求の範囲第２項または第４項の記載において
   、音階信号のデユーテイサイクルにしたがつてバイアス
   電圧を変化させ、出力電流のペデスタル分が常に一定に
   なるようにした電子楽器のゲート回路。 ７ 特許請求の範囲第１項〜第６項のうちのいずれか一
   項の記載において、能動素子を電界効果トランジスタで
   構成し、第１、第２、第３端子をそれぞれソース、ドレ
   イン、ゲートとしたことを特徴とする電子楽器のゲート
   回路。 ８ 特許請求の範囲第１項〜第６項のうちのいずれか一
   項の記載において、能動素子をバイポーラトランジスタ
   で構成し、第１、第２、第３端子をそれぞれエミツタ、
   コレクタ、ベースとしたことを特徴とする電子楽器のゲ
   ート回路。