JPS6025387A - 垂直同期信号整形回路 - Google Patents
垂直同期信号整形回路Info
- Publication number
- JPS6025387A JPS6025387A JP13352383A JP13352383A JPS6025387A JP S6025387 A JPS6025387 A JP S6025387A JP 13352383 A JP13352383 A JP 13352383A JP 13352383 A JP13352383 A JP 13352383A JP S6025387 A JPS6025387 A JP S6025387A
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- JP
- Japan
- Prior art keywords
- circuit
- pulse
- vertical
- vertical synchronizing
- phase
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/04—Synchronising
- H04N5/06—Generation of synchronising signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、垂直同期信号整形回路に関するものである
。
。
テレビジョン信号処理回路において、垂直同期ノぐルス
を得るのに、カウンタと、リセットパルス発生回路と、
水平周波数の2倍のパルス(2×fH)を用いるカウン
トダウン方式のものがある。
を得るのに、カウンタと、リセットパルス発生回路と、
水平周波数の2倍のパルス(2×fH)を用いるカウン
トダウン方式のものがある。
このカウントダウン方式の垂直同期信号整形回路は、第
1図に示すように構成されている。
1図に示すように構成されている。
第1図において、11は、2Xf、のパルス入力端子、
12は垂直同期信号大刀91M子である。ただしfRは
水平周波数である。
12は垂直同期信号大刀91M子である。ただしfRは
水平周波数である。
複合同期信号CSは、同期分離回路から積分回路13に
入力し積分されて波形整形され、垂直同期信号VSとし
てパルス発生回路14のデータ入力端子14kに加えら
れる。
入力し積分されて波形整形され、垂直同期信号VSとし
てパルス発生回路14のデータ入力端子14kに加えら
れる。
リセッ)yfルス発生回路14のクロック入ヵ端子14
Bには、2×fI(のパルスが加えられ、この2×への
パルスのたとえば立ち下がシに同期したりセラトノ9ル
スRPが垂直カウンタ回路15のリセット端子15kに
加えられる。垂直カウンタ回路15は、2×f11のパ
ルスを分周して垂直同期)9ルスvpを出力端子16に
出力する回路である。この垂直カウンタ回路15は、リ
セットノやルスRPが与えられたときはリセットパルス
に同期した垂直同期ノ4ルスを出力する。又、リセット
パルスRPが与えられないときは、垂直同期パルスの例
えば逆相のパルスをリセットパルス発生回路14自体の
リセットパルスとして利用することによシ、一定期間の
垂直同期パルスを出力端子に出力する。
Bには、2×fI(のパルスが加えられ、この2×への
パルスのたとえば立ち下がシに同期したりセラトノ9ル
スRPが垂直カウンタ回路15のリセット端子15kに
加えられる。垂直カウンタ回路15は、2×f11のパ
ルスを分周して垂直同期)9ルスvpを出力端子16に
出力する回路である。この垂直カウンタ回路15は、リ
セットノやルスRPが与えられたときはリセットパルス
に同期した垂直同期ノ4ルスを出力する。又、リセット
パルスRPが与えられないときは、垂直同期パルスの例
えば逆相のパルスをリセットパルス発生回路14自体の
リセットパルスとして利用することによシ、一定期間の
垂直同期パルスを出力端子に出力する。
ここで上記の回路の各部信号波形を示すと第2図に示す
ように、垂直同期パルスvpの立ち上がシはリセットパ
ルスRPの立ち上がシと一致し、パルス幅も2×への整
数倍となる。従って垂直同期信号VSの位相が、例えば
位相範囲t。で示すように変動しても、垂直同期パルス
vpの変動は無く安定である。
ように、垂直同期パルスvpの立ち上がシはリセットパ
ルスRPの立ち上がシと一致し、パルス幅も2×への整
数倍となる。従って垂直同期信号VSの位相が、例えば
位相範囲t。で示すように変動しても、垂直同期パルス
vpの変動は無く安定である。
しかしながら、垂直同期信号分離回路の時定数の選定値
やばらつきによシ、2×f11パルストmi’i!f同
期信号VSの位相関係が第3図に示すようになった場合
、つまシ、図示■の位置に垂直同期信号VSの立ち上が
シ位置が来た場合は問題が生じる。
やばらつきによシ、2×f11パルストmi’i!f同
期信号VSの位相関係が第3図に示すようになった場合
、つまシ、図示■の位置に垂直同期信号VSの立ち上が
シ位置が来た場合は問題が生じる。
このような場合は、垂直同期信号VSのわずかな変動、
つまシ位相範囲t1で示すような変動があっても、垂直
同期・ぞルスvpの立ち上がりは、図示■又は■で示す
位相位置に変動することがある。このような状態は、弱
電界受信時にも生じることがある。
つまシ位相範囲t1で示すような変動があっても、垂直
同期・ぞルスvpの立ち上がりは、図示■又は■で示す
位相位置に変動することがある。このような状態は、弱
電界受信時にも生じることがある。
このように、垂直同期・ぞルスvpの立ち上がり位相が
偶数フィールドは■、奇数フィールドは■というふうに
変動した場合、画面が上下にがたつきみづらくなる。
偶数フィールドは■、奇数フィールドは■というふうに
変動した場合、画面が上下にがたつきみづらくなる。
この発明は上記の事情に鑑みてなされたもので、垂直同
期パルスの位相を安定化し得る垂直同期信号整形回路を
提供することを目的とする。
期パルスの位相を安定化し得る垂直同期信号整形回路を
提供することを目的とする。
この発明では、リセットパルス発生回路25の入力デー
タを発生する波形整形回路において、波形整形用の基準
電圧を切換えることによって上記目的を達成するように
したものである。
タを発生する波形整形回路において、波形整形用の基準
電圧を切換えることによって上記目的を達成するように
したものである。
以下この発明の実施例を図面を参照して説明する。
第4図において、21は垂直同期信号入力端子であシ積
分回路22に接続されている。この積分回路22の積分
出力は、波形整形回路23に入力される。波形整形回路
23には、基準電圧切換回路24が接続されている。波
形整形回路23から出力された垂直同期信号はリセット
パルス発生回路25のデータ入力端子25Aに入力され
る。
分回路22に接続されている。この積分回路22の積分
出力は、波形整形回路23に入力される。波形整形回路
23には、基準電圧切換回路24が接続されている。波
形整形回路23から出力された垂直同期信号はリセット
パルス発生回路25のデータ入力端子25Aに入力され
る。
リセットパルス発生回路25のクロック入力端子25B
には、端子26がら2×へのノやルスが加えられ、この
2×fHのパルスのたとえば立ち下がシに同期したリセ
ット・ぞルスRPが垂直カウンタ回路27のリセット端
子277%に加えられる。垂直カウンタ回路27は、2
×f□のパルスを分周して垂直同期・ぐルスvpl出力
端子28に出力する回路である。垂直カウンタ回路27
は、リセットパルスRPが与えられたときは、リセット
パルスに同期した垂直同期パルスを出力する。又、リセ
ットパルスRPが与えられな込ときは、垂直同期パルス
の例えば逆相のノ臂ルスをリセットパルス発生回路25
自体のりセットパ、ルスとして利用することによシ、一
定期間の垂直同期パルスを出力端子に出力する。
には、端子26がら2×へのノやルスが加えられ、この
2×fHのパルスのたとえば立ち下がシに同期したリセ
ット・ぞルスRPが垂直カウンタ回路27のリセット端
子277%に加えられる。垂直カウンタ回路27は、2
×f□のパルスを分周して垂直同期・ぐルスvpl出力
端子28に出力する回路である。垂直カウンタ回路27
は、リセットパルスRPが与えられたときは、リセット
パルスに同期した垂直同期パルスを出力する。又、リセ
ットパルスRPが与えられな込ときは、垂直同期パルス
の例えば逆相のノ臂ルスをリセットパルス発生回路25
自体のりセットパ、ルスとして利用することによシ、一
定期間の垂直同期パルスを出力端子に出力する。
さらに、垂直カウンタ回路22の一部から得られる各種
のi’?ルスは、先の基準電圧切換回路24の切換ノf
ルスとしても利用される。
のi’?ルスは、先の基準電圧切換回路24の切換ノf
ルスとしても利用される。
この発明の一実施例は上記の如く構成される。
リセットi4ルス発生回路2518直カウンタ回路27
0基本的な動作は、先第1図のものと同じである。
0基本的な動作は、先第1図のものと同じである。
今、入力端子21の複合同期信号SYN 、積分回路2
2の積分出力DV、波形整形回路23の基準電圧E、、
E2、波形整形回路23の垂直同期信号vsを第5図に
示す。
2の積分出力DV、波形整形回路23の基準電圧E、、
E2、波形整形回路23の垂直同期信号vsを第5図に
示す。
ここで、基準電圧は、垂直カウンタ回路27のリセット
・クルスの開始エツジからIH周期で、1周期の最後の
期間TにEIからE2に切換えられる。Hは水平走査期
間であシ、期間Tは2Hよシも短い。スイッチ24には
、垂直カウンタ回路27内の一部信号が利用される。
・クルスの開始エツジからIH周期で、1周期の最後の
期間TにEIからE2に切換えられる。Hは水平走査期
間であシ、期間Tは2Hよシも短い。スイッチ24には
、垂直カウンタ回路27内の一部信号が利用される。
次に、第4図の回路の動作例を説明する。第6図は、垂
直同期信号VSの立ち上がシが2×九パルスの262H
目の立ち下がシと重な、また場合を示し、第7図は垂直
同期信号VSの立ち上がシが2x f、 ノfルスの2
62.5 H目の立ち下がシと重なった場合を示してい
る。262H目とが262.5H目は、垂直カウンタ回
路27のカウント状況のことである。
直同期信号VSの立ち上がシが2×九パルスの262H
目の立ち下がシと重な、また場合を示し、第7図は垂直
同期信号VSの立ち上がシが2x f、 ノfルスの2
62.5 H目の立ち下がシと重なった場合を示してい
る。262H目とが262.5H目は、垂直カウンタ回
路27のカウント状況のことである。
第6図のような場合は、垂直同期信号VS の位相が2
XfHのパルスに対して進むと垂直同期・やルスvpの
立ち上が9は、図示■の位置となシ、垂直同期信号VS
の位相が2×fllのi4ルスに対して遅れると、垂直
同期パルスvpの立ち上がシは図示■の位置となる。第
7図のような場合は、垂直同期信号VSの位相が2×へ
のパルスに対して進むと垂直同期パルスvpの立ち上が
シは図示■位置となシ、垂直同期信号VSの位相が2×
九のパルスに対して遅れると、垂直同期パルス■の立ち
上がシは図示■位置となる。
XfHのパルスに対して進むと垂直同期・やルスvpの
立ち上が9は、図示■の位置となシ、垂直同期信号VS
の位相が2×fllのi4ルスに対して遅れると、垂直
同期パルスvpの立ち上がシは図示■の位置となる。第
7図のような場合は、垂直同期信号VSの位相が2×へ
のパルスに対して進むと垂直同期パルスvpの立ち上が
シは図示■位置となシ、垂直同期信号VSの位相が2×
九のパルスに対して遅れると、垂直同期パルス■の立ち
上がシは図示■位置となる。
上記第6図、第、7図の動作例は、波形整形回路23に
おける基準電圧を一定の電圧Eoに固定した場合を示し
ている。
おける基準電圧を一定の電圧Eoに固定した場合を示し
ている。
次に、基準電圧E 1 + E 2が切換えられる場合
について説明する。
について説明する。
第8図(A)は、垂直同期信号VSの立ち上がシが、2
×fHパルスの262.5H目の立ち上がりと一致した
場合を示している。
×fHパルスの262.5H目の立ち上がりと一致した
場合を示している。
このようなときに、積分出力DVが位相変動し、2xf
、Iノ+ルスに対して遅れると、垂直同期パルスvPの
立ち上がシタイミングは次の263H目のパルス立ち下
が)となる。このような動作が得られた次のフィールド
においては、第8図(B)に示すように、積分量カDV
基準電圧E1 、E22×f8パルス及び垂直同期信号
VSの位相関係において、垂直同期信号VSの立ち上が
シ位相は2×九パルスの262 H目の立ち下がシ位相
よシ常に遅れていることになる。従って、垂直同期パル
スVPの立ち上がり位相は2×f□パルスの262.5
H目の立ち下がシ位相に落ち着くことになる。
、Iノ+ルスに対して遅れると、垂直同期パルスvPの
立ち上がシタイミングは次の263H目のパルス立ち下
が)となる。このような動作が得られた次のフィールド
においては、第8図(B)に示すように、積分量カDV
基準電圧E1 、E22×f8パルス及び垂直同期信号
VSの位相関係において、垂直同期信号VSの立ち上が
シ位相は2×九パルスの262 H目の立ち下がシ位相
よシ常に遅れていることになる。従って、垂直同期パル
スVPの立ち上がり位相は2×f□パルスの262.5
H目の立ち下がシ位相に落ち着くことになる。
この状態にあっては、積分出力DVの位相が変動しても
、位相範囲Tの間であれば、垂直同期・fルスvpの立
ち上がQ位相は安定している。また、位相変動によって
、垂直同期信号VSの立ち上がシが2×八パルスの26
2.5 H目と重なった場合は、先の説明のように、次
の位相修正が行なわれ、垂直同期パルスvpの立ち上が
シは、262.5H目に引き込まれる。また、262H
目と垂直同期信号VSの立ち上がりが重なった場合、第
8図(B) K示すように、積分出力DV が少し変動
しても、基準電圧が切換っているので、垂直同期信号V
Sの立ち上シ位置は変動しない。
、位相範囲Tの間であれば、垂直同期・fルスvpの立
ち上がQ位相は安定している。また、位相変動によって
、垂直同期信号VSの立ち上がシが2×八パルスの26
2.5 H目と重なった場合は、先の説明のように、次
の位相修正が行なわれ、垂直同期パルスvpの立ち上が
シは、262.5H目に引き込まれる。また、262H
目と垂直同期信号VSの立ち上がりが重なった場合、第
8図(B) K示すように、積分出力DV が少し変動
しても、基準電圧が切換っているので、垂直同期信号V
Sの立ち上シ位置は変動しない。
第9図(4)は、垂直同期信号VSの立ち上がシが2×
九パルスの262 H目と重なったときの垂直同期信号
VSの位相及び垂直同期パルスvpの立ち上がシ位相変
化を示している。寸ず、垂直同期信号VSの立ち上が多
位相が2×fI(パルスの立ち下が、り(262H目)
より遅れていて、垂直同期パルスvpの立ち上がシが2
62.5 H目であるとき、同期分離回路の分離レベル
変動にょシ積分出力DVの位相が大きく進む方へ変動し
た場合は次のようになる。即ち、垂1θ、同期信号vB
の立ち上がシの位相が2×パノやルス(262H目)の
立ち下がシよシ進んだ場合、垂直同期パルスvpの立ち
上がシ位相は、262.5H目から、262H目に変動
する。そして次のフィールドでは、第9図(E)に示す
ように、按分出力DV に対して波形整形基準電圧の切
換タイミング位相が■変化したことになる。これは、前
のフィールドで262H目でリセットが行なわれたので
、ビデオ信号に対して垂直カウンタ回路のリセットノヤ
ルスの位相が’A H進んだからである。
九パルスの262 H目と重なったときの垂直同期信号
VSの位相及び垂直同期パルスvpの立ち上がシ位相変
化を示している。寸ず、垂直同期信号VSの立ち上が多
位相が2×fI(パルスの立ち下が、り(262H目)
より遅れていて、垂直同期パルスvpの立ち上がシが2
62.5 H目であるとき、同期分離回路の分離レベル
変動にょシ積分出力DVの位相が大きく進む方へ変動し
た場合は次のようになる。即ち、垂1θ、同期信号vB
の立ち上がシの位相が2×パノやルス(262H目)の
立ち下がシよシ進んだ場合、垂直同期パルスvpの立ち
上がシ位相は、262.5H目から、262H目に変動
する。そして次のフィールドでは、第9図(E)に示す
ように、按分出力DV に対して波形整形基準電圧の切
換タイミング位相が■変化したことになる。これは、前
のフィールドで262H目でリセットが行なわれたので
、ビデオ信号に対して垂直カウンタ回路のリセットノヤ
ルスの位相が’A H進んだからである。
従って、垂直同期信号VSの立ち上がシ位相は、2×f
Hパルス(262,5H目)の立ち下がり位相よ)常に
進んでいることになシ、次のフィールドからは、垂直同
期信号vpの立ち上がシは、262.5H目で安定する
ことに々る。
Hパルス(262,5H目)の立ち下がり位相よ)常に
進んでいることになシ、次のフィールドからは、垂直同
期信号vpの立ち上がシは、262.5H目で安定する
ことに々る。
上記したように、本発明の回路によると、&38図、第
9図に示したように、垂直同期信号vsが2Xfni+
)レスの2.62.5 H目又は262H目の立ち上が
シと重なった状態で位相変動したとしても、垂直同期パ
ルスvpの立ち上が9位相を常に262.5 H目にロ
ックさせることができる。
9図に示したように、垂直同期信号vsが2Xfni+
)レスの2.62.5 H目又は262H目の立ち上が
シと重なった状態で位相変動したとしても、垂直同期パ
ルスvpの立ち上が9位相を常に262.5 H目にロ
ックさせることができる。
上記の説明では1垂直期間(1■)の標準信号が262
.5Hの場合を説明したがIV=n X)i+o、5H
(nは整数)であっても同様に適用できる。
.5Hの場合を説明したがIV=n X)i+o、5H
(nは整数)であっても同様に適用できる。
さらに、波形整形回路23に対する基準電圧切換えは、
IH同周期行うとしたがnH同周期nは2以上の整数)
であってもよい。
IH同周期行うとしたがnH同周期nは2以上の整数)
であってもよい。
第1O図は、第4図の回路を更に具体的に示すもので、
第4図と同一部分は同符号を付している。
第4図と同一部分は同符号を付している。
第10図において、クロック入力端子3Iのクロック3
2×八け、n分周器32に入力される。この分周器32
からは、2×へのノ?ルスが得られる。2×’fIIの
パルスは、分周器33に入力されて、へのパルス、つま
り水平出力パルスとして用いられる。
2×八け、n分周器32に入力される。この分周器32
からは、2×へのノ?ルスが得られる。2×’fIIの
パルスは、分周器33に入力されて、へのパルス、つま
り水平出力パルスとして用いられる。
垂直カウンタ回路27は、フリップフロツノ回路FF
1へ−FFIOによシ構成され、出力端子28に垂直同
期パルスvpを出力する。
1へ−FFIOによシ構成され、出力端子28に垂直同
期パルスvpを出力する。
リセッ) ノ9ルス発生回路25は、複数のケ゛−ト回
路01〜G2θによ#)構成され、ケ5−ト回路G17
の入力側にデータが入力されると、このデータを2×九
のパルスに同期してダート回路G10から出力し、垂1
αカウンタ回路27のリセッ[・端子に供給する。
路01〜G2θによ#)構成され、ケ5−ト回路G17
の入力側にデータが入力されると、このデータを2×九
のパルスに同期してダート回路G10から出力し、垂1
αカウンタ回路27のリセッ[・端子に供給する。
波形整形回路23.基準電圧切換回路24は、トランジ
スタQ1〜Q3.定電流源I0.ダイオードD1.抵抗
R1〜R5mダート回路G21等によシ構成されている
。トランジスタQ4がオンオフすることにより、トラン
ジスタQ)のコレクタに出力される基準音圧が切換えら
れる。
スタQ1〜Q3.定電流源I0.ダイオードD1.抵抗
R1〜R5mダート回路G21等によシ構成されている
。トランジスタQ4がオンオフすることにより、トラン
ジスタQ)のコレクタに出力される基準音圧が切換えら
れる。
上記したように、この発明は、垂直同期i4ルスの位相
を安定化するもので、垂直同期信号の位相変動があって
もこれに影響を受に難い垂直同期信号整形回路を提供で
きる。
を安定化するもので、垂直同期信号の位相変動があって
もこれに影響を受に難い垂直同期信号整形回路を提供で
きる。
第1図は従来の垂直同期信号整形回路を示す図、第2図
、第3図は第1図の回路の動作信号波形図、刺44図は
この発明の一実施例を示すブロック図、第5図は第4図
の回路の各部信号波形図、第6図、第7図、第8図(4
)、第8図(B)。 第9図(A) 、 第9図(Il)はそれぞれ第4図の
回路の動作を説明するのに示した各部信号波形図、第1
0図は第4図の回路を更に具体的に示す図である。 22・・・積分回路、23・・・波形整形回路、24・
・・基準電圧切換回路、25・・・リセットパルス発生
回路、22・・・垂直カウンタ回rn 。
、第3図は第1図の回路の動作信号波形図、刺44図は
この発明の一実施例を示すブロック図、第5図は第4図
の回路の各部信号波形図、第6図、第7図、第8図(4
)、第8図(B)。 第9図(A) 、 第9図(Il)はそれぞれ第4図の
回路の動作を説明するのに示した各部信号波形図、第1
0図は第4図の回路を更に具体的に示す図である。 22・・・積分回路、23・・・波形整形回路、24・
・・基準電圧切換回路、25・・・リセットパルス発生
回路、22・・・垂直カウンタ回rn 。
Claims (1)
- 【特許請求の範囲】 水平周波数の整数倍のパルスが人力され、これをカウン
トすることによシ垂直同期・ぞルスを出力する垂直カウ
ンタ回路と、 入力データを前記整数倍のパルスに同期させて出力し前
記垂直カウンタ回路のリセット端子に加えるリセットパ
ルス発生回路ト、 複合同期信号から垂直同期部分の積分出力を得る積分回
路と\ この積分回路から出力された積分出力と基準電圧とを比
較し垂直同期信号を検出し、これを前記入力データとし
て前記リセットパルス発生回路に加える波形整形回路と
、 前記波形整形回路に加えられる前記基準電圧の値を、水
平周期のn倍(nは1以上の整数)で切換える基準電圧
切換回路とを具備したことを特徴とする垂直同期信号整
形回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13352383A JPS6025387A (ja) | 1983-07-21 | 1983-07-21 | 垂直同期信号整形回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13352383A JPS6025387A (ja) | 1983-07-21 | 1983-07-21 | 垂直同期信号整形回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6025387A true JPS6025387A (ja) | 1985-02-08 |
JPH0521389B2 JPH0521389B2 (ja) | 1993-03-24 |
Family
ID=15106777
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13352383A Granted JPS6025387A (ja) | 1983-07-21 | 1983-07-21 | 垂直同期信号整形回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6025387A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6195130B1 (en) | 1997-08-22 | 2001-02-27 | Nec Corporation | Vertical timing signal generating circuit |
-
1983
- 1983-07-21 JP JP13352383A patent/JPS6025387A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6195130B1 (en) | 1997-08-22 | 2001-02-27 | Nec Corporation | Vertical timing signal generating circuit |
Also Published As
Publication number | Publication date |
---|---|
JPH0521389B2 (ja) | 1993-03-24 |
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