JPS6020181Y2 - Tape recorder travel control device - Google Patents
Tape recorder travel control deviceInfo
- Publication number
- JPS6020181Y2 JPS6020181Y2 JP16024378U JP16024378U JPS6020181Y2 JP S6020181 Y2 JPS6020181 Y2 JP S6020181Y2 JP 16024378 U JP16024378 U JP 16024378U JP 16024378 U JP16024378 U JP 16024378U JP S6020181 Y2 JPS6020181 Y2 JP S6020181Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- shift register
- output
- tape
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
Description
【考案の詳細な説明】
本考案はテープレコーダの走行制御装置に係わり、特に
ミュージックテープ等複数の録音帯を有するテープの指
定する録音帯を自動的に繰返し再生する走行制御装置に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a running control device for a tape recorder, and more particularly to a running control device for automatically repeatedly reproducing a specified recording band of a tape having a plurality of recording bands, such as a music tape.
ミュージックテープの指定する曲だけを再生するテープ
走行制御装置は従来より知られているが、これ等は自動
的に繰返し再生する機能を備えていないので、繰返し再
生を希望する場合にはテープ走行が終了する度毎に曲番
を指定しなければならず、操作が非常に煩わしいという
欠点があった。Tape travel control devices that play only the specified songs on a music tape have been known for a long time, but these devices do not have a function to automatically repeat playback, so if you wish to play repeatedly, the tape travel control device is known. The problem is that the song number must be specified each time the song is finished, making the operation very cumbersome.
又、その時前回指定した曲番を忘れてしまうとテープカ
セット又は目録を取出し、それ等に記載された曲番を再
び確認しなければならないという欠点もあった。Another disadvantage is that if you forget the track number you specified last time, you have to take out the tape cassette or catalog and check the track number written on it again.
本考案はこの点に着眼しなされたもので、複数の録音帯
を有するテープの指定する録音帯を自動的に繰返し再生
することができるテープレコーダの走行制御装置を提供
することを目的とし、以下本考案を面図を用いて説明す
る。The present invention has been developed with this in mind, and aims to provide a tape recorder running control device that can automatically repeatedly play a designated recording band of a tape having multiple recording bands. The present invention will be explained using a plan view.
第1図は本考案のl実施例であるミュージックテープを
再生するテープレコーダの要部ブ陥ツク線図であり、同
図において、1はミュージックテープの曲番を指定する
ための10キーで、該10キー1で指定された曲番はエ
ンコーダ2を介して4ビットのパラレルモードの信号と
して記憶用シフトレジスタ3に入力される。FIG. 1 is a block diagram of the main parts of a tape recorder for playing music tapes, which is an embodiment of the present invention. The song number designated by the 10 key 1 is inputted to the storage shift register 3 via the encoder 2 as a 4-bit parallel mode signal.
記憶用シフトレジスタ3は4XNビツトのシフトレジス
タで、該記憶用シフトレジスタ3に入力された信号はO
Rゲート4を介してクロック端子に4個のパルスが入力
される度毎にデコーダ5に出力されると同時に4ビツト
だけシフトされ、4×N個のパルスがクロック端子に入
力されると、N■アゲートを介して信号が一巡するよう
になついる。The storage shift register 3 is a 4XN bit shift register, and the signal input to the storage shift register 3 is O.
Every time 4 pulses are input to the clock terminal via the R gate 4, they are output to the decoder 5 and simultaneously shifted by 4 bits, and when 4×N pulses are input to the clock terminal, N ■Signals begin to circulate through agate.
セットキーに0は記憶用シフトレジスタ3に入力された
信号をデコーダ5に出力されると同時に、記憶用シフト
レジスタ3内で4ビツトだけシフトさせるためのもので
、該セットキーに8を閉じると第1パルス発生器7で4
個のクロックパルスが発生し、該クロックパルスがOR
ゲート4を介して記憶用シフトレジスタ3に加えられる
。The value 0 on the set key is used to shift the signal input to the storage shift register 3 by 4 bits within the storage shift register 3 at the same time as the signal is output to the decoder 5. 4 in the first pulse generator 7
clock pulses are generated, and the clock pulses are OR
It is applied to the storage shift register 3 via the gate 4.
デコーダ5は記憶用シフトレジスタ3から出力された信
号をデコードし、10キー1で指定された曲番に対応す
る出力端子にパルスを出力するもので、該デコーダ5の
出力パルスはそれぞれANDゲート8−1〜8=Nを介
してラッチ回路h〜LNのセット端子に伝えられる
なお、ANDゲート8−1〜B−Nの他方の入力端子に
は時定数回路9の出力端子が接続されていて、4個のパ
ルスが記憶用シフトレジスタ3のクロック端子に加えら
れて一定時間経過するとANDゲート8−1〜B−Nを
一定時間開く様になっている。The decoder 5 decodes the signal output from the storage shift register 3 and outputs a pulse to the output terminal corresponding to the track number specified by the 10 key 1. −1 to 8=N to the set terminals of the latch circuits h to LN.The output terminal of the time constant circuit 9 is connected to the other input terminal of the AND gates 8-1 to B-N. , four pulses are applied to the clock terminal of the storage shift register 3, and when a certain period of time has elapsed, the AND gates 8-1 to BN are opened for a certain period of time.
ラッチ回路I、−LNはセット端子にデコーダ5から出
力パルスが伝えられると出力端子が1Hヨレベルにセッ
トされ、リセット端子に後述する消去用シフトレジスタ
10から消去信号が入力されると出力端子が1LJレベ
ルにリセットされるもので、該ラッチ回路L1〜LNの
出力は、それぞれN個のランプで構成された表示器11
及び命令用シフトレジスタ12に供給される。In the latch circuits I and -LN, when an output pulse is transmitted from the decoder 5 to the set terminal, the output terminal is set to 1H level, and when an erase signal is input from the erase shift register 10, which will be described later, to the reset terminal, the output terminal is set to 1LJ. The outputs of the latch circuits L1 to LN are each output to a display 11 composed of N lamps.
and is supplied to the instruction shift register 12.
表示器11はN個のランプで構成されていて、ラッチ回
路E、〜LNの出力が1Hヨレベルにセットされると、
rHJレベルにセットされている時間それに対応する順
番のランプが点灯する様になっている。The display 11 is composed of N lamps, and when the outputs of the latch circuits E, ~LN are set to the 1H level,
The lamps are lit in the order corresponding to the time set to the rHJ level.
命令用シフトレジスタ12は前記ランチ回路L□〜LN
の出力レベルを保持し、該出力レベルを後述する曲間検
出回路13から供給されるクロックパルスに従って順次
第1動作制御回路14及び第2動作制御回路15に伝達
するためのもので、第1動作制御回路14にはインバー
タ16及びANDゲート17を介して、又、第2動作制
御回路15にはANDゲート18を介してそれぞれ伝達
される。The instruction shift register 12 is connected to the launch circuits L□ to LN.
This is for holding the output level of the first operation and sequentially transmitting the output level to the first operation control circuit 14 and the second operation control circuit 15 according to clock pulses supplied from the inter-music detection circuit 13, which will be described later. The signal is transmitted to the control circuit 14 via an inverter 16 and an AND gate 17, and to the second operation control circuit 15 via an AND gate 18.
第1動作制御回路14はテープ走行を早送りモードにす
るためのもので、ANDゲート17の出力が1Hヨレベ
ルである時間、即ちフリップフロップ回路19の出力が
rHJレベルで、かつ前記命令用シフトレジスタ12の
出力がrLヨレベルである時間、テープ走行を早送りモ
ードに制御する。The first operation control circuit 14 is for setting the tape running in a fast forward mode, and is for the time when the output of the AND gate 17 is at the 1H level, that is, the output from the flip-flop circuit 19 is at the rHJ level, and the instruction shift register 12 is at the rHJ level. Tape running is controlled to fast forward mode while the output is at the rLyo level.
第2動作制御回路15はテープ走行を再生モードにする
ためのもので、ANDゲート18の出力が1Hヨレベル
である時間、即ちフリップフロップ回路19の出力がr
H,レベルで、かつ前記命令用シフトレジスタ12の出
力が1HJレベルである時間テープ走行を再生モードに
制御する。The second operation control circuit 15 is for setting the tape running to the playback mode, and during the time when the output of the AND gate 18 is at the 1H level, that is, the output of the flip-flop circuit 19 is r
Tape running is controlled to playback mode for a time when the output of the command shift register 12 is at the 1HJ level.
曲間検出回路13はミュージックテープの曲間、即ち各
録音帯の終端を検出する度毎に1個のクロックパルスを
発生するもので、該クロックパルスは命令用シフトレジ
スタ12及び消去用シフトレジスタ10のクロック端子
に供給されている。The song interval detection circuit 13 generates one clock pulse every time it detects an interval between songs on a music tape, that is, the end of each recording band. is supplied to the clock terminal of
消去用シフトレジスタ10は前記ラッチ回路h〜LNの
出力をそれぞれ1Lヨレベルにリセットする消去信号を
発生するもので、曲間検出回路13から供給されるクロ
ックパルスに従ってN個の出力端子から順次消去信号を
出力し、対応するラッチ回路h〜LNを順次リセットす
る様になっている。The erase shift register 10 generates erase signals for resetting the outputs of the latch circuits h to LN to 1L level, and sequentially outputs erase signals from N output terminals according to clock pulses supplied from the song interval detection circuit 13. is output, and the corresponding latch circuits h to LN are sequentially reset.
更に消去用シフトレジスタ10はN個のクロックパルス
がクロック端子に供給されると走行終了信号を発生する
様になっており、該走行終了信号はDフリップフロラプ
回路20のT端子、第3動作制御回路21の入力端子及
びインバータ22、ANDゲート23介してフリップフ
ロップ回路19のリセット端子それぞれに供給される。Further, the erase shift register 10 is configured to generate a running end signal when N clock pulses are supplied to the clock terminal, and the running end signal is transmitted to the T terminal of the D flip-flop circuit 20, the third operation. The signal is supplied to the reset terminal of the flip-flop circuit 19 via the input terminal of the control circuit 21, the inverter 22, and the AND gate 23.
更に又、消去用シフトレジスタ10はクリア端子にOR
ゲート24を介して″H,Jレベルの信号が入力される
とクリアされる様構成されている。Furthermore, the erase shift register 10 is ORed to the clear terminal.
It is configured so that it is cleared when a signal of "H" or "J" level is inputted through the gate 24.
なお、消去用シフトレジスタ10の第2出力端子から出
力される消去信号はORゲート25を介してDフリップ
フロラプ回路20のR端子に供給されている。The erase signal output from the second output terminal of the erase shift register 10 is supplied to the R terminal of the D flip-flop circuit 20 via the OR gate 25.
第3動作制御回路21はテープ走行を巻戻しモードにす
るためのもので、該第3動作制御回路21の入力端子に
走行終了信号が供給されるとテープ走行を巻戻しモード
に制御し、巻戻しモードが終了すると出力端子が一定時
間rLヨレベルに反転してフリップフロップ回路19を
セットする。The third operation control circuit 21 is for setting the tape running in a rewinding mode, and when a running end signal is supplied to the input terminal of the third operation control circuit 21, it controls the tape running in the rewinding mode and rewinding the tape. When the return mode ends, the output terminal is inverted to the rL level for a certain period of time, and the flip-flop circuit 19 is set.
Dフリップフロラプ回路20はフリップフロップ回路2
6の出力端子に接続されたD端子が1Hヨレベルの時、
T端子に前記走行終了信号が入力されるとQ端子が1H
ヨレベルにセットされ、R端子にrHJレベルの信号が
入力されるとQ端子が1LJレベルにリセットされるも
ので、Q端子の1LJレベルから″H,レベルへの反転
は微分回路27で微分され、クリア信号としてORゲー
ト24を介して消去用シフトレジスタ10及び命令用シ
フトレジスタ12のクリア端子に人力されると同時にO
Rゲート28を介して第2パルス発生回路29の入力端
子に伝達される。D flip-flop circuit 20 is flip-flop circuit 2
When the D terminal connected to the output terminal of 6 is at 1H level,
When the running end signal is input to the T terminal, the Q terminal becomes 1H.
When the rHJ level signal is input to the R terminal, the Q terminal is reset to the 1LJ level.The inversion of the Q terminal from the 1LJ level to the ``H'' level is differentiated by the differentiating circuit 27. A clear signal is input to the clear terminals of the erase shift register 10 and instruction shift register 12 via the OR gate 24, and at the same time, the O
It is transmitted to the input terminal of the second pulse generation circuit 29 via the R gate 28.
第2パルス発生回路29は入力端子rLJレベルから1
HJレベルに反転すると4XN個のパルスを発生するも
ので、該パルスはORゲート4を介して記憶用シフトレ
ジスタ3のクロック端子に供給される。The second pulse generating circuit 29 outputs 1 from the input terminal rLJ level.
When inverted to the HJ level, 4×N pulses are generated, and these pulses are supplied to the clock terminal of the storage shift register 3 via the OR gate 4.
なお、フリップフロップ回路26のセット端子に接続さ
れたリピートキーKRはフリップフロップ回路26の出
力を1HJレベルにセットして後述する様に指定した曲
番の曲を繰返し再生するためのものであり、一方、フリ
ップフロップ回路26のリセット端子に接続されたレベ
ルキーに、はフリップフロップ回路26の出力を1LJ
レベルにリセットすると同時に、インバーター30を介
してrLヨレベルから1HJレベルへの反転信号を発生
させ、後述する様に記憶用シフトレジスタ3をクリアす
ると共に消去用シフトレジスタ10及び命令用シフトレ
ジスタ12をクリアするためのものである。Note that the repeat key KR connected to the set terminal of the flip-flop circuit 26 is used to set the output of the flip-flop circuit 26 to the 1HJ level and repeatedly play back the specified song number as described later. On the other hand, the output of the flip-flop circuit 26 is set to 1LJ to the level key connected to the reset terminal of the flip-flop circuit 26.
At the same time, an inverted signal from the rL YO level to the 1HJ level is generated via the inverter 30 to clear the storage shift register 3 as well as the erase shift register 10 and instruction shift register 12 as described later. It is for the purpose of
なお、又フリップフロップ回路19のリセット端子に接
続されたポーズキーKsはフリップフロップ回路19の
出力を1LJレベルにリセットして第1動作制御回路1
4及び第2動作制御回路15の動作を停止させてテープ
走行を停止させるためのものであり、一方フリップフロ
ップ回路19のセット端子に接続されたブレーキKpは
フリップフロップ回路19の出力をrHJレベルにセッ
トして第1動作制御回路14又は第2動作制御回路15
を動作させるためのものである。In addition, the pause key Ks connected to the reset terminal of the flip-flop circuit 19 resets the output of the flip-flop circuit 19 to the 1LJ level.
The brake Kp connected to the set terminal of the flip-flop circuit 19 brings the output of the flip-flop circuit 19 to the rHJ level. Set the first operation control circuit 14 or the second operation control circuit 15
It is for operating.
更にANDゲート23のもう一方の入力端子は電源端子
(図示せず)に接続されていて、電源スィッチ(図示せ
ず)を閉じると該入力端子が1HJレベルにセットされ
るようになっている。Furthermore, the other input terminal of the AND gate 23 is connected to a power supply terminal (not shown), and when the power switch (not shown) is closed, the input terminal is set to the 1HJ level.
以上の様に構成されたテープレコーダにおいて、ミュー
ジックテープの特定の曲番の曲を繰返し再生したい場合
にはまずクリアキーKcを閉じて記憶用シフトレジスタ
3、命令用シフトレジスタ12及び消去用シフトレジス
タ10をすべてクリアする。In the tape recorder configured as described above, if you want to repeatedly play a song with a specific song number on a music tape, first close the clear key Kc, and then press the storage shift register 3, instruction shift register 12, and erasing shift register. Clear all 10.
即ちクリアキーKcを閉じるとフリップフロップ回路2
6の出力がrL、レベルにリセットされるのでANDゲ
ート6が閉じ、又インバータ30を介して1H,レベル
の信号が発生し、該信号がORゲート28を介して第2
パルス発生回路29に伝えられると該第2パルス発生器
29は4XN個のパルスを発生する。That is, when the clear key Kc is closed, the flip-flop circuit 2
Since the output of 6 is reset to rL, level, AND gate 6 is closed, and a signal of 1H, level is generated via inverter 30, and this signal is passed through OR gate 28 to the second
When transmitted to the pulse generation circuit 29, the second pulse generator 29 generates 4XN pulses.
従って、記憶用シフトレジスタ3のデータはANDゲー
ト6が閉じたまま一巡することになり記憶用シフトレジ
スタ3のデータはクリアされる。Therefore, the data in the storage shift register 3 goes through one cycle with the AND gate 6 closed, and the data in the storage shift register 3 is cleared.
又、インバータ30を介して発生する1HJレベルの信
号がORゲート24を介して命令用シフトレジスタ12
及び消去用シフトレジスタ10のクリア端子に供給され
るので、該命令用シフトレジスタ12及び消去用シフト
レジスタ10もクリアされる。Further, a 1HJ level signal generated via the inverter 30 is sent via the OR gate 24 to the instruction shift register 12.
Since the signal is supplied to the clear terminal of the erase shift register 10, the instruction shift register 12 and the erase shift register 10 are also cleared.
次に、曲番73Jの曲を繰返し再生するとすれば10キ
ー1によりr3Jを指定し、r3ヨに対応する信号をエ
ンコーダ2を介して記憶用シフトレジスタ3に入力し、
しかる後セットキーKEを閉じて該信号をデコーダ5に
出力すると同時に4ビツトだけシフトさせる。Next, if the song number 73J is to be played repeatedly, specify r3J with the 10 key 1, input the signal corresponding to r3yo to the storage shift register 3 via the encoder 2,
Thereafter, the set key KE is closed and the signal is outputted to the decoder 5, at the same time being shifted by 4 bits.
その結果、デコーダ5の第3出力端子からパルスが出力
され、該パルスが時定数回路9により開かれたANDゲ
ート8−3を通過してラッチ回路りをセットする。As a result, a pulse is output from the third output terminal of the decoder 5, which passes through the AND gate 8-3 opened by the time constant circuit 9 and sets the latch circuit.
この時、表示器11の3番目のランプが点灯する。At this time, the third lamp on the display 11 lights up.
その次にリピートキーKRを閉じ、フリップフロップ回
路26の出力を1Hヨレベルにセットする。Next, the repeat key KR is closed and the output of the flip-flop circuit 26 is set to the 1H level.
そして、最後にブレーキ−Kpを閉じると、フリップフ
ロップ回路19の出力がrHヨレベルにセットされ、テ
ープ走行は命令用シフトレジスタ12の出力に従って再
生モード又は早送りモードに順次制御される。Finally, when the brake -Kp is closed, the output of the flip-flop circuit 19 is set to the rH level, and tape running is sequentially controlled to playback mode or fast-forward mode according to the output of the instruction shift register 12.
まず、命令用シフトレジスタ12の第1の出力はrLJ
レベルであるので第1動作制御回路14が動作し、第1
の録音帯は早送りモードで送られる。First, the first output of the instruction shift register 12 is rLJ
level, the first operation control circuit 14 operates, and the first
The recording band is sent in fast forward mode.
第1の録音帯の走行が終了すると曲間検出回路13は1
個のクロックパルスを消去用シフトレジスタ10及び命
令用シフトレジスタ12のクロック端子に供給する。When the first recording band has finished running, the song interval detection circuit 13 is set to 1.
clock pulses are supplied to the clock terminals of the erase shift register 10 and the instruction shift register 12.
このクロックパルスにより消去用シフトレジスタ10は
第1番目の出力端子から消去信号を出力味ラッチ回路L
1の出力をrLJレベルにリセットし、又命令用シフト
レジスタ12は第2の信号を出力する。With this clock pulse, the erase shift register 10 outputs an erase signal from the first output terminal of the latch circuit L.
1 is reset to the rLJ level, and the instruction shift register 12 outputs a second signal.
命令用シフトレジスタ12の第2の出力は前記第1の出
力と同様に1LJレベルであるので、第2の録音帯も第
1の録音帯と同様に早送りモードで送られる。Since the second output of the instruction shift register 12 is at the 1LJ level like the first output, the second recording band is also sent in fast forward mode like the first recording band.
そして、第2の録音帯の走行が終了すると曲間検出回路
13は又1個のクロックパルスを消去用シフトレジスタ
10及び命令用シフトレジスタ12のクロック端子に供
給する。When the second recording band finishes running, the song interval detection circuit 13 also supplies one clock pulse to the clock terminals of the erase shift register 10 and the command shift register 12.
このクロックパルスにより消去用シフトレジスタ10は
第2の出力端子から消去信号を出力し、ラッチ回路L2
の出力端子及びDフリップフロップ回路20のQ端子を
1Lヨレベルにリセットし、又命令用シフトレジスタ1
2は第3の信号を出力する。With this clock pulse, the erasing shift register 10 outputs an erasing signal from the second output terminal, and the latch circuit L2
The output terminal of the D flip-flop circuit 20 and the Q terminal of the D flip-flop circuit 20 are reset to the 1L level, and the instruction shift register 1
2 outputs the third signal.
命令用シフトレジスタ12の第3の出力は第1及び第2
の出力と異ってrHヨレベルであるので、今度は第2動
作制御回路15が動作を開始し、第3の録音帯は再生モ
ードに制御される。The third output of the instruction shift register 12 is the first and second output.
Since the output is at rH level unlike the output of , the second operation control circuit 15 starts operating, and the third recording band is controlled to playback mode.
かくして、第3の録音帯に記憶された曲が再生。Thus, the song stored in the third recording band is played.
される第3の録音帯の再生が終了すると曲間検出回路1
3は又1個のクロックパルスを消去用シフトレジスタ1
0及び命令用シフトレジスタ12のクロック端子に供給
する。When the playback of the third recording band is finished, the song interval detection circuit 1
3 is also a shift register 1 for erasing one clock pulse.
0 and the clock terminal of the instruction shift register 12.
このクロックパルスにより消去用シフトレジスタ10は
第3の出力端子イから出力信号を出力し、ラッチ回路L
3の出力を1LJレベルにリセットし、又命令用シフト
レジスタ12は第4の信号を出力する。With this clock pulse, the erase shift register 10 outputs an output signal from the third output terminal A, and the latch circuit L
3 is reset to the 1LJ level, and the instruction shift register 12 outputs a fourth signal.
ここで、これまで点灯していた表示器11の3番目のラ
ンプはラッチ回路L3の出力が1Lヨレベルにリセット
されると時に消灯する。Here, the third lamp of the display 11, which has been lit up until now, goes out when the output of the latch circuit L3 is reset to the 1L level.
一方、命令用シフトレジスタ12の第4の出力は1LJ
レベルであるので、再び第1動作制御回路14が動作を
開始し、第4の録音帯は早送りモードで送られる。On the other hand, the fourth output of the instruction shift register 12 is 1LJ
level, the first operation control circuit 14 starts operating again, and the fourth recording band is sent in fast forward mode.
以下同様に命令用シフトレジスタ12の出力はすべて1
LJレベルであるので、引き続き第1動作制御回路14
が動作し、残りの録音帯は全て早ン送りモードで送られ
る。Similarly, all outputs of the instruction shift register 12 are 1.
Since it is at LJ level, the first operation control circuit 14 continues.
operates, and all remaining recording bands are sent in fast-forward mode.
そして、ラッチ回路り。〜LN−□も次々とリセットさ
れる。And the latch circuit. ~LN-□ are also reset one after another.
そして、最後の録音帯即ち第Nの録音帯が走行を終了す
ると、曲間検出回路13は又1個のクロックパルスを消
去用シフトレジスタ10及び命令7用シフトレジスタ1
2に供給する。Then, when the last recording band, that is, the Nth recording band finishes running, the song interval detection circuit 13 also sends one clock pulse to the erase shift register 10 and the instruction 7 shift register 1.
Supply to 2.
コノクロックパルスにより消去用シフトレジスタ10は
前述と同様に第N番目の出力端子から消去信号を出力し
、ラッチ回路LNをリセットすると同時に走行終了信号
を出力する。The erasing shift register 10 outputs an erasing signal from the Nth output terminal in the same way as described above by the cono clock pulse, resets the latch circuit LN, and at the same time outputs a running end signal.
この走行終了信号によるフリップフロップ回路19がリ
セットされ、この出力が1LJレベルに反転するので、
第1動作制御回路14及び第2動作制御回路15は動作
を停止し、早送りモード及び再生モードのテープ走行が
終了する。The flip-flop circuit 19 is reset by this running end signal, and this output is inverted to the 1LJ level.
The first operation control circuit 14 and the second operation control circuit 15 stop operating, and the tape running in the fast forward mode and playback mode ends.
一方、前記走行終了信号により、第3動作制御回路21
が動作を開始するのでテープ走行は巻戻しモードに制御
される。On the other hand, the third operation control circuit 21
starts its operation, tape running is controlled to rewind mode.
又、前記走行終了信号によりDフリップフロップ回路2
0がセットされ、該Dフリップ・フロップ回路20のQ
端子はrH,レベルに反転する。Further, the D flip-flop circuit 2 is activated by the running end signal.
0 is set, and the Q of the D flip-flop circuit 20 is
The terminal is inverted to rH, level.
該Dフリップフロップ回路20のQ端子のレベルが反転
すると、微分回路27では1個のパルスが作られ、該パ
ルスがORゲート24を介して消去用シフトレジスタ1
0及び命令用シフトレジスタ12のクリア端子に供給さ
れるので、消去用シフトレジスタ10及び命令用シフト
レジスタ12はクリアされる。When the level of the Q terminal of the D flip-flop circuit 20 is inverted, one pulse is generated in the differentiating circuit 27, and this pulse is passed through the OR gate 24 to the erase shift register 1.
0 and the clear terminal of the instruction shift register 12, the erase shift register 10 and instruction shift register 12 are cleared.
又、前記Dフリップフロップ回路20のQ端子のレベル
反転により、第2パルス発生回路29では4XN個のパ
ルスが発生し、該パルスがORゲート4を介して記憶用
メモリレジスタ3のクロック端子に供給されるので、記
憶用シフトレジスタ3のデータはANDゲート6を介し
て1巡し、再びデコーダ5に出力される。Further, due to the level inversion of the Q terminal of the D flip-flop circuit 20, 4XN pulses are generated in the second pulse generation circuit 29, and the pulses are supplied to the clock terminal of the storage memory register 3 via the OR gate 4. Therefore, the data in the storage shift register 3 goes through the AND gate 6 once and is output to the decoder 5 again.
そしてデコーダ5の出力がANDゲート8−1〜B−N
を介してラッチ回路L1〜LNに伝達されるので、ラッ
チ回路L3は再びセットされ、表示器11の3番目のラ
ンプは再び点灯する。Then, the output of the decoder 5 is AND gate 8-1~B-N
Since the signal is transmitted to the latch circuits L1 to LN via the latch circuit L3, the latch circuit L3 is set again, and the third lamp of the display 11 is lit again.
これ等の信号処理が終了した後、テープ巻戻しモードが
終了し、第3動作制御回路21はフリップフロップ回路
19を再びセットし、その出力を1H,レベルに反転さ
せる。After these signal processes are completed, the tape rewind mode is completed, and the third operation control circuit 21 sets the flip-flop circuit 19 again and inverts its output to the 1H level.
従って、前述と同様にテープ走行は命令用シフトレジス
タ12の出力に従って再生モード又は早送りモードに順
次制御される。Therefore, in the same manner as described above, the tape running is sequentially controlled to playback mode or fast forward mode according to the output of the command shift register 12.
以下説明を省略するが、前述と同様にして、第3の録音
帯は再び再生モードに制御され、第3の録音帯の記録さ
れた曲が再生される。Although the description will be omitted below, the third recording band is again controlled to the playback mode in the same manner as described above, and the songs recorded in the third recording band are played back.
以上の様にして第3の録音帯に記録された曲は自動的に
繰返し再生される。The songs recorded in the third recording band as described above are automatically and repeatedly played back.
そして、再生を停止させたい時はポーズキーKsを閉じ
れば良い。Then, when you want to stop playback, just close the pause key Ks.
即ちポーズキーKsを閉じるとフリップフロップ回路1
9がリセットされ、命令用シフトレジスタ12の出力に
係らず、第1動作制御回路14及び第2動作制御回路1
5の動作が停止するのでテープ走行は停止する。That is, when the pause key Ks is closed, the flip-flop circuit 1
9 is reset, and regardless of the output of the instruction shift register 12, the first operation control circuit 14 and the second operation control circuit 1
Since the operation of step 5 stops, the tape running stops.
なお、説明は省略するが、複数の曲番を指定し、それ等
の曲を繰返し再生することもちろん可能である。Although the explanation is omitted, it is of course possible to specify a plurality of song numbers and to repeatedly play those songs.
以上の様に本考案によれば繰返し再生を希望する録音帯
を1度指定するだけで、その録音帯が自動的に繰返し再
生されるので、操作性が著しく改善され、その実用的効
果は大きい。As described above, according to the present invention, by simply specifying a recording band for repeated playback once, that recording band is automatically played repeatedly, which significantly improves operability and has great practical effects. .
第1図は本考案の1実施例であるミュージックテープを
再生するテープレコーダの要部ブロック線図である。
1・・・・・・10キー、3・・・・・・記憶用シフト
レジスタ、1、−LN・・・・・・ラッチ回路、12・
・・・・・命令用シフトレジスタ、14・・・・・・第
1動作制御回路、15・・・・・・第2動作制御回路、
21・・・・・・第3動作制御回路、19.26・・・
・・・フリップフロップ回路、11・・・・・・表示器
、10・・・・・・消去用シフトレジスタ、13・・・
・・・曲間検出回路、20・・・・・・0797170
71回路、KE・・・・・・セットキー、KR・・・・
・・リピートキー、Ko・・・・・・クリアキー、KS
・・・・・・ポーズキー、Kp・・・・・・ブレーキ−
0FIG. 1 is a block diagram of the main parts of a tape recorder for playing music tapes, which is an embodiment of the present invention. 1...10 keys, 3...memory shift register, 1, -LN...latch circuit, 12...
...Instruction shift register, 14...First operation control circuit, 15...Second operation control circuit,
21...Third operation control circuit, 19.26...
... Flip-flop circuit, 11 ... Display device, 10 ... Erasing shift register, 13 ...
...Song interval detection circuit, 20...0797170
71 circuit, KE...Set key, KR...
・・Repeat key, Ko・・・Clear key, KS
...Pause key, Kp...Brake-
0
Claims (1)
において、各録音帯の終端を検出するごとにクロック信
号を出力する録音帯終端検出手段と、各録音帯に対応す
る符号を入力する符号入力手段と、該符号入力手段によ
って入力された符号に対応する信号を記憶用回路に記憶
する記憶手段と、該記憶手段から出力される信号と前記
録音帯終端検出手段からの信号とに基き各録音帯の走行
モードを制御する制御信号を発生し、該制御信号を前記
クロック信号に従って順次出力する制御信号発生手段と
、該制御信号発生手段から出力される制御信号に従って
テープ走行モードを制御する動作制御手段と、前記クロ
ック信号に従って制御信号発生手段の制御信号を消去す
るための消去信号を順次出力する消去信号発生手段と、
テープ終端を検出して走行終了信号を出力するテープ終
端検出手段と、該走行終了信号により前記記憶手段に記
憶された信号を前記制御信号発生手段に出力させる手段
とを備えたことを特徴とするテープレコーダの走行制御
装置。In a tape recorder that plays back a tape having a plurality of recording bands, recording band end detection means outputs a clock signal every time the end of each recording band is detected, and code input means inputs a code corresponding to each recording band. , storage means for storing a signal corresponding to the code inputted by the code input means in a storage circuit; a control signal generating means for generating a control signal for controlling a tape running mode and sequentially outputting the control signal according to the clock signal; and an operation control means for controlling the tape running mode according to a control signal output from the control signal generating means. , an erasing signal generating means for sequentially outputting an erasing signal for erasing the control signal of the control signal generating means according to the clock signal;
The present invention is characterized by comprising: tape end detection means for detecting the end of the tape and outputting a running end signal; and means for causing the control signal generating means to output a signal stored in the storage means based on the running end signal. Tape recorder travel control device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16024378U JPS6020181Y2 (en) | 1978-11-21 | 1978-11-21 | Tape recorder travel control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16024378U JPS6020181Y2 (en) | 1978-11-21 | 1978-11-21 | Tape recorder travel control device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5579443U JPS5579443U (en) | 1980-05-31 |
JPS6020181Y2 true JPS6020181Y2 (en) | 1985-06-17 |
Family
ID=29153819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16024378U Expired JPS6020181Y2 (en) | 1978-11-21 | 1978-11-21 | Tape recorder travel control device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6020181Y2 (en) |
-
1978
- 1978-11-21 JP JP16024378U patent/JPS6020181Y2/en not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5579443U (en) | 1980-05-31 |
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