JPS595999B2 - メモリ保護回路 - Google Patents
メモリ保護回路Info
- Publication number
- JPS595999B2 JPS595999B2 JP53058404A JP5840478A JPS595999B2 JP S595999 B2 JPS595999 B2 JP S595999B2 JP 53058404 A JP53058404 A JP 53058404A JP 5840478 A JP5840478 A JP 5840478A JP S595999 B2 JPS595999 B2 JP S595999B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- contact
- section
- memory
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Power Sources (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は書込・読出メモリ(以下RAMと略称する)の
保護回路に関し一とくにRAM部の電源を切らずにRA
M部以外の回路部の電源を切る際に、RAM部の蓄積デ
ータを保護する簡便な回路を提供することを目的とする
ものである。
保護回路に関し一とくにRAM部の電源を切らずにRA
M部以外の回路部の電源を切る際に、RAM部の蓄積デ
ータを保護する簡便な回路を提供することを目的とする
ものである。
第1図に対象とする回路ブロックを示す。
第1図中1はRAM部、2は制御回路部、3はRAM部
と制御部を結ぶ信号線群、4はメモリ保護制御端子、5
は常にアース電位Vssをもつアース端子、6はアース
電位または電圧VDDが加えられるRAM部の電源端子
、1はアース電位または電圧VDDが加えられる制御回
路部の電源端子である。第2図に端子4に印加されべき
理想的な電圧波形aを端子7の電圧波形をと対応させて
示す。端子7、端子4の印加電圧VDDは、端子5の電
位を基準としてマイナス電圧が印加される。第2図中を
7は端子7にマイナス電圧VDDを印加した時刻を2は
端子5にマイナス電圧VDDを印加するのをやめた時刻
である。第2図において端子4の電圧がハイレベル即ち
端子5のアース電位に等しい時RAM部1の蓄積データ
は周辺の制御回路部から保護されている。端子4の電圧
がローレベルになると、RAM部1の蓄積データの保護
は解除される。ところで第1図の制御回路部2として具
体的に読出し専用メモリ(ROM)制御回路を考える。
と制御部を結ぶ信号線群、4はメモリ保護制御端子、5
は常にアース電位Vssをもつアース端子、6はアース
電位または電圧VDDが加えられるRAM部の電源端子
、1はアース電位または電圧VDDが加えられる制御回
路部の電源端子である。第2図に端子4に印加されべき
理想的な電圧波形aを端子7の電圧波形をと対応させて
示す。端子7、端子4の印加電圧VDDは、端子5の電
位を基準としてマイナス電圧が印加される。第2図中を
7は端子7にマイナス電圧VDDを印加した時刻を2は
端子5にマイナス電圧VDDを印加するのをやめた時刻
である。第2図において端子4の電圧がハイレベル即ち
端子5のアース電位に等しい時RAM部1の蓄積データ
は周辺の制御回路部から保護されている。端子4の電圧
がローレベルになると、RAM部1の蓄積データの保護
は解除される。ところで第1図の制御回路部2として具
体的に読出し専用メモリ(ROM)制御回路を考える。
ROM制御回路部は入力部、出力部、論理演算制御部、
ROM部から成り立つている。ROM部に入つているプ
ログラムデータを0番地から順番に読み出してそのプロ
グラムデータを解読し、その解読された手順通クに入力
部から送られてくる入力データを論理演算制御部で処理
して、あるいは第1図のRAM部1と情報のやvと9を
して、出力部に処理されたデータを送リ出してゆく。こ
のような動作をするROM制御回路では、一般的に電源
電圧が印加されて動作を開始する際に、ROM部内のプ
ログラムカウンタ、これはROM部からプログラムデー
タが次々と読み出されるための番地指定を行なうカウン
タであるが、このプログラムカウンタをO番地を指すよ
うにりセツトしたリ、あるいは論理演算制御部内の各種
プログラム分岐用一時メモリをOにりセツトすることが
必要である。このようなりセツト動作を初期りセツトと
呼ぶが、一般に第1図に示す制御回路部2では、このよ
うな初期りセツトが行なわれる必要がある。初期りセツ
トが行なわれることにより、回路の初期状態が定まり続
く回路動作が円滑に進められてゆくことになる。第1図
の制御回路部2がリセツト端子を有し、このりセツト端
子をアース電位Vss状態とすること及びその状態から
端子7に印加されるマイナス電位V。Oに切換えること
によつて上記の初期りセツト及びそp状態からの解除が
行なわれるようにすることができる.この場合、RAM
部1のメモリ保護制御端子4と制御回路部2のりセツト
端子を共用することができる。第1図ではメモリ保護制
御端子4がRAM部1に入力すると同時に制御回路部2
にも入力しておリ、制御回路部2にとつてはりセツト端
子としての意味を持つている。第2図aの端子4の波形
の時間T3におけるハイレベルの電圧VS8の部分で、
第1図の制御回路部2の初期りセツトが行なわれる。第
3図は従来例を示し、第3図中、20は第1図に示した
回路、21はNPNのトランジスタ、22は主電源(D
C電源)、23は書込読出メモリ用電源(DC電源)、
24はツエナーダイオード、25,26は抵抗、27,
28は静電容量、29,30,31はダイオード、32
は電源スイツチ、33はダイオード、34は抵抗である
。ここに、NPNトランジスタ21、抵抗25、ツエナ
ーダイォード24は電圧安定化回路である。ダイオード
30と31は電源を切つたり入れた9した場合に回路2
0の端子6に印加される電源を、電源22から電源23
へ切り換えたリはあるいはその逆のために必要である。
静電容量27,・28、抵抗26,34、ダイオード2
9,33は第2図に示す電圧波形と等価な波形を端子4
に供給するための回路である。今、第3図の電源スイツ
チ32を非導通から導通、更に導通から非導通にした場
合の端子7、端子4、端子6に印加される電圧波形を第
4図A,b,cにそれぞれ示す。
ROM部から成り立つている。ROM部に入つているプ
ログラムデータを0番地から順番に読み出してそのプロ
グラムデータを解読し、その解読された手順通クに入力
部から送られてくる入力データを論理演算制御部で処理
して、あるいは第1図のRAM部1と情報のやvと9を
して、出力部に処理されたデータを送リ出してゆく。こ
のような動作をするROM制御回路では、一般的に電源
電圧が印加されて動作を開始する際に、ROM部内のプ
ログラムカウンタ、これはROM部からプログラムデー
タが次々と読み出されるための番地指定を行なうカウン
タであるが、このプログラムカウンタをO番地を指すよ
うにりセツトしたリ、あるいは論理演算制御部内の各種
プログラム分岐用一時メモリをOにりセツトすることが
必要である。このようなりセツト動作を初期りセツトと
呼ぶが、一般に第1図に示す制御回路部2では、このよ
うな初期りセツトが行なわれる必要がある。初期りセツ
トが行なわれることにより、回路の初期状態が定まり続
く回路動作が円滑に進められてゆくことになる。第1図
の制御回路部2がリセツト端子を有し、このりセツト端
子をアース電位Vss状態とすること及びその状態から
端子7に印加されるマイナス電位V。Oに切換えること
によつて上記の初期りセツト及びそp状態からの解除が
行なわれるようにすることができる.この場合、RAM
部1のメモリ保護制御端子4と制御回路部2のりセツト
端子を共用することができる。第1図ではメモリ保護制
御端子4がRAM部1に入力すると同時に制御回路部2
にも入力しておリ、制御回路部2にとつてはりセツト端
子としての意味を持つている。第2図aの端子4の波形
の時間T3におけるハイレベルの電圧VS8の部分で、
第1図の制御回路部2の初期りセツトが行なわれる。第
3図は従来例を示し、第3図中、20は第1図に示した
回路、21はNPNのトランジスタ、22は主電源(D
C電源)、23は書込読出メモリ用電源(DC電源)、
24はツエナーダイオード、25,26は抵抗、27,
28は静電容量、29,30,31はダイオード、32
は電源スイツチ、33はダイオード、34は抵抗である
。ここに、NPNトランジスタ21、抵抗25、ツエナ
ーダイォード24は電圧安定化回路である。ダイオード
30と31は電源を切つたり入れた9した場合に回路2
0の端子6に印加される電源を、電源22から電源23
へ切り換えたリはあるいはその逆のために必要である。
静電容量27,・28、抵抗26,34、ダイオード2
9,33は第2図に示す電圧波形と等価な波形を端子4
に供給するための回路である。今、第3図の電源スイツ
チ32を非導通から導通、更に導通から非導通にした場
合の端子7、端子4、端子6に印加される電圧波形を第
4図A,b,cにそれぞれ示す。
第4図中、T4Oは電源スイツチ32を非導通から導通
にする時刻、T4lは電源スイツチ32を導通から非導
通にする時刻である。回路20の端子6には第4図Cに
示すように電源スイツチ32が導通時に主電源22より
ダイオード30を介してマイナス電圧が供給される。電
源スイツチ32が非導通に、書込読出メモリ用電源23
からダイオード31を介してマイナス電圧が供給される
。但し、そのために電源22は電源23よ9もその電圧
の絶対値を大にとつておく.また;電源スイツチ32が
非導通時に、回路20内の書込読出メモリはデータを蓄
積しているだけでよいため、端子6と端子5の間に印加
される電圧の絶対値は小さくてもよい。第4図Cには端
子6に印加される電圧波形が、以上の考え方に従つて示
されている。 .次に端子7Vc.印加される電
圧波形を説明する。
にする時刻、T4lは電源スイツチ32を導通から非導
通にする時刻である。回路20の端子6には第4図Cに
示すように電源スイツチ32が導通時に主電源22より
ダイオード30を介してマイナス電圧が供給される。電
源スイツチ32が非導通に、書込読出メモリ用電源23
からダイオード31を介してマイナス電圧が供給される
。但し、そのために電源22は電源23よ9もその電圧
の絶対値を大にとつておく.また;電源スイツチ32が
非導通時に、回路20内の書込読出メモリはデータを蓄
積しているだけでよいため、端子6と端子5の間に印加
される電圧の絶対値は小さくてもよい。第4図Cには端
子6に印加される電圧波形が、以上の考え方に従つて示
されている。 .次に端子7Vc.印加される電
圧波形を説明する。
T4O時に第3図の電源スイツチ32を導通にするど、
主電源22からダイオード33とトランジスタ21のコ
レクソとエミツタ間を通つて静電容量28に電荷が充電
される。又、T4l時に電源スイツチ32を非導通にす
ると、静電容量28の両端の電荷がダイオード33にさ
またげられて回路20内を端子5から端子7を通るのみ
で放電してゆく。その結果、端子7の電圧波形は、第4
図aのごとくになる。次に端子4の電圧波形を説明する
。
主電源22からダイオード33とトランジスタ21のコ
レクソとエミツタ間を通つて静電容量28に電荷が充電
される。又、T4l時に電源スイツチ32を非導通にす
ると、静電容量28の両端の電荷がダイオード33にさ
またげられて回路20内を端子5から端子7を通るのみ
で放電してゆく。その結果、端子7の電圧波形は、第4
図aのごとくになる。次に端子4の電圧波形を説明する
。
時刻T4Oに電源スイツチ32を導通にすると、トラン
ジスタ21のコレクタ・エミツタ間、静電容量27、抵
抗26を経て静電容量27が充電される。この場合ダイ
オード29は逆方向に電圧が印加されてしまう。時刻T
4lに電源スイツチ32を非導通すると、静電容量27
に充電されている電荷は、抵抗34、ダイオード29と
抵抗26のパラレル回路を通つて放電する。この場合ダ
イオード29は順方向に電圧が印加される。その結果、
第4図bに示すように端子4の電圧波形は、時刻T4O
からの波形の立下クの時定数は長く、時刻T4lからの
波形の立下りの時定数は短くなる。但し、抵抗26は抵
抗34よりも大きく設定する。時刻T4Oよ9の端子4
の立下9は端子7の立下9よ9もなだらかにして、時刻
T4lよりの端子4の立上9は端子7の立上9よ9も急
峻にする必要がある。回路20の端子5と端子7間の抵
抗をほぼ抵抗34と同じであるとすると、静電容量28
を静電容量27よ9充分大きくして且つ抵抗26と静電
容量27の積が静電容量28よ9も大きくなるように抵
抗26を大きくしておけば、第4図に示す端子7と端子
4の波形の間の相対的な関係が満足される。第4図A,
bに示す端子4と端子7の波形の間の関係は、第2図A
,bに示す端子4と端子7の波形の間の関係と等価なも
のになつている。上記の説明で示したように静電容量2
8は通常かなり大容量で、そのためスペースを取り、且
つ高価になる。
ジスタ21のコレクタ・エミツタ間、静電容量27、抵
抗26を経て静電容量27が充電される。この場合ダイ
オード29は逆方向に電圧が印加されてしまう。時刻T
4lに電源スイツチ32を非導通すると、静電容量27
に充電されている電荷は、抵抗34、ダイオード29と
抵抗26のパラレル回路を通つて放電する。この場合ダ
イオード29は順方向に電圧が印加される。その結果、
第4図bに示すように端子4の電圧波形は、時刻T4O
からの波形の立下クの時定数は長く、時刻T4lからの
波形の立下りの時定数は短くなる。但し、抵抗26は抵
抗34よりも大きく設定する。時刻T4Oよ9の端子4
の立下9は端子7の立下9よ9もなだらかにして、時刻
T4lよりの端子4の立上9は端子7の立上9よ9も急
峻にする必要がある。回路20の端子5と端子7間の抵
抗をほぼ抵抗34と同じであるとすると、静電容量28
を静電容量27よ9充分大きくして且つ抵抗26と静電
容量27の積が静電容量28よ9も大きくなるように抵
抗26を大きくしておけば、第4図に示す端子7と端子
4の波形の間の相対的な関係が満足される。第4図A,
bに示す端子4と端子7の波形の間の関係は、第2図A
,bに示す端子4と端子7の波形の間の関係と等価なも
のになつている。上記の説明で示したように静電容量2
8は通常かなり大容量で、そのためスペースを取り、且
つ高価になる。
又、端子5から端子7・に流れる電流は端子5から端子
6に流れる電流よりもかなり大きい。従つて同じダイオ
ードを使つたとして、ダイオード33の電圧降下はダイ
オード30の電圧降下よりも大きく、電源スイツチ32
が導通時に端子6と端子7の電位差が大きくなる。そう
すると、第1図のRAM部1と制御回路部2との情報の
やクと9が信号電圧レベルの不一致のためうまくゆかな
るなることがあるため、ダイオード30をシリーズの複
数個のダイオードと置換えたク、あるいはダイオード3
0をシリコンダイオードとしてダイオード33を高価な
ゲルマニウムダイオードとするなどの方法で端子6と端
子7の電位差を近づける必要がある。本発明は以上に述
べたような従来回路の不便さを解消するものであ9、以
下、本発明を実施例の図面と共に説明する。
6に流れる電流よりもかなり大きい。従つて同じダイオ
ードを使つたとして、ダイオード33の電圧降下はダイ
オード30の電圧降下よりも大きく、電源スイツチ32
が導通時に端子6と端子7の電位差が大きくなる。そう
すると、第1図のRAM部1と制御回路部2との情報の
やクと9が信号電圧レベルの不一致のためうまくゆかな
るなることがあるため、ダイオード30をシリーズの複
数個のダイオードと置換えたク、あるいはダイオード3
0をシリコンダイオードとしてダイオード33を高価な
ゲルマニウムダイオードとするなどの方法で端子6と端
子7の電位差を近づける必要がある。本発明は以上に述
べたような従来回路の不便さを解消するものであ9、以
下、本発明を実施例の図面と共に説明する。
第5図は本発明の一実施例を示し、第5図中、50は第
1図に示す回路、51は主電源、52は読出書込メモリ
用電源、53はNPNトランジスタ、54は第工のスイ
ツチ手段を構成するPNPトランジスタ、55,56,
57は抵抗、58は静電容量、59はツエナーダ)イオ
ード、60,61はダイオード62は第2のスイツチ手
段を構成するスイツチで、共通接点63、第1の接点6
4、第2の接点65を有し、\共通接点63が第1、第
2の接点の間を切v換える途中の過程では、この3接点
は互いに同時に導通状態となるものである。
1図に示す回路、51は主電源、52は読出書込メモリ
用電源、53はNPNトランジスタ、54は第工のスイ
ツチ手段を構成するPNPトランジスタ、55,56,
57は抵抗、58は静電容量、59はツエナーダ)イオ
ード、60,61はダイオード62は第2のスイツチ手
段を構成するスイツチで、共通接点63、第1の接点6
4、第2の接点65を有し、\共通接点63が第1、第
2の接点の間を切v換える途中の過程では、この3接点
は互いに同時に導通状態となるものである。
ここに、トランジスタ53、抵抗55、ツエナダイォー
ド59は電圧安定化回路、ダイオード60と61は端子
4に印加される電源を電源52から電源51にあるいは
その逆に切9換えるためのものである。トランジスタ5
4、静電容量58、抵抗57,56、スイツチ62は端
子4に印加する電圧波形を第2図aに示すような形に持
つてゆくための回路である。次に第6図を参照しながら
第5図の回路の動作を説明してゆく.第6図A,b,c
はそれぞれ端子7、端子4、端子6に印加される電圧波
形である。第6図の時刻T7OVc.て第5図の電源ス
イツチ62が非導通から導通になり、時刻T7lにて導
通から非導通になる。第5図はスイツチ62が非導通に
なつている状態である。端子63が端子65と接触する
と導通の状態となる。第6図Cに示す端子6の波形は第
4図と同じ説明で済むので繰9返して説明しない。最初
は、共通接点63と第1の接点64が接して端子7と端
子5は同電位になつている。
ド59は電圧安定化回路、ダイオード60と61は端子
4に印加される電源を電源52から電源51にあるいは
その逆に切9換えるためのものである。トランジスタ5
4、静電容量58、抵抗57,56、スイツチ62は端
子4に印加する電圧波形を第2図aに示すような形に持
つてゆくための回路である。次に第6図を参照しながら
第5図の回路の動作を説明してゆく.第6図A,b,c
はそれぞれ端子7、端子4、端子6に印加される電圧波
形である。第6図の時刻T7OVc.て第5図の電源ス
イツチ62が非導通から導通になり、時刻T7lにて導
通から非導通になる。第5図はスイツチ62が非導通に
なつている状態である。端子63が端子65と接触する
と導通の状態となる。第6図Cに示す端子6の波形は第
4図と同じ説明で済むので繰9返して説明しない。最初
は、共通接点63と第1の接点64が接して端子7と端
子5は同電位になつている。
端子4も端子5と同電位である。端子7に電圧を印加す
るためには、スイツチ62の共通接点63を第1の接点
64との接触の状態から第2の接点65との接触の状態
へ移す必要がある。スイツチ62の構造はその移9変り
の過程で、3接点63,64,65が互いに同時に接触
する状態を経るような構造であつたから、第6図A,b
に示すように端子7の印加電圧波形が下つがつても端子
4のそれがまだ立ち下らぬ時期がある。なんとなればこ
の時期には、接点64,65の導通によりトランジスタ
54のベースが抵抗56を通つて電源51によりマイナ
ス電圧に引つ張られるためにトランジスタ54のコレク
タとエミツタが導通する。従つて静電容量58の両端が
短絡されて充電が妨げられるためである。その後接点6
3が接点65とのみ接触して始めて、接点64は開放に
な9、トランジスタ54は非導通にな9静電容量58の
充電が行なわれ、端子4の電圧は立ち下がる。すなわち
、切ジ換え途中で3接点が互いに同時に導通状態となる
スィツチ62を用いたことによつて、電源の投入時、ス
イツチ62の切換開始時点よ9も、接点64からトラン
ジスタ54を介して端子4の電圧が変化する時点のタイ
ミングを遅らせることができる。
るためには、スイツチ62の共通接点63を第1の接点
64との接触の状態から第2の接点65との接触の状態
へ移す必要がある。スイツチ62の構造はその移9変り
の過程で、3接点63,64,65が互いに同時に接触
する状態を経るような構造であつたから、第6図A,b
に示すように端子7の印加電圧波形が下つがつても端子
4のそれがまだ立ち下らぬ時期がある。なんとなればこ
の時期には、接点64,65の導通によりトランジスタ
54のベースが抵抗56を通つて電源51によりマイナ
ス電圧に引つ張られるためにトランジスタ54のコレク
タとエミツタが導通する。従つて静電容量58の両端が
短絡されて充電が妨げられるためである。その後接点6
3が接点65とのみ接触して始めて、接点64は開放に
な9、トランジスタ54は非導通にな9静電容量58の
充電が行なわれ、端子4の電圧は立ち下がる。すなわち
、切ジ換え途中で3接点が互いに同時に導通状態となる
スィツチ62を用いたことによつて、電源の投入時、ス
イツチ62の切換開始時点よ9も、接点64からトラン
ジスタ54を介して端子4の電圧が変化する時点のタイ
ミングを遅らせることができる。
この遅れた期間は回路50の中のメモリ部が他からの信
号を受け付けない状態(すなわちまだバツクアツプ中の
状態)であるから、電源投入により他の回路に立ち上ク
時の雑音や予期できない電圧変動が発生しても、メモリ
部は何ら影響を受けることなく、すなわちメモリ部の内
容を保護することができる。また上述のように、このよ
うな電圧波形を順次とることによつて初期りセツトを確
実に行なうことが可能である。逆に、共通接点63と第
2の接点65が接触している状態から接点63と第1の
接点64が接触している状態へ移る時にも、その移ク変
リの過程で、3接点63,64,65が互いに同時に接
触する状態を経由する。その★め第6図A,bに示すよ
うに端子4の波形が立上つても、端子7の波形がまだ立
ち上らぬ時期がある。なんとなればこの時期には、接点
64,65の導通によりトランジスタ54のベースが抵
抗56を介して電源51によりマイナス電圧に引つ張ら
れるためにトランジスタ54のコレクタ・エミツタ間が
導通し、静電容量58の両端が短絡されて電荷が放電す
るためである。よつて端子4の波形は立ち上がる。その
後接点63が接点64とのみ接触して始めて、電源51
と回路50の端子7との間が非導通にな9、端子7は端
子5と同電位に近づいてゆく。すなわち電源の遮断時に
は、スイツチ62の切換開始時点で接点64,65の導
通により端子7の電位が遮断され、メモリ部は所定の非
動作状態(すなわちバツクアツプの状態)になり、もは
や他からの信号を受け付けない状態になる。他の回路は
スイツチ62の共通接点63が接点64に接続された時
に電源が遮断される。したがつてこの時他の回路に予期
できない電圧変動や雑音の発生があつても、もはやメモ
リ部は何ら影響を受けることがなく、すなわちメモリ部
の内容を保護することができる.以上のようにして、メ
モリ保護制御端子4の電圧変化のタイミングを、電源の
投入時には他の回路の電源印加時点よリ遅らせ、電源の
遮断時には他の回路の電源遮断時点よ9も早くすること
ができ、よつてメモリ部の内容を保護することが可能と
なるものである。なお上記でトランジスタ54と抵抗5
6は電子的なスイツチを形成しておリ、過電流を防止す
るためにトランジスタ54のコレクタと回路50の端子
4の間に過電流防止用抵抗を挿入することがある。
号を受け付けない状態(すなわちまだバツクアツプ中の
状態)であるから、電源投入により他の回路に立ち上ク
時の雑音や予期できない電圧変動が発生しても、メモリ
部は何ら影響を受けることなく、すなわちメモリ部の内
容を保護することができる。また上述のように、このよ
うな電圧波形を順次とることによつて初期りセツトを確
実に行なうことが可能である。逆に、共通接点63と第
2の接点65が接触している状態から接点63と第1の
接点64が接触している状態へ移る時にも、その移ク変
リの過程で、3接点63,64,65が互いに同時に接
触する状態を経由する。その★め第6図A,bに示すよ
うに端子4の波形が立上つても、端子7の波形がまだ立
ち上らぬ時期がある。なんとなればこの時期には、接点
64,65の導通によりトランジスタ54のベースが抵
抗56を介して電源51によりマイナス電圧に引つ張ら
れるためにトランジスタ54のコレクタ・エミツタ間が
導通し、静電容量58の両端が短絡されて電荷が放電す
るためである。よつて端子4の波形は立ち上がる。その
後接点63が接点64とのみ接触して始めて、電源51
と回路50の端子7との間が非導通にな9、端子7は端
子5と同電位に近づいてゆく。すなわち電源の遮断時に
は、スイツチ62の切換開始時点で接点64,65の導
通により端子7の電位が遮断され、メモリ部は所定の非
動作状態(すなわちバツクアツプの状態)になり、もは
や他からの信号を受け付けない状態になる。他の回路は
スイツチ62の共通接点63が接点64に接続された時
に電源が遮断される。したがつてこの時他の回路に予期
できない電圧変動や雑音の発生があつても、もはやメモ
リ部は何ら影響を受けることがなく、すなわちメモリ部
の内容を保護することができる.以上のようにして、メ
モリ保護制御端子4の電圧変化のタイミングを、電源の
投入時には他の回路の電源印加時点よリ遅らせ、電源の
遮断時には他の回路の電源遮断時点よ9も早くすること
ができ、よつてメモリ部の内容を保護することが可能と
なるものである。なお上記でトランジスタ54と抵抗5
6は電子的なスイツチを形成しておリ、過電流を防止す
るためにトランジスタ54のコレクタと回路50の端子
4の間に過電流防止用抵抗を挿入することがある。
第6図A,bに示す端子7と端子4の波形は第2図B,
aに示す端子7と端子4の波形に非常によく近づいてい
る。
aに示す端子7と端子4の波形に非常によく近づいてい
る。
しかも従来例のように、回路50の端子5と端子7に大
容量の静電容量をつなぐ必要もなく端子7とダイオード
61のカソードとの間にダイオードを挿入しなくともよ
い。しかも第2図の理想的な波形を作るために、必要な
静電容量、抵抗の値を決めることが比較的容易であり、
抵抗57は充分大きくとればJく、静電容量58は比較
的小さくてよい。伺、トランジスタ54と抵抗56を用
いて電子的なスイツチを構成したが、機械的なスイツチ
が用いられてもよい。第7図に本発明の他の実施例を示
す。第7図の番号は第5図の番号に対応している。第5
図の実施例の場合との違いは、スイツチ62の挿入され
ている場所と6端子への電圧の印加の仕方にある。
容量の静電容量をつなぐ必要もなく端子7とダイオード
61のカソードとの間にダイオードを挿入しなくともよ
い。しかも第2図の理想的な波形を作るために、必要な
静電容量、抵抗の値を決めることが比較的容易であり、
抵抗57は充分大きくとればJく、静電容量58は比較
的小さくてよい。伺、トランジスタ54と抵抗56を用
いて電子的なスイツチを構成したが、機械的なスイツチ
が用いられてもよい。第7図に本発明の他の実施例を示
す。第7図の番号は第5図の番号に対応している。第5
図の実施例の場合との違いは、スイツチ62の挿入され
ている場所と6端子への電圧の印加の仕方にある。
第7図では、電源51、トランジスタ53、抵抗55、
ツエナーダイオード59から構成される安定化電源はス
イツチ62でスイツチングされず、常に回路50の端子
6に電圧を供給している。第5図の電源52を省略する
のが本実施例の目的で、その代クに電流消費が多くなる
がそれでも構わない場合に第7図の回路構成が採用され
る。第8図に本発明の他の実施例を示す。
ツエナーダイオード59から構成される安定化電源はス
イツチ62でスイツチングされず、常に回路50の端子
6に電圧を供給している。第5図の電源52を省略する
のが本実施例の目的で、その代クに電流消費が多くなる
がそれでも構わない場合に第7図の回路構成が採用され
る。第8図に本発明の他の実施例を示す。
第8図の番号は、第5図と第7図の番号と対応している
。第7図の場合との違いは、第7図におけるトランジス
タ53、抵抗55、ツエナダイオード59がなくなり、
従つて電圧安定化回路がなくなつている.電源1の電圧
があま9変動せず、電源51を回路50の端子6,7に
直結してもよい場合には第8図の回路構成が適用出来る
。上記の実施例からも明らかなように本発明によれば、
メモリ部のメモリ保護制御端子とアース端子との間に、
制御端子を有する第1のスイツチ手段と静電容量との並
列回路を挿入し、上記制御端子に接続された第1の接点
と、メモリ保護制御端子に抵抗を介して接続された共通
接点と、一方の電源端子に接続された第2の接点を有し
、共通接点が第1と第2の接点の間をスイツチングする
際にこの第1の接点と第2の接点を同時に短絡する第2
のスイツチ手段を設けたものであるから、電源投入時第
1のスイツチの共通接点を第1の接点から第2の接点に
切9換えようとするとき、切り換え途中では第1の接点
への電圧印加による第1のスイツチ手段の導通によつて
メモリ保護制御端子の電位が変化せず、メモリ部が非動
作状態に保たれ、共通接点と第2の接点との接続による
他め回路への電圧印加によつて、予期しない電圧変動が
発生してもメモリ部の内容を保護することができる。
。第7図の場合との違いは、第7図におけるトランジス
タ53、抵抗55、ツエナダイオード59がなくなり、
従つて電圧安定化回路がなくなつている.電源1の電圧
があま9変動せず、電源51を回路50の端子6,7に
直結してもよい場合には第8図の回路構成が適用出来る
。上記の実施例からも明らかなように本発明によれば、
メモリ部のメモリ保護制御端子とアース端子との間に、
制御端子を有する第1のスイツチ手段と静電容量との並
列回路を挿入し、上記制御端子に接続された第1の接点
と、メモリ保護制御端子に抵抗を介して接続された共通
接点と、一方の電源端子に接続された第2の接点を有し
、共通接点が第1と第2の接点の間をスイツチングする
際にこの第1の接点と第2の接点を同時に短絡する第2
のスイツチ手段を設けたものであるから、電源投入時第
1のスイツチの共通接点を第1の接点から第2の接点に
切9換えようとするとき、切り換え途中では第1の接点
への電圧印加による第1のスイツチ手段の導通によつて
メモリ保護制御端子の電位が変化せず、メモリ部が非動
作状態に保たれ、共通接点と第2の接点との接続による
他め回路への電圧印加によつて、予期しない電圧変動が
発生してもメモリ部の内容を保護することができる。
一方、電源遮断時には第2のスイツチの切り換え途中で
第1および第2の接点がともに短絡され、第1の接点へ
の電圧印加によつて第1のスイツチ手段が導通しメモリ
保護制御端子の電位が変化し、すなわちメモリ部がまず
非動作状態になる。したがつてその後、他の回路への電
源遮断によつて予期しない電圧変動が発生してもメモリ
部の内容を保護できる。すなわち以上のように本発明は
電源の投入時、遮断時に従来のように大容量のコンデン
サ等を用いて電位変化の遅れを生じさせるものに比べて
確実にメモリ内容保護の動作させることができるととも
に、これを簡素な構成で実現でき、小型、軽量化および
省電力化に大きな効果を有するものである。
第1および第2の接点がともに短絡され、第1の接点へ
の電圧印加によつて第1のスイツチ手段が導通しメモリ
保護制御端子の電位が変化し、すなわちメモリ部がまず
非動作状態になる。したがつてその後、他の回路への電
源遮断によつて予期しない電圧変動が発生してもメモリ
部の内容を保護できる。すなわち以上のように本発明は
電源の投入時、遮断時に従来のように大容量のコンデン
サ等を用いて電位変化の遅れを生じさせるものに比べて
確実にメモリ内容保護の動作させることができるととも
に、これを簡素な構成で実現でき、小型、軽量化および
省電力化に大きな効果を有するものである。
第1図はRAM部と制御回路部及びその間の情報の交換
を示すプロツク図、第2図は第1図の端子5,4に印加
されるべき理想的な電圧波形を示す図、第3図は従来の
メモリ保護回路の回路図、第4図はその動作説明のため
の波形図、第5図は本発明のメモリ保護回路の一実施例
を示す回路図、第6図はその動作説明のための波形図、
第7図、第8図は本発明のメモリ保護回路の他の実施例
を示す回路図である。 1・・―・・・RAM部、2・・・・・・制御回路部、
4・・・・・・メモリ保護制御端子、54・・・・・・
PNPトランジスタ56,57・・・・・・抵抗、58
・・・・・・静電容量、62・・・スイツチ。
を示すプロツク図、第2図は第1図の端子5,4に印加
されるべき理想的な電圧波形を示す図、第3図は従来の
メモリ保護回路の回路図、第4図はその動作説明のため
の波形図、第5図は本発明のメモリ保護回路の一実施例
を示す回路図、第6図はその動作説明のための波形図、
第7図、第8図は本発明のメモリ保護回路の他の実施例
を示す回路図である。 1・・―・・・RAM部、2・・・・・・制御回路部、
4・・・・・・メモリ保護制御端子、54・・・・・・
PNPトランジスタ56,57・・・・・・抵抗、58
・・・・・・静電容量、62・・・スイツチ。
Claims (1)
- 【特許請求の範囲】 1 メモリ保護制御端子と電源の一方の端子に接続され
たアース端子を有し、上記メモリ保護制御端子と上記ア
ース端子を短絡することによつて蓄積データが保護され
る書込読出可能なメモリ部と、このメモリ部の上記メモ
リ保護制御端子と上記アース端子との間に挿入された静
電容量と、この静電容量に並列に接続された制御端子を
持つ第1のスイッチ手段と、第1の接点、第2の接点、
共通接点を有し、その共通接点が抵抗を介して上記メモ
リ部のメモリ保護制御端子に接続され、その第1の接点
が上記第1のスイッチの制御端子に接続され、その第2
の接点が電源の他方の端子に接続され、上記共通接点が
上記第1の接点と上記第2の接点との間をスイッチング
する際に上記第1の接点と上記第2の接点を同時に短絡
して上記第1、第2の接点および上記共通接点間を導通
させる過程を経る第2のスイッチ手段を備えたことを特
徴とするメモリ保護回路。 2 書込読出可能メモリ部を制御する制御回路部にリセ
ット端子を有し、上記リセット端子と上記メモリ部のア
ース端子を短絡することによつて上記制御回路部がリセ
ットされるところの上記リセット端子が、上記書込読出
可能メモリ部のメモリ保護制御端子に接続されたことを
特徴とする特許請求の範囲第1項記載のメモリ保護回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53058404A JPS595999B2 (ja) | 1978-05-16 | 1978-05-16 | メモリ保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP53058404A JPS595999B2 (ja) | 1978-05-16 | 1978-05-16 | メモリ保護回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54149436A JPS54149436A (en) | 1979-11-22 |
JPS595999B2 true JPS595999B2 (ja) | 1984-02-08 |
Family
ID=13083415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP53058404A Expired JPS595999B2 (ja) | 1978-05-16 | 1978-05-16 | メモリ保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS595999B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2142488B (en) * | 1983-06-30 | 1986-10-08 | Schlumberger Electronics | Non-volatile data stores |
-
1978
- 1978-05-16 JP JP53058404A patent/JPS595999B2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS54149436A (en) | 1979-11-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4151425A (en) | Voltage sequencing circuit for sequencing voltages to an electrical device | |
US4109161A (en) | Memory circuit with protection circuit | |
JPH06214666A (ja) | パワートランジスタの制御電極ディセーブル回路 | |
US5278798A (en) | Semiconductor memory device | |
JPH07261883A (ja) | 電源制御用半導体集積回路装置 | |
US4290119A (en) | Memory device protected against undesirable supply voltage level | |
US3396314A (en) | Overdrive circuit for inductive loads | |
US4611302A (en) | Non-volatile data stores | |
JPS595999B2 (ja) | メモリ保護回路 | |
EP0868688B1 (en) | A reset circuit for ensuring proper reset when used with decaying power supplies | |
KR20010012426A (ko) | 래치-엎을 억압하기 위한 전압 조절기회로 | |
US5760628A (en) | Circuit and method for generating pulses in response to the edges of an input signal | |
JPH08106834A (ja) | スイッチ回路 | |
EP0915476B1 (en) | Method and circuit for regulating the length of an ATD pulse signal | |
US6353560B1 (en) | Semiconductor memory device | |
JP2548183B2 (ja) | メモリ−カ−ド | |
EP0466247A1 (en) | Stable low-dissipation reference circuit | |
KR0135732B1 (ko) | 직류 전류를 회로에 공급하는 장치 및 그 방법 | |
JP2507594B2 (ja) | スロ―スタ―ト回路 | |
JP2003347415A (ja) | 半導体集積回路システム | |
KR950008457B1 (ko) | 트랜지스터를 이용한 sram 백-업 회로 | |
JP2508085B2 (ja) | Icカ−ド | |
JPH0143326B2 (ja) | ||
KR0129149B1 (ko) | 전원 온/오프시 스피커 보호용 스위칭 회로 | |
KR910007917Y1 (ko) | 스태틱램의 보조 전원회로 |