JPS595999B2 - メモリ保護回路 - Google Patents

Description

【発明の詳細な説明】 本発明は書込・読出メモリ（以下ＲＡＭと略称する）の
保護回路に関し一とくにＲＡＭ部の電源を切らずにＲＡ
Ｍ部以外の回路部の電源を切る際に、ＲＡＭ部の蓄積デ
ータを保護する簡便な回路を提供することを目的とする
ものである。

第１図に対象とする回路ブロックを示す。

第１図中１はＲＡＭ部、２は制御回路部、３はＲＡＭ部
と制御部を結ぶ信号線群、４はメモリ保護制御端子、５
は常にアース電位Ｖｓｓをもつアース端子、６はアース
電位または電圧ＶＤＤが加えられるＲＡＭ部の電源端子
、１はアース電位または電圧ＶＤＤが加えられる制御回
路部の電源端子である。第２図に端子４に印加されべき
理想的な電圧波形ａを端子７の電圧波形をと対応させて
示す。端子７、端子４の印加電圧ＶＤＤは、端子５の電
位を基準としてマイナス電圧が印加される。第２図中を
７は端子７にマイナス電圧ＶＤＤを印加した時刻を２は
端子５にマイナス電圧ＶＤＤを印加するのをやめた時刻
である。第２図において端子４の電圧がハイレベル即ち
端子５のアース電位に等しい時ＲＡＭ部１の蓄積データ
は周辺の制御回路部から保護されている。端子４の電圧
がローレベルになると、ＲＡＭ部１の蓄積データの保護
は解除される。ところで第１図の制御回路部２として具
体的に読出し専用メモリ（ＲＯＭ）制御回路を考える。

ＲＯＭ制御回路部は入力部、出力部、論理演算制御部、
ＲＯＭ部から成り立つている。ＲＯＭ部に入つているプ
ログラムデータを０番地から順番に読み出してそのプロ
グラムデータを解読し、その解読された手順通クに入力
部から送られてくる入力データを論理演算制御部で処理
して、あるいは第１図のＲＡＭ部１と情報のやｖと９を
して、出力部に処理されたデータを送リ出してゆく。こ
のような動作をするＲＯＭ制御回路では、一般的に電源
電圧が印加されて動作を開始する際に、ＲＯＭ部内のプ
ログラムカウンタ、これはＲＯＭ部からプログラムデー
タが次々と読み出されるための番地指定を行なうカウン
タであるが、このプログラムカウンタをＯ番地を指すよ
うにりセツトしたリ、あるいは論理演算制御部内の各種
プログラム分岐用一時メモリをＯにりセツトすることが
必要である。このようなりセツト動作を初期りセツトと
呼ぶが、一般に第１図に示す制御回路部２では、このよ
うな初期りセツトが行なわれる必要がある。初期りセツ
トが行なわれることにより、回路の初期状態が定まり続
く回路動作が円滑に進められてゆくことになる。第１図
の制御回路部２がリセツト端子を有し、このりセツト端
子をアース電位Ｖｓｓ状態とすること及びその状態から
端子７に印加されるマイナス電位Ｖ。Ｏに切換えること
によつて上記の初期りセツト及びそｐ状態からの解除が
行なわれるようにすることができる．この場合、ＲＡＭ
部１のメモリ保護制御端子４と制御回路部２のりセツト
端子を共用することができる。第１図ではメモリ保護制
御端子４がＲＡＭ部１に入力すると同時に制御回路部２
にも入力しておリ、制御回路部２にとつてはりセツト端
子としての意味を持つている。第２図ａの端子４の波形
の時間Ｔ３におけるハイレベルの電圧ＶＳ８の部分で、
第１図の制御回路部２の初期りセツトが行なわれる。第
３図は従来例を示し、第３図中、２０は第１図に示した
回路、２１はＮＰＮのトランジスタ、２２は主電源（Ｄ
Ｃ電源）、２３は書込読出メモリ用電源（ＤＣ電源）、
２４はツエナーダイオード、２５，２６は抵抗、２７，
２８は静電容量、２９，３０，３１はダイオード、３２
は電源スイツチ、３３はダイオード、３４は抵抗である
。ここに、ＮＰＮトランジスタ２１、抵抗２５、ツエナ
ーダイォード２４は電圧安定化回路である。ダイオード
３０と３１は電源を切つたり入れた９した場合に回路２
０の端子６に印加される電源を、電源２２から電源２３
へ切り換えたリはあるいはその逆のために必要である。
静電容量２７，・２８、抵抗２６，３４、ダイオード２
９，３３は第２図に示す電圧波形と等価な波形を端子４
に供給するための回路である。今、第３図の電源スイツ
チ３２を非導通から導通、更に導通から非導通にした場
合の端子７、端子４、端子６に印加される電圧波形を第
４図Ａ，ｂ，ｃにそれぞれ示す。

第４図中、Ｔ４Ｏは電源スイツチ３２を非導通から導通
にする時刻、Ｔ４ｌは電源スイツチ３２を導通から非導
通にする時刻である。回路２０の端子６には第４図Ｃに
示すように電源スイツチ３２が導通時に主電源２２より
ダイオード３０を介してマイナス電圧が供給される。電
源スイツチ３２が非導通に、書込読出メモリ用電源２３
からダイオード３１を介してマイナス電圧が供給される
。但し、そのために電源２２は電源２３よ９もその電圧
の絶対値を大にとつておく．また；電源スイツチ３２が
非導通時に、回路２０内の書込読出メモリはデータを蓄
積しているだけでよいため、端子６と端子５の間に印加
される電圧の絶対値は小さくてもよい。第４図Ｃには端
子６に印加される電圧波形が、以上の考え方に従つて示
されている。 ．次に端子７Ｖｃ．印加される電
圧波形を説明する。

Ｔ４Ｏ時に第３図の電源スイツチ３２を導通にするど、
主電源２２からダイオード３３とトランジスタ２１のコ
レクソとエミツタ間を通つて静電容量２８に電荷が充電
される。又、Ｔ４ｌ時に電源スイツチ３２を非導通にす
ると、静電容量２８の両端の電荷がダイオード３３にさ
またげられて回路２０内を端子５から端子７を通るのみ
で放電してゆく。その結果、端子７の電圧波形は、第４
図ａのごとくになる。次に端子４の電圧波形を説明する
。

時刻Ｔ４Ｏに電源スイツチ３２を導通にすると、トラン
ジスタ２１のコレクタ・エミツタ間、静電容量２７、抵
抗２６を経て静電容量２７が充電される。この場合ダイ
オード２９は逆方向に電圧が印加されてしまう。時刻Ｔ
４ｌに電源スイツチ３２を非導通すると、静電容量２７
に充電されている電荷は、抵抗３４、ダイオード２９と
抵抗２６のパラレル回路を通つて放電する。この場合ダ
イオード２９は順方向に電圧が印加される。その結果、
第４図ｂに示すように端子４の電圧波形は、時刻Ｔ４Ｏ
からの波形の立下クの時定数は長く、時刻Ｔ４ｌからの
波形の立下りの時定数は短くなる。但し、抵抗２６は抵
抗３４よりも大きく設定する。時刻Ｔ４Ｏよ９の端子４
の立下９は端子７の立下９よ９もなだらかにして、時刻
Ｔ４ｌよりの端子４の立上９は端子７の立上９よ９も急
峻にする必要がある。回路２０の端子５と端子７間の抵
抗をほぼ抵抗３４と同じであるとすると、静電容量２８
を静電容量２７よ９充分大きくして且つ抵抗２６と静電
容量２７の積が静電容量２８よ９も大きくなるように抵
抗２６を大きくしておけば、第４図に示す端子７と端子
４の波形の間の相対的な関係が満足される。第４図Ａ，
ｂに示す端子４と端子７の波形の間の関係は、第２図Ａ
，ｂに示す端子４と端子７の波形の間の関係と等価なも
のになつている。上記の説明で示したように静電容量２
８は通常かなり大容量で、そのためスペースを取り、且
つ高価になる。

又、端子５から端子７・に流れる電流は端子５から端子
６に流れる電流よりもかなり大きい。従つて同じダイオ
ードを使つたとして、ダイオード３３の電圧降下はダイ
オード３０の電圧降下よりも大きく、電源スイツチ３２
が導通時に端子６と端子７の電位差が大きくなる。そう
すると、第１図のＲＡＭ部１と制御回路部２との情報の
やクと９が信号電圧レベルの不一致のためうまくゆかな
るなることがあるため、ダイオード３０をシリーズの複
数個のダイオードと置換えたク、あるいはダイオード３
０をシリコンダイオードとしてダイオード３３を高価な
ゲルマニウムダイオードとするなどの方法で端子６と端
子７の電位差を近づける必要がある。本発明は以上に述
べたような従来回路の不便さを解消するものであ９、以
下、本発明を実施例の図面と共に説明する。

第５図は本発明の一実施例を示し、第５図中、５０は第
１図に示す回路、５１は主電源、５２は読出書込メモリ
用電源、５３はＮＰＮトランジスタ、５４は第工のスイ
ツチ手段を構成するＰＮＰトランジスタ、５５，５６，
５７は抵抗、５８は静電容量、５９はツエナーダ）イオ
ード、６０，６１はダイオード６２は第２のスイツチ手
段を構成するスイツチで、共通接点６３、第１の接点６
４、第２の接点６５を有し、＼共通接点６３が第１、第
２の接点の間を切ｖ換える途中の過程では、この３接点
は互いに同時に導通状態となるものである。

ここに、トランジスタ５３、抵抗５５、ツエナダイォー
ド５９は電圧安定化回路、ダイオード６０と６１は端子
４に印加される電源を電源５２から電源５１にあるいは
その逆に切９換えるためのものである。トランジスタ５
４、静電容量５８、抵抗５７，５６、スイツチ６２は端
子４に印加する電圧波形を第２図ａに示すような形に持
つてゆくための回路である。次に第６図を参照しながら
第５図の回路の動作を説明してゆく．第６図Ａ，ｂ，ｃ
はそれぞれ端子７、端子４、端子６に印加される電圧波
形である。第６図の時刻Ｔ７ＯＶｃ．て第５図の電源ス
イツチ６２が非導通から導通になり、時刻Ｔ７ｌにて導
通から非導通になる。第５図はスイツチ６２が非導通に
なつている状態である。端子６３が端子６５と接触する
と導通の状態となる。第６図Ｃに示す端子６の波形は第
４図と同じ説明で済むので繰９返して説明しない。最初
は、共通接点６３と第１の接点６４が接して端子７と端
子５は同電位になつている。

端子４も端子５と同電位である。端子７に電圧を印加す
るためには、スイツチ６２の共通接点６３を第１の接点
６４との接触の状態から第２の接点６５との接触の状態
へ移す必要がある。スイツチ６２の構造はその移９変り
の過程で、３接点６３，６４，６５が互いに同時に接触
する状態を経るような構造であつたから、第６図Ａ，ｂ
に示すように端子７の印加電圧波形が下つがつても端子
４のそれがまだ立ち下らぬ時期がある。なんとなればこ
の時期には、接点６４，６５の導通によりトランジスタ
５４のベースが抵抗５６を通つて電源５１によりマイナ
ス電圧に引つ張られるためにトランジスタ５４のコレク
タとエミツタが導通する。従つて静電容量５８の両端が
短絡されて充電が妨げられるためである。その後接点６
３が接点６５とのみ接触して始めて、接点６４は開放に
な９、トランジスタ５４は非導通にな９静電容量５８の
充電が行なわれ、端子４の電圧は立ち下がる。すなわち
、切ジ換え途中で３接点が互いに同時に導通状態となる
スィツチ６２を用いたことによつて、電源の投入時、ス
イツチ６２の切換開始時点よ９も、接点６４からトラン
ジスタ５４を介して端子４の電圧が変化する時点のタイ
ミングを遅らせることができる。

この遅れた期間は回路５０の中のメモリ部が他からの信
号を受け付けない状態（すなわちまだバツクアツプ中の
状態）であるから、電源投入により他の回路に立ち上ク
時の雑音や予期できない電圧変動が発生しても、メモリ
部は何ら影響を受けることなく、すなわちメモリ部の内
容を保護することができる。また上述のように、このよ
うな電圧波形を順次とることによつて初期りセツトを確
実に行なうことが可能である。逆に、共通接点６３と第
２の接点６５が接触している状態から接点６３と第１の
接点６４が接触している状態へ移る時にも、その移ク変
リの過程で、３接点６３，６４，６５が互いに同時に接
触する状態を経由する。その★め第６図Ａ，ｂに示すよ
うに端子４の波形が立上つても、端子７の波形がまだ立
ち上らぬ時期がある。なんとなればこの時期には、接点
６４，６５の導通によりトランジスタ５４のベースが抵
抗５６を介して電源５１によりマイナス電圧に引つ張ら
れるためにトランジスタ５４のコレクタ・エミツタ間が
導通し、静電容量５８の両端が短絡されて電荷が放電す
るためである。よつて端子４の波形は立ち上がる。その
後接点６３が接点６４とのみ接触して始めて、電源５１
と回路５０の端子７との間が非導通にな９、端子７は端
子５と同電位に近づいてゆく。すなわち電源の遮断時に
は、スイツチ６２の切換開始時点で接点６４，６５の導
通により端子７の電位が遮断され、メモリ部は所定の非
動作状態（すなわちバツクアツプの状態）になり、もは
や他からの信号を受け付けない状態になる。他の回路は
スイツチ６２の共通接点６３が接点６４に接続された時
に電源が遮断される。したがつてこの時他の回路に予期
できない電圧変動や雑音の発生があつても、もはやメモ
リ部は何ら影響を受けることがなく、すなわちメモリ部
の内容を保護することができる．以上のようにして、メ
モリ保護制御端子４の電圧変化のタイミングを、電源の
投入時には他の回路の電源印加時点よリ遅らせ、電源の
遮断時には他の回路の電源遮断時点よ９も早くすること
ができ、よつてメモリ部の内容を保護することが可能と
なるものである。なお上記でトランジスタ５４と抵抗５
６は電子的なスイツチを形成しておリ、過電流を防止す
るためにトランジスタ５４のコレクタと回路５０の端子
４の間に過電流防止用抵抗を挿入することがある。

第６図Ａ，ｂに示す端子７と端子４の波形は第２図Ｂ，
ａに示す端子７と端子４の波形に非常によく近づいてい
る。

しかも従来例のように、回路５０の端子５と端子７に大
容量の静電容量をつなぐ必要もなく端子７とダイオード
６１のカソードとの間にダイオードを挿入しなくともよ
い。しかも第２図の理想的な波形を作るために、必要な
静電容量、抵抗の値を決めることが比較的容易であり、
抵抗５７は充分大きくとればＪく、静電容量５８は比較
的小さくてよい。伺、トランジスタ５４と抵抗５６を用
いて電子的なスイツチを構成したが、機械的なスイツチ
が用いられてもよい。第７図に本発明の他の実施例を示
す。第７図の番号は第５図の番号に対応している。第５
図の実施例の場合との違いは、スイツチ６２の挿入され
ている場所と６端子への電圧の印加の仕方にある。

第７図では、電源５１、トランジスタ５３、抵抗５５、
ツエナーダイオード５９から構成される安定化電源はス
イツチ６２でスイツチングされず、常に回路５０の端子
６に電圧を供給している。第５図の電源５２を省略する
のが本実施例の目的で、その代クに電流消費が多くなる
がそれでも構わない場合に第７図の回路構成が採用され
る。第８図に本発明の他の実施例を示す。

第８図の番号は、第５図と第７図の番号と対応している
。第７図の場合との違いは、第７図におけるトランジス
タ５３、抵抗５５、ツエナダイオード５９がなくなり、
従つて電圧安定化回路がなくなつている．電源１の電圧
があま９変動せず、電源５１を回路５０の端子６，７に
直結してもよい場合には第８図の回路構成が適用出来る
。上記の実施例からも明らかなように本発明によれば、
メモリ部のメモリ保護制御端子とアース端子との間に、
制御端子を有する第１のスイツチ手段と静電容量との並
列回路を挿入し、上記制御端子に接続された第１の接点
と、メモリ保護制御端子に抵抗を介して接続された共通
接点と、一方の電源端子に接続された第２の接点を有し
、共通接点が第１と第２の接点の間をスイツチングする
際にこの第１の接点と第２の接点を同時に短絡する第２
のスイツチ手段を設けたものであるから、電源投入時第
１のスイツチの共通接点を第１の接点から第２の接点に
切９換えようとするとき、切り換え途中では第１の接点
への電圧印加による第１のスイツチ手段の導通によつて
メモリ保護制御端子の電位が変化せず、メモリ部が非動
作状態に保たれ、共通接点と第２の接点との接続による
他め回路への電圧印加によつて、予期しない電圧変動が
発生してもメモリ部の内容を保護することができる。

一方、電源遮断時には第２のスイツチの切り換え途中で
第１および第２の接点がともに短絡され、第１の接点へ
の電圧印加によつて第１のスイツチ手段が導通しメモリ
保護制御端子の電位が変化し、すなわちメモリ部がまず
非動作状態になる。したがつてその後、他の回路への電
源遮断によつて予期しない電圧変動が発生してもメモリ
部の内容を保護できる。すなわち以上のように本発明は
電源の投入時、遮断時に従来のように大容量のコンデン
サ等を用いて電位変化の遅れを生じさせるものに比べて
確実にメモリ内容保護の動作させることができるととも
に、これを簡素な構成で実現でき、小型、軽量化および
省電力化に大きな効果を有するものである。

【図面の簡単な説明】

第１図はＲＡＭ部と制御回路部及びその間の情報の交換
を示すプロツク図、第２図は第１図の端子５，４に印加
されるべき理想的な電圧波形を示す図、第３図は従来の
メモリ保護回路の回路図、第４図はその動作説明のため
の波形図、第５図は本発明のメモリ保護回路の一実施例
を示す回路図、第６図はその動作説明のための波形図、
第７図、第８図は本発明のメモリ保護回路の他の実施例
を示す回路図である。 １・・―・・・ＲＡＭ部、２・・・・・・制御回路部、
４・・・・・・メモリ保護制御端子、５４・・・・・・
ＰＮＰトランジスタ５６，５７・・・・・・抵抗、５８
・・・・・・静電容量、６２・・・スイツチ。

Claims (1)

1. 【特許請求の範囲】 １ メモリ保護制御端子と電源の一方の端子に接続され
   たアース端子を有し、上記メモリ保護制御端子と上記ア
   ース端子を短絡することによつて蓄積データが保護され
   る書込読出可能なメモリ部と、このメモリ部の上記メモ
   リ保護制御端子と上記アース端子との間に挿入された静
   電容量と、この静電容量に並列に接続された制御端子を
   持つ第１のスイッチ手段と、第１の接点、第２の接点、
   共通接点を有し、その共通接点が抵抗を介して上記メモ
   リ部のメモリ保護制御端子に接続され、その第１の接点
   が上記第１のスイッチの制御端子に接続され、その第２
   の接点が電源の他方の端子に接続され、上記共通接点が
   上記第１の接点と上記第２の接点との間をスイッチング
   する際に上記第１の接点と上記第２の接点を同時に短絡
   して上記第１、第２の接点および上記共通接点間を導通
   させる過程を経る第２のスイッチ手段を備えたことを特
   徴とするメモリ保護回路。 ２ 書込読出可能メモリ部を制御する制御回路部にリセ
   ット端子を有し、上記リセット端子と上記メモリ部のア
   ース端子を短絡することによつて上記制御回路部がリセ
   ットされるところの上記リセット端子が、上記書込読出
   可能メモリ部のメモリ保護制御端子に接続されたことを
   特徴とする特許請求の範囲第１項記載のメモリ保護回路
   。