JPS5940550A - 半導体装置 - Google Patents

半導体装置

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JPS5940550A
JPS5940550A JP57149338A JP14933882A JPS5940550A JP S5940550 A JPS5940550 A JP S5940550A JP 57149338 A JP57149338 A JP 57149338A JP 14933882 A JP14933882 A JP 14933882A JP S5940550 A JPS5940550 A JP S5940550A
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JP
Japan
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film
insulating film
inorganic insulating
pad
opening
Prior art date
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Pending
Application number
JP57149338A
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English (en)
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Toru Kawanobe
川野辺　徹
Keiji Miyamoto
宮本　圭二
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、下地導体膜上に突起電極が設けられている半
導体装置に関するものである。
この種の半導体装置は、ワイヤレスボンディング時（特
にテープキャリア方式）ＫＣｕｌＪ−ドから突起電極に
加わる圧力によって、下地導体膜（Ａ４パッド）と突起
電極との間に介在させたファイナルパッジベージせン膜
にクラックが入り易い。即ち、このファイナルパッシベ
ーション膜の　　　１うち特に下地導体膜の周辺エツジ
における部分は、上記ボンディング時の圧力の影響を受
は易（、クラックを生じてしまい、これが素子の信頼性
低下及び下地導体膜の腐食の原因となる。
本発明は、こうした状況に鑑み、突起電極下のパッシベ
ーション膜のクラックを防止し、かつ突起電極の接着性
を良好に保持し、下地導体膜の腐食を防ぐことを目的と
するものである。
以下、本発明を図面について詳細に例示−ｒる。
第１図及び第２図の如（、半導体基板ｌ上の絶縁層２上
にＡ４パッド３が設けられ、このＡ４パッド３上にはこ
の一部分を残して下１ｍの無機絶縁被膜４が、更にこの
無機絶縁膜の開口５より大きな開口６を有する上層の有
機絶縁被膜７が被着さｉｔている、そして、この有機絶
縁被膜７０開口６を介して、接着性の良いＣｒ　、　Ｔ
　ｉ等の金属膜８、Ａｕとなじみの良イＰ　ｄ　／　（
−ｒ　＋　ｐ　ｄ　／　Ｔ　ｌ　＋Ｃｕ　／Ｃｒ　、　
Ｎ　ｉ　／Ｃｒ、、　Ｎ　ｉ／Ａ６等の金属膜９、Ａ　
１１バンプ１０からなる突起電極１１が設けられている
。
無機絶縁被膜４は化学的気相成長技術（ＣＶＩ））によ
る５ｉＱ２　、リンガラス、窒化シリコン等からなって
いて、ＡＡ３に対する突起電極１１の接続域となる開口
５は６０〜８０μｍのサイズに形成されている。有機絶
縁被膜７はポリイミド系樹脂（例えばポリイミドイソイ
ンドロキナゾリンジオン）を塗布形成したものからなっ
ていて、上記開口５からａだけ広い開口６を有している
。従って、突起電極１工はその周辺から順次、有機絶縁
被膜７、無機絶縁被膜４　、　Ａ＃パッド３に夫々接し
ていることになる、 本例において極めて重要なことは、上記各絶縁被膜４及
び７を単に積層してファイナルパッシベーション膜とし
ているのではなく、両波膜の各開口位置を上記ａだけ（
例えば５〜１０μｍ）ずらして設けていることである。
即ち、上記ａによって、突起電極１１はその周辺域にお
いてボンディング時の圧力を吸収する性質のある有機絶
縁被膜８に接し、更にその内側において突起電極１１と
接着性の良い無機絶縁被膜４に接している。従って、第
３図に示した如く、テープキャリア方式によるワイヤレ
スボンディング時に、Ｃ１１リード１２から矢印１３方
向へ圧力が加えられた際、この圧力は有機絶縁被膜８に
吸収されるから、破線１４で示す周辺域で生じ易い無機
絶縁被膜４のクラックを阻止することができる。同時に
、突起電極１１に対する接着力は上記ａの領域に露呈し
ている無機絶縁被膜４でかせぐことができるから、外部
からパッド３へ水分が浸入することはなく、パッド腐食
の防止とバンプ強度の向上との双方を実現することがで
きる。
このように、本例による構造は製品の信頼性を大きく高
めるものとなっているが、このためには、上記ａのサイ
ズを適切な範囲に設定することが望ましい。即ち、上記
開口５かもパッド３０周辺までの距離をｂとした場合、
特に１／４≦ａ　／　ｂ≦１／２とするのがよい。これ
は、ａ　／　ｂが１／４未満だと無機絶縁被膜４による
接着力の保持が劣化して水分の浸入及びバンプ強度の低
下を招き易く、またａ　／　ｂが１７２を越えると突起
電極１１の下地金属膜（９及び８）のエツチング加工時
に生じるそのアンダーエツチングによって突起電極１１
が有機絶縁被膜７に接触しなくなり、無機絶縁被膜４に
ボンディング時にクラックが入る恐れがあるためである
。
上記の例は、本発明の技術的思想に基いて更に種々変形
が可能である。
【図面の簡単な説明】
第１図は本発明の実施例による突起電極部の断面図、 第２図は第１図の要部平面図、 第３図はボッディング時の断面図である。 ３・・・Ａβパッド、４・・・無機絶縁被膜、７・・・
有機絶縁被膜、１１・・・突起電極、１２・・・Ｃｕリ
ード。

Claims (1)

    【特許請求の範囲】
  1. １、下地導体膜上に突起電極が設けられている半導体装
    置において、前記下地導体膜上にこの一部分を残して無
    機絶縁被膜が被着され、この無機絶縁被膜の開口を囲む
    より大きな開口を有する有機絶縁被膜が前記無機絶縁被
    膜上に被着され、かつ前記有機絶縁被膜の開口を介して
    前記突起電極が設けられていることを特徴とする半導体
    装置、
JP57149338A 1982-08-30 1982-08-30 半導体装置 Pending JPS5940550A (ja)

Priority Applications (1)

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JP57149338A JPS5940550A (ja) 1982-08-30 1982-08-30 半導体装置

Applications Claiming Priority (1)

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JP57149338A JPS5940550A (ja) 1982-08-30 1982-08-30 半導体装置

Publications (1)

Publication Number Publication Date
JPS5940550A true JPS5940550A (ja) 1984-03-06

Family

ID=15472917

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57149338A Pending JPS5940550A (ja) 1982-08-30 1982-08-30 半導体装置

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6219741U (ja) * 1985-07-20 1987-02-05
JPH02177540A (ja) * 1988-12-28 1990-07-10 Fujitsu Ltd 半導体装置
US5343011A (en) * 1992-07-31 1994-08-30 Matsushita Electric Industrial Co., Ltd. Resistance welding monitor
CN1042986C (zh) * 1993-11-05 1999-04-14 卡西欧计算机公司 半导体器件的制造方法
US6057523A (en) * 1996-09-24 2000-05-02 Matsushita Electric Industrial Co., Ltd. Method of controlling welding conditions of a resistance welder

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6219741U (ja) * 1985-07-20 1987-02-05
JPH0526738Y2 (ja) * 1985-07-20 1993-07-07
JPH02177540A (ja) * 1988-12-28 1990-07-10 Fujitsu Ltd 半導体装置
US5343011A (en) * 1992-07-31 1994-08-30 Matsushita Electric Industrial Co., Ltd. Resistance welding monitor
CN1042986C (zh) * 1993-11-05 1999-04-14 卡西欧计算机公司 半导体器件的制造方法
US6057523A (en) * 1996-09-24 2000-05-02 Matsushita Electric Industrial Co., Ltd. Method of controlling welding conditions of a resistance welder

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