JPS59180886A - ワ−ド線放電回路 - Google Patents
ワ−ド線放電回路Info
- Publication number
- JPS59180886A JPS59180886A JP58053627A JP5362783A JPS59180886A JP S59180886 A JPS59180886 A JP S59180886A JP 58053627 A JP58053627 A JP 58053627A JP 5362783 A JP5362783 A JP 5362783A JP S59180886 A JPS59180886 A JP S59180886A
- Authority
- JP
- Japan
- Prior art keywords
- word line
- potential
- discharge current
- transistor
- word
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体メモリにおけるワード線放電回路に関す
る。
る。
技術の背景
近年半導体メモリとして種々の形式のものが提案され且
つ実用圧も供されている。このうち本発明は飽和形のメ
モリセルを用いたスタティック形半導体メモリについて
言及する。この種の半導体メモリでは、ワード線放電回
路を導入するのが普通である。このワード線放電回路は
、選択状態のワード線から非選択状態のワード線へ移行
させるにあたり、ワード線の蓄積電荷を急速に引き抜く
ためのものであり、半導体メモリの書込み／読出し速度
を高速化する上で非常に有効である。
つ実用圧も供されている。このうち本発明は飽和形のメ
モリセルを用いたスタティック形半導体メモリについて
言及する。この種の半導体メモリでは、ワード線放電回
路を導入するのが普通である。このワード線放電回路は
、選択状態のワード線から非選択状態のワード線へ移行
させるにあたり、ワード線の蓄積電荷を急速に引き抜く
ためのものであり、半導体メモリの書込み／読出し速度
を高速化する上で非常に有効である。
従来技術と問題点
第１図は一般的な半導体メモリの一例を部分的に取り出
して示す回路図である。本図において、町およびＷ−は
ワード１対であり、ワード線Ｗ＋はワードドライバＷＤ
につながり、入力アドレスＡＤに応じて“Ｈ＃レベルと
なったときに選択状態となる。このときビット線対ＢＬ
、 ＢＬが駆動されれば、これらの交点にあるスタテ
ィック形のメモリセルＭＣがアクセスされる。なお、ワ
ード敵対Ｗ＋ 。
して示す回路図である。本図において、町およびＷ−は
ワード１対であり、ワード線Ｗ＋はワードドライバＷＤ
につながり、入力アドレスＡＤに応じて“Ｈ＃レベルと
なったときに選択状態となる。このときビット線対ＢＬ
、 ＢＬが駆動されれば、これらの交点にあるスタテ
ィック形のメモリセルＭＣがアクセスされる。なお、ワ
ード敵対Ｗ＋ 。
Ｗ−、ビット線対ＢＬ 、 ＢＬ４＝ｉ＝、メモリセル
ＭＣ、ワードドライバＷＤは誠元傅−＝−す自会メモリ
チッゾ上に多数配列されている。又、ＨＩけ保持電流源
であり、メモリセルＭｅの内容を保持するためのもので
ある。
ＭＣ、ワードドライバＷＤは誠元傅−＝−す自会メモリ
チッゾ上に多数配列されている。又、ＨＩけ保持電流源
であり、メモリセルＭｅの内容を保持するためのもので
ある。
ところで、このような半導体メモリにおいて特にメモリ
セルＭ Ｃが飽和形セルで構成される場合、ワード線が
選択状態より非選択状態に移行する際にワード線対の電
位が一旦再上昇する現象が知られている。このような電
位の再上昇があると次に非選択状態から選択状態に移行
するワード線との間で二重選択を生ずるという問題があ
る。この問題点も又公知である。
セルＭ Ｃが飽和形セルで構成される場合、ワード線が
選択状態より非選択状態に移行する際にワード線対の電
位が一旦再上昇する現象が知られている。このような電
位の再上昇があると次に非選択状態から選択状態に移行
するワード線との間で二重選択を生ずるという問題があ
る。この問題点も又公知である。
この二重選択は、ワード線放電回路によって、選択状態
のワード線から非選択状態のワード線へと移行させる際
に、該ツー１２線より引抜く電流を所定時間後に瞬断せ
しめる場合に特て顕著である。
のワード線から非選択状態のワード線へと移行させる際
に、該ツー１２線より引抜く電流を所定時間後に瞬断せ
しめる場合に特て顕著である。
上記問題点の解決のために程々の試みがなされているが
、この問題点の原因の解明が十分でなく、理論に合った
解決策の提案はなされていない。ところが本出願人にお
いて、その原因の究明を行い、より効果的なワード９線
放電回路の実現が可能と々った。
、この問題点の原因の解明が十分でなく、理論に合った
解決策の提案はなされていない。ところが本出願人にお
いて、その原因の究明を行い、より効果的なワード９線
放電回路の実現が可能と々った。
発明の目的
上記問題点に鑑み本発明は、理論的に上記ワード線電位
の再上昇を防止し得るワード線放電回路を提供すること
を目的とするものである。
の再上昇を防止し得るワード線放電回路を提供すること
を目的とするものである。
発明の構成
上記目的に従い本発明は選択状態から非選択状態へ移行
する際にワード線から引き抜くべきワード線放電′亀流
の放電特性が所定の時定数をもって減衰するように制ｉ
＋されることを特徴とするものである。
する際にワード線から引き抜くべきワード線放電′亀流
の放電特性が所定の時定数をもって減衰するように制ｉ
＋されることを特徴とするものである。
発明の実施例
第２図は二重ＡＦの原因を説明するために、第１図のメ
モリセルλＩｃを詳細に示す回路図である、本図におい
て、第１図と同一の構成要素には同一の参照記号を付し
て示す。又、メモリセルＭＣは図示するとおり、フリッ
プフロッゾ措成で左右対称となっているから右０Ｉｌｌ
半分を例にとって説明する。図においてＴＬは負荷トラ
ンジスタ、ＴＭＥはマルチエミッタトランジスタである
。マルチエミッタトランジスタＴＭＥはベースＢ、コレ
クタＣ１第１および第２エミツタＥ１およびＥ２を備え
る・第１エミツクＥ１はビット線肌につながり、第２エ
ミツタＥ２はワード線Ｗ−につながる。この第２エミツ
タＥ２を通して、通常の保持電流（メモリセルの内容を
保持する電流）の他、メモリセルＭＣが通釈状態から非
選択状態に移行する際に放電電流を引き抜き、その移行
を迅速に行わせる。
モリセルλＩｃを詳細に示す回路図である、本図におい
て、第１図と同一の構成要素には同一の参照記号を付し
て示す。又、メモリセルＭＣは図示するとおり、フリッ
プフロッゾ措成で左右対称となっているから右０Ｉｌｌ
半分を例にとって説明する。図においてＴＬは負荷トラ
ンジスタ、ＴＭＥはマルチエミッタトランジスタである
。マルチエミッタトランジスタＴＭＥはベースＢ、コレ
クタＣ１第１および第２エミツタＥ１およびＥ２を備え
る・第１エミツクＥ１はビット線肌につながり、第２エ
ミツタＥ２はワード線Ｗ−につながる。この第２エミツ
タＥ２を通して、通常の保持電流（メモリセルの内容を
保持する電流）の他、メモリセルＭＣが通釈状態から非
選択状態に移行する際に放電電流を引き抜き、その移行
を迅速に行わせる。
第３図は第２図を参照しながら二重選択の発生原因およ
びその解決策を説明するための波形図である。第３図の
（、）欄はワード線対の選択（Ｓ：５ｅｌｅｃｔｉｏｎ
）状態から非選択状態（ＮＳ：ｎｏｎｓｅｌｅｃｔｉ
ｏｎ ）に移行する際（又Ｕこ（７）逆）Ｋおけるワー
ド線Ｗ＋の電位を示す図である。なお、ワード線Ｗ−の
電位も、メモリセルＭＣによる電位降下を伴って艷−に
追従して変化する。このうち特にＳ状態からＮＳ状態に
移行する際、ワード線放電回路は有効であり、Ｓ状態→
ＮＳ状態の切替わりよりΔを時間の間、ワード線Ｗ−よ
り放電電流ＩＤｌ５を引き抜き、急速にこれをオフとす
る（第３図の（ｂ）欄参照）。これにより、保持電流お
よび放電電流の和の値をもって、メモリセルＭＣ，ワー
ド線の寄生容量等から電荷が吸引され、ワード線のＳ状
態からＮＳ状態への移行は急速に行われる。
びその解決策を説明するための波形図である。第３図の
（、）欄はワード線対の選択（Ｓ：５ｅｌｅｃｔｉｏｎ
）状態から非選択状態（ＮＳ：ｎｏｎｓｅｌｅｃｔｉ
ｏｎ ）に移行する際（又Ｕこ（７）逆）Ｋおけるワー
ド線Ｗ＋の電位を示す図である。なお、ワード線Ｗ−の
電位も、メモリセルＭＣによる電位降下を伴って艷−に
追従して変化する。このうち特にＳ状態からＮＳ状態に
移行する際、ワード線放電回路は有効であり、Ｓ状態→
ＮＳ状態の切替わりよりΔを時間の間、ワード線Ｗ−よ
り放電電流ＩＤｌ５を引き抜き、急速にこれをオフとす
る（第３図の（ｂ）欄参照）。これにより、保持電流お
よび放電電流の和の値をもって、メモリセルＭＣ，ワー
ド線の寄生容量等から電荷が吸引され、ワード線のＳ状
態からＮＳ状態への移行は急速に行われる。
つまり、アクセスタイムの短縮が図れる。
ところで第３図（ｂ）欄のように放電電流ＩＤｌ５を起
る。この場合、放電電流ＩＤｌＳ７＼パ急速にオフ費す
るのは、各ワード線対毎に設けられたワード線放電回路
群が全体としてカンントスイッチを形成するからである
。かくして、Ｓ状態からＮＳ状態へ移行するワード線と
ＮＳ状態からＳ状態へ移行する他のワード線との間で既
述の二重選択が発生する。このような電位の再上昇Ｑの
発生は次のようなメカニズムによって生ずる。第２図の
メモリセルＭＣは飽和形セルであり、マルチエミッタト
ランジスタＴＭＫは、これがオンの状態にある期間中飽
和状態にある。飽和状態にあるということはトランジス
タＴＭＥのコレクタＣおよびペース３間が順方向にオン
していることであり、コレクタ電位■ｃの方がペース電
位ｖＢよりも約０．８ｖ低いレベルにある。従って、こ
の場合、ＮＰＮ形トランジスタＴＭＥは逆動作（みかけ
上ＰＮＰ形となる）する。
る。この場合、放電電流ＩＤｌＳ７＼パ急速にオフ費す
るのは、各ワード線対毎に設けられたワード線放電回路
群が全体としてカンントスイッチを形成するからである
。かくして、Ｓ状態からＮＳ状態へ移行するワード線と
ＮＳ状態からＳ状態へ移行する他のワード線との間で既
述の二重選択が発生する。このような電位の再上昇Ｑの
発生は次のようなメカニズムによって生ずる。第２図の
メモリセルＭＣは飽和形セルであり、マルチエミッタト
ランジスタＴＭＫは、これがオンの状態にある期間中飽
和状態にある。飽和状態にあるということはトランジス
タＴＭＥのコレクタＣおよびペース３間が順方向にオン
していることであり、コレクタ電位■ｃの方がペース電
位ｖＢよりも約０．８ｖ低いレベルにある。従って、こ
の場合、ＮＰＮ形トランジスタＴＭＥは逆動作（みかけ
上ＰＮＰ形となる）する。
この結果、トランジスタＴＭＥのエミッタＥ２からの電
流引き抜きが断となると、ビット線瓦より、第１エミツ
タＥ１およびコレクタＣを経由する逆電流ｉが流れる（
図中の矢印ｉ参照）。そうすると、このコレクタＣが当
該基板につながっていることから、いわゆる基板容量Ｃ
３ＵＢにその逆電流ｉが流れ込み、これ全充電する。こ
の結果、メモリセルＭＣ全体がその充電電圧分だけ電位
上昇する。
流引き抜きが断となると、ビット線瓦より、第１エミツ
タＥ１およびコレクタＣを経由する逆電流ｉが流れる（
図中の矢印ｉ参照）。そうすると、このコレクタＣが当
該基板につながっていることから、いわゆる基板容量Ｃ
３ＵＢにその逆電流ｉが流れ込み、これ全充電する。こ
の結果、メモリセルＭＣ全体がその充電電圧分だけ電位
上昇する。
この電位上昇が、第３図（ａ）の電位の再上昇Ｑをもた
らす。このようなメカニズムのもとでは、第３図（ｂ）
に示す如く、放電電流ＩＤｌ５を急速にオフすることが
すなわち電位の再上昇Ｑを誘起することになる。そこで
、その再上昇Ｑの防止のため、にトランジスタＴゆが逆
動作している間は、そのエミッタＥ２よシ放電電流ＩＤ
ｌ５を引き抜き続けなければならないことになる。ここ
に逆動作している間とは、トランジスタＴ□のペースに
、その飽和時に蓄積していた少数キャリヤが再結合によ
シ消滅するまでの間をいう。なおこの再結合によシ消滅
する少数キャリヤは、通常略対数曲線に則って減衰する
。
らす。このようなメカニズムのもとでは、第３図（ｂ）
に示す如く、放電電流ＩＤｌ５を急速にオフすることが
すなわち電位の再上昇Ｑを誘起することになる。そこで
、その再上昇Ｑの防止のため、にトランジスタＴゆが逆
動作している間は、そのエミッタＥ２よシ放電電流ＩＤ
ｌ５を引き抜き続けなければならないことになる。ここ
に逆動作している間とは、トランジスタＴ□のペースに
、その飽和時に蓄積していた少数キャリヤが再結合によ
シ消滅するまでの間をいう。なおこの再結合によシ消滅
する少数キャリヤは、通常略対数曲線に則って減衰する
。
そこで本発明では、放電電流全第３図（ｂ）ｓの如く急
速にオフすることを止め、所定の放電特性をもって徐々
に減衰せしめることとする。−例を示したのが同図の（
ｃ）欄であシ、放電電流工６□８とする。
速にオフすることを止め、所定の放電特性をもって徐々
に減衰せしめることとする。−例を示したのが同図の（
ｃ）欄であシ、放電電流工６□８とする。
あるいは同図の（ｄ）＠の如く、ワード線の切替わり直
後エリ、徐々に減衰するような放電電流Ｉ／／ＤＩｓと
しても良い。又、図示しないが、徐々にリニヤに減衰す
る放電電流としても良い。ただし、過不足なく放電電流
の制御を行うためには、リニヤより対数曲線に沿った減
衰特性をもたせることが望ましい。
後エリ、徐々に減衰するような放電電流Ｉ／／ＤＩｓと
しても良い。又、図示しないが、徐々にリニヤに減衰す
る放電電流としても良い。ただし、過不足なく放電電流
の制御を行うためには、リニヤより対数曲線に沿った減
衰特性をもたせることが望ましい。
結局、本発明は各ワード線対毎に設けられる一般的なワ
ード線放電回路として、ワード線の選択状態から非選択
状態への切替わり以後に徐々に減衰する対数ｉ線に沿っ
た放電特性をもって放電電流を引き抜く回路を用いるも
のである。このようなワード線放電回路は種々実現可能
であるが、好ましい一実施例を次に説明する。好ましい
とは、半導体メモリの製造ロット毎のバラツキを吸収で
きることを意味する。
ード線放電回路として、ワード線の選択状態から非選択
状態への切替わり以後に徐々に減衰する対数ｉ線に沿っ
た放電特性をもって放電電流を引き抜く回路を用いるも
のである。このようなワード線放電回路は種々実現可能
であるが、好ましい一実施例を次に説明する。好ましい
とは、半導体メモリの製造ロット毎のバラツキを吸収で
きることを意味する。
第４図は本発明に基づくワード線放電回路の一実施例を
示す回路図である。本図において、恥Ｃがワード線放電
回路：Ｃあり、ダミーセルＤＣとワード線放電電流制御
トランジスタＴＤとからなる。
示す回路図である。本図において、恥Ｃがワード線放電
回路：Ｃあり、ダミーセルＤＣとワード線放電電流制御
トランジスタＴＤとからなる。
ダミーセルＤＣｕメモリセルＭＣの右半分の構成と全く
等価であり、同一プロセスで作られる。このように同一
プロセスによって作られるということは、製造ロット毎
のバラツキを吸収する上で好都合である。従ってダミー
・セルＤＣは、ダミー負荷トランジスタＴ′Ｌとダミー
マルチエミッタトランジスタＴａｇからなり、このトラ
ンジスタＴ臂Ｅの第１エミツタＥ／１はダミービット線
ＢＬ′に、第２エミツタＥ′２はダミーワード線Ｖ−に
それぞれ接続される。なお、図中のＣＶはＷ／より電流
の引き込みを行う定電圧源、ＣＩは定電流源、ＤＩはワ
ード線放電電流源である。動作は次のとおりである。ダ
ミーセルＤＣ内のＥ／ （ダミー負荷トランジスタＴ／
Ｌのエミッタ）の電位はワード線Ｗ十の電位と共に変動
する。そしてこのワード線電位があるレベルより下まわ
ると、定電流源ＣＩに対しこのワード線に接続する放電
回路ＷＤＣはカットオフとなる。
等価であり、同一プロセスで作られる。このように同一
プロセスによって作られるということは、製造ロット毎
のバラツキを吸収する上で好都合である。従ってダミー
・セルＤＣは、ダミー負荷トランジスタＴ′Ｌとダミー
マルチエミッタトランジスタＴａｇからなり、このトラ
ンジスタＴ臂Ｅの第１エミツタＥ／１はダミービット線
ＢＬ′に、第２エミツタＥ′２はダミーワード線Ｖ−に
それぞれ接続される。なお、図中のＣＶはＷ／より電流
の引き込みを行う定電圧源、ＣＩは定電流源、ＤＩはワ
ード線放電電流源である。動作は次のとおりである。ダ
ミーセルＤＣ内のＥ／ （ダミー負荷トランジスタＴ／
Ｌのエミッタ）の電位はワード線Ｗ十の電位と共に変動
する。そしてこのワード線電位があるレベルより下まわ
ると、定電流源ＣＩに対しこのワード線に接続する放電
回路ＷＤＣはカットオフとなる。
なぜなら、次に選択されるワード線の電位が上昇して来
るからである。そしてこのとき、Ｓ状態からＮＳ状態に
移行するワード線対（図中の一番上の系とする）に接続
する各メモリセルＭ Ｃ内では、電位の再上昇Ｑが起り
始める。そして前記の逆電流ｉが流れ始める。このよう
なＱ、ｉの発生は、ダミーセルＤＣ内でも全く同様であ
る。この結果、ＤＣ内の基板容量に充電が行われ、トラ
ンジスタＴＭＥの５−スミ位Ｖ ｎ／もこれに応じて上
昇する（第３図の（ｅ）＠におけるＡ部分参照）。この
ようなＡ部分の上昇により、ワード線放冗電流制御トラ
ンジスタＴＤは深くバイアスされ、ワード線放電電流の
引き抜きをさらに続行し、しかもＶ′Ｂに応じてその引
き抜きを行う。この場合、上述のようにｙ／の変化は第
３図の（ｅ）桐の変化に対応したものであり、第３図の
（ｄ）桐に示す波形の放電電流Ｉ″ＤＩｓの引き抜きが
なされる。かくして、実用的なワード線放電回路が実現
される。
るからである。そしてこのとき、Ｓ状態からＮＳ状態に
移行するワード線対（図中の一番上の系とする）に接続
する各メモリセルＭ Ｃ内では、電位の再上昇Ｑが起り
始める。そして前記の逆電流ｉが流れ始める。このよう
なＱ、ｉの発生は、ダミーセルＤＣ内でも全く同様であ
る。この結果、ＤＣ内の基板容量に充電が行われ、トラ
ンジスタＴＭＥの５−スミ位Ｖ ｎ／もこれに応じて上
昇する（第３図の（ｅ）＠におけるＡ部分参照）。この
ようなＡ部分の上昇により、ワード線放冗電流制御トラ
ンジスタＴＤは深くバイアスされ、ワード線放電電流の
引き抜きをさらに続行し、しかもＶ′Ｂに応じてその引
き抜きを行う。この場合、上述のようにｙ／の変化は第
３図の（ｅ）桐の変化に対応したものであり、第３図の
（ｄ）桐に示す波形の放電電流Ｉ″ＤＩｓの引き抜きが
なされる。かくして、実用的なワード線放電回路が実現
される。
第５Ａおよび５Ｂ図は第４図に示したワード線放電回路
ＷＤＣの変形例をそれぞれ示す回路図である。ワード線
放市１回路ＷＤＣにおいて、ダミーセルＤＣとワード線
Ｗ＋との接続は直接性われるよりもあるレベルシックを
介して接続するのが良い。すナワチ、トランジスタＴ′
ＬのエミッタＥ′における電位を、ワード線Ｗ＋よりも
高くすることができるようなレベルシックを設けるのが
好寸しい。これは、トランジスタＴ’ｈＩＥのベース電
位Ｖ′Ｂを十分て再上昇させ、ワード線Ｗ−からの放電
電流の引き抜きを確実にさせるためである。このような
レベルシックとして第５Ａ図のワード線放電回路循冗′
ではダイオードＤを用いた場合を示し、第５Ｂ図のワー
ド線放電回路りσ′では単に抵抗Ｒを用いた場合を示す
Ｏ 発明の詳細 な説明したように本発明によれば、ワード線電位の再上
昇Ｑの真の原因を解決するように構成されたワード線放
電回路が実現され、二重選択をの問題をより確実に解消
することができる。
ＷＤＣの変形例をそれぞれ示す回路図である。ワード線
放市１回路ＷＤＣにおいて、ダミーセルＤＣとワード線
Ｗ＋との接続は直接性われるよりもあるレベルシックを
介して接続するのが良い。すナワチ、トランジスタＴ′
ＬのエミッタＥ′における電位を、ワード線Ｗ＋よりも
高くすることができるようなレベルシックを設けるのが
好寸しい。これは、トランジスタＴ’ｈＩＥのベース電
位Ｖ′Ｂを十分て再上昇させ、ワード線Ｗ−からの放電
電流の引き抜きを確実にさせるためである。このような
レベルシックとして第５Ａ図のワード線放電回路循冗′
ではダイオードＤを用いた場合を示し、第５Ｂ図のワー
ド線放電回路りσ′では単に抵抗Ｒを用いた場合を示す
Ｏ 発明の詳細 な説明したように本発明によれば、ワード線電位の再上
昇Ｑの真の原因を解決するように構成されたワード線放
電回路が実現され、二重選択をの問題をより確実に解消
することができる。
第１図は一般的な半導体メモリの一例を部分的に取り出
して示す回路図、第２図−二二重選択の原因を説明する
ために、第１図のメモリセルＭ Ｃを詳細に示す回路図
、第３図は第２図を参照しながら二重選択の発生原因お
よびその解決策を説明するための波形図、第４図は本発
明に基づくワード線数′亀回路の一実施例を示す回路図
、第５Ａおよび５Ｂ図は第４図に示したワード線放電回
路ＷＸの変形例をそれぞれ示す回路図である。 ＷＤ・・ワードドライバ、Ｗ＋ 、 Ｗ−・・ワード線
対、ＢＬ、ＢＬ・・ビット線対、ＭＣ・・・メモリセル
、ＴＬ・・負荷トランジスタ、ＴＭＦ、・・マルチェミ
ッタトランソスタ、ＷＤＣ、ＶＶＤＣ’ 、 ＷＤＣ″
・・ワード線放電回路、ＤＣ・・・ダミーセル、ＴＤ・
・・ワード線数％電流制御トランジスタ、Ｔ′１ ・
・ダミー負荷トランジスタ、Ｔｅａ・・ダミーマルチエ
ミッタトランジスタ、Ｄ・・・ダイオード、Ｒ・・・抵
抗。 第１回 第２図 − 第５Ａ図 ＷＤｆ：’ 第５Ｂ図 Ｗ９Ｃ″ 手続補正書 昭和５９年 ４月五〇日 特許庁長官 若 杉 和 夫殿 １、事件の表示 昭和５８年 特許願 ＠５３６２’７号２、発明の名
称 ワード線数゛延回路 ３、補正をする者 事件との関係 特許出願人 名称 （’５２２）富士通株式会社 ４、代理人 ５、補正の対象 け） 明細書の「特許請求の範囲」の欄（２） 明細
書の「発明の詳細な説明」の欄（３） 明細書の「図
面の簡単な説明」の欄６、補正の内容 （１） 明細書の「特許請求の範囲」の欄を別紙のと
おり補正します。 （２） 明細男の「発明の詳細な説明」の欄を次のと
おシ補正します。 ■ 第８頁第１６行目 「則って」を「沿って」と補正します。 （イ）第１２頁第２行目 「高く」を「低く」と補正します。 （ロ）第１２頁第３〜５行目 「これは、・・・・・・再上昇させ、」を削除し、下記
の文章に置き換えます。 「これは、トランジスタＴＤのベース電位をそのレベル
シフト分だけ下げてこれを飽和させないようにし、ｊ （３） 明細書の「図面の簡単な説明」の欄を次の第
１３頁第１１行目 「Ｔ′１」をＩｒＴｂＪ］と補正します。 Ｚ 添付書類の目碌 補正特許請求の範囲 １通２、特許請求の
範囲 １、 ワードドライバ（ＷＤ）に接続されたワード線（
Ｗ＋）およびワード線（Ｗ−）の対が複数行配列され、
各前記ワード線（Ｗ＋、Ｗ、、−）の間に複数個のメモ
リセル（ＭＣ）が配列され、各該メモリセル（ＭＣ）に
接続されたビット線対（ＢＬ。 ＢＬ）が複数列配列され、ここに前記ワード線（Ｗ＋、
Ｗ、−）から、選択状態から非選択状態へ移行する際、
ワード線放電電流を吸引するワード線放電回路であって
、前記ワード線数−電電流を、前記選択状態から前記非
選択状態へ移行し始めた後に、前記ビット線から前記メ
モリセルへ流れ込む電流の減衰に従って徐々に減衰する
ような放電特性をもって吸引することを特徴とするワー
ド線放電回路。 に接続するワード線放電電流制御トランジスタ（ＴＤ）
とからなる特許請求の範囲第１項記載のワード線数゛鑞
回路。 ３、 前記ワード線（Ｗ＋）と前記ダミーセル（ＤＣ）
の間にレベルシックを挿入する特許請求の範囲第２項記
載のワード線放電回路。
して示す回路図、第２図−二二重選択の原因を説明する
ために、第１図のメモリセルＭ Ｃを詳細に示す回路図
、第３図は第２図を参照しながら二重選択の発生原因お
よびその解決策を説明するための波形図、第４図は本発
明に基づくワード線数′亀回路の一実施例を示す回路図
、第５Ａおよび５Ｂ図は第４図に示したワード線放電回
路ＷＸの変形例をそれぞれ示す回路図である。 ＷＤ・・ワードドライバ、Ｗ＋ 、 Ｗ−・・ワード線
対、ＢＬ、ＢＬ・・ビット線対、ＭＣ・・・メモリセル
、ＴＬ・・負荷トランジスタ、ＴＭＦ、・・マルチェミ
ッタトランソスタ、ＷＤＣ、ＶＶＤＣ’ 、 ＷＤＣ″
・・ワード線放電回路、ＤＣ・・・ダミーセル、ＴＤ・
・・ワード線数％電流制御トランジスタ、Ｔ′１ ・
・ダミー負荷トランジスタ、Ｔｅａ・・ダミーマルチエ
ミッタトランジスタ、Ｄ・・・ダイオード、Ｒ・・・抵
抗。 第１回 第２図 − 第５Ａ図 ＷＤｆ：’ 第５Ｂ図 Ｗ９Ｃ″ 手続補正書 昭和５９年 ４月五〇日 特許庁長官 若 杉 和 夫殿 １、事件の表示 昭和５８年 特許願 ＠５３６２’７号２、発明の名
称 ワード線数゛延回路 ３、補正をする者 事件との関係 特許出願人 名称 （’５２２）富士通株式会社 ４、代理人 ５、補正の対象 け） 明細書の「特許請求の範囲」の欄（２） 明細
書の「発明の詳細な説明」の欄（３） 明細書の「図
面の簡単な説明」の欄６、補正の内容 （１） 明細書の「特許請求の範囲」の欄を別紙のと
おり補正します。 （２） 明細男の「発明の詳細な説明」の欄を次のと
おシ補正します。 ■ 第８頁第１６行目 「則って」を「沿って」と補正します。 （イ）第１２頁第２行目 「高く」を「低く」と補正します。 （ロ）第１２頁第３〜５行目 「これは、・・・・・・再上昇させ、」を削除し、下記
の文章に置き換えます。 「これは、トランジスタＴＤのベース電位をそのレベル
シフト分だけ下げてこれを飽和させないようにし、ｊ （３） 明細書の「図面の簡単な説明」の欄を次の第
１３頁第１１行目 「Ｔ′１」をＩｒＴｂＪ］と補正します。 Ｚ 添付書類の目碌 補正特許請求の範囲 １通２、特許請求の
範囲 １、 ワードドライバ（ＷＤ）に接続されたワード線（
Ｗ＋）およびワード線（Ｗ−）の対が複数行配列され、
各前記ワード線（Ｗ＋、Ｗ、、−）の間に複数個のメモ
リセル（ＭＣ）が配列され、各該メモリセル（ＭＣ）に
接続されたビット線対（ＢＬ。 ＢＬ）が複数列配列され、ここに前記ワード線（Ｗ＋、
Ｗ、−）から、選択状態から非選択状態へ移行する際、
ワード線放電電流を吸引するワード線放電回路であって
、前記ワード線数−電電流を、前記選択状態から前記非
選択状態へ移行し始めた後に、前記ビット線から前記メ
モリセルへ流れ込む電流の減衰に従って徐々に減衰する
ような放電特性をもって吸引することを特徴とするワー
ド線放電回路。 に接続するワード線放電電流制御トランジスタ（ＴＤ）
とからなる特許請求の範囲第１項記載のワード線数゛鑞
回路。 ３、 前記ワード線（Ｗ＋）と前記ダミーセル（ＤＣ）
の間にレベルシックを挿入する特許請求の範囲第２項記
載のワード線放電回路。
Claims (1)
- 【特許請求の範囲】 １、 ワードドライ・ぐ（ＷＤ）に接続されたワード線
（Ｗｌ−）およびワード線（Ｗ−）の対が複数行配列さ
れ、各前記ワード線Ｗ＋ 、 Ｗ−の間に複数個飽和形
のメモリセル（ＭＣ）が配列され、各該メモリセル（Ｍ
Ｃ）が接続されたビット線対（Ｂ Ｌ 、Ｗ）が複数列
配列され、ここに前記ワード線（ｗ＋、Ｗ）の少なくと
も一方から、選択状態から非選択状態へ移行する際、ワ
ード線放電電流を吸引するワード線放電回路であって、
前記ワード線放電電流を、前記選択状態から前記非選択
状態へ移行し始めた後に、略対数曲線に沿って徐々に減
衰するような放電特性をもって吸引することを特徴とす
るワード線放電回路。 ２、前記メモリセル（Ｍ’Ｃ）と等価な構成を有し前記
−ワード線（Ｗ＋）に接続するダミーセルと、該タミー
セルと協働し且つ前記ワード線（Ｗ−）に接続するワー
ド線放電電流制御トランジスタ（ＴＤ）とからなる特許
請求の範囲第１項記載のワード線放電回路。 ３、前記ワード線（Ｗ＋）と前記ダミーセル■Ｃ）の間
にレベルシフタを挿入する特許請求の範囲第２項記載の
ワード線放電回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053627A JPS59180886A (ja) | 1983-03-31 | 1983-03-31 | ワ−ド線放電回路 |
| US06/594,276 US4618944A (en) | 1983-03-31 | 1984-03-28 | Semiconductor memory having word line discharge current controller |
| EP84302182A EP0121423B1 (en) | 1983-03-31 | 1984-03-30 | Word line discharge in static semiconductor memories |
| DE8484302182T DE3482968D1 (de) | 1983-03-31 | 1984-03-30 | Wortleitungsentladung in statischen halbleiterspeichern. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58053627A JPS59180886A (ja) | 1983-03-31 | 1983-03-31 | ワ−ド線放電回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180886A true JPS59180886A (ja) | 1984-10-15 |
| JPH0241111B2 JPH0241111B2 (ja) | 1990-09-14 |
Family
ID=12948142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58053627A Granted JPS59180886A (ja) | 1983-03-31 | 1983-03-31 | ワ−ド線放電回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4618944A (ja) |
| EP (1) | EP0121423B1 (ja) |
| JP (1) | JPS59180886A (ja) |
| DE (1) | DE3482968D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4769785A (en) * | 1986-06-02 | 1988-09-06 | Advanced Micro Devices, Inc. | Writing speed of SCR-based memory cells |
| US5278795A (en) * | 1987-03-27 | 1994-01-11 | U.S. Philips Corporation | Memory circuit having a line decoder with a Darlington-type switching stage and a discharge current source |
| US4858181A (en) * | 1987-07-07 | 1989-08-15 | Texas Instruments Incorporated | Fast recovery PNP loaded bipolar static RAM memory cell with an independent current path |
| CA2042432A1 (en) * | 1990-05-31 | 1991-12-01 | Robert M. Reinschmidt | Memory selection circuit |
| US5117391A (en) * | 1990-06-04 | 1992-05-26 | Motorola, Inc. | Bipolar memory cell array biasing technique with forward active PNP load cell |
| JPH05205483A (ja) * | 1992-01-23 | 1993-08-13 | Sony Corp | バイポーラｒａｍ回路 |
| KR101986356B1 (ko) * | 2012-10-05 | 2019-06-05 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 포함하는 장치들 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5831673B2 (ja) * | 1979-08-22 | 1983-07-07 | 富士通株式会社 | 半導体記憶装置 |
| JPS5637884A (en) * | 1979-08-30 | 1981-04-11 | Fujitsu Ltd | Terminating circuit for word selective signal line of semiconductor memory unit |
| JPS5831674B2 (ja) * | 1979-12-19 | 1983-07-07 | 株式会社日立製作所 | メモリ |
| JPS6028076B2 (ja) * | 1980-12-25 | 1985-07-02 | 富士通株式会社 | 半導体メモリの書込み回路 |
| US4393476A (en) * | 1981-07-13 | 1983-07-12 | Fairchild Camera & Instrument Corp. | Random access memory dual word line recovery circuitry |
-
1983
- 1983-03-31 JP JP58053627A patent/JPS59180886A/ja active Granted
-
1984
- 1984-03-28 US US06/594,276 patent/US4618944A/en not_active Expired - Fee Related
- 1984-03-30 EP EP84302182A patent/EP0121423B1/en not_active Expired - Lifetime
- 1984-03-30 DE DE8484302182T patent/DE3482968D1/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0121423A3 (en) | 1987-04-15 |
| JPH0241111B2 (ja) | 1990-09-14 |
| US4618944A (en) | 1986-10-21 |
| DE3482968D1 (de) | 1990-09-20 |
| EP0121423B1 (en) | 1990-08-16 |
| EP0121423A2 (en) | 1984-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3423737A (en) | Nondestructive read transistor memory cell | |
| US4168490A (en) | Addressable word line pull-down circuit | |
| US4862415A (en) | Complementary semiconductor device reducing latch-up phenomenon | |
| US4536859A (en) | Cross-coupled inverters static random access memory | |
| EP0461430B1 (en) | Individual bit line recovery circuits | |
| JPS59180886A (ja) | ワ−ド線放電回路 | |
| JPS5819794A (ja) | 半導体メモリ | |
| JPS5817595A (ja) | Ｒａｍ二重ワ−ド線回復回路 | |
| EP0469834B1 (en) | A BICMOS logic circuit with self-boosting immunity and a method therefor | |
| EP0284665A1 (en) | Static semiconductor memory | |
| JPS618794A (ja) | ランダムアクセスメモリ | |
| GB2047497A (en) | I2l sensing circuit with increased sensitivity | |
| EP0168633B1 (en) | Array selection circuitry for a random access memory | |
| EP0185156B1 (en) | Random access memory | |
| JPS62262295A (ja) | ランダム・アクセス・メモリ | |
| US4922411A (en) | Memory cell circuit with supplemental current | |
| EP0354950B1 (en) | Bipolar ram having state dependent write current | |
| EP0092062B1 (en) | Voltage balancing circuit for memory systems | |
| JPS6079597A (ja) | 半導体メモリ装置 | |
| JPH0517640B2 (ja) | ||
| JPS627639B2 (ja) | ||
| JP2600695B2 (ja) | デコーダ回路 | |
| JPS60237698A (ja) | 半導体回路 | |
| JPS6143795B2 (ja) | ||
| JPS6014437B2 (ja) | 半導体メモリ回復回路 |