JPS59165439A - 半導体装置 - Google Patents

半導体装置

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JPS59165439A
JPS59165439A JP58039511A JP3951183A JPS59165439A JP S59165439 A JPS59165439 A JP S59165439A JP 58039511 A JP58039511 A JP 58039511A JP 3951183 A JP3951183 A JP 3951183A JP S59165439 A JPS59165439 A JP S59165439A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （Ｍｌ　　発明の技術分野 本発明は半導体装置の収容容器に係り、特に半導体材料
としてＧａＡｓ等を用いた超高速または超高周波半導体
装置を安定に動作させ得るパッケージの構成に関する。
（ｂ）　　従来技術と問題点 半導体装置の端子数は品種により異なる。例えば集積回
路装置（ＩＣ）パッケージの端子数は１０ピン、１４ピ
ン等が標準として決まっている。ところが実際には回路
構成等により、必要端子数が標準端子数より少ない場合
がある。従来かかる不要端子には何も接続してしなかっ
た。
しかし超高周波では、パッケージ上のメタライズパター
ンは伝送線路とみなされ、線路間のカップリングが生じ
、そのため上述のどことも接続されていない不要端子は
オープン線路を構成して共振を生じ、入出力の信号線路
にもこの共振特性が現れる。
例えばメタライズパターンの長さが約５　（ｍｍ）　。
アルミナよりなるパッケージ基板の比誘電率εが凡そ１
０．５とすると、線路の電気長は約１６　Ｃｍｍ〕とな
り、オープン線路は１／２波長で共振するので共振周波
数は約９　（ＧＨ２）となる。長さ約５（ｍｍ〕の引出
しリードを付けたままだと、その部分も線路の一部とな
り、共振周波数は約４．５　（Ｇ　Ｈｚ）に下がる。従
って数０１２以上で動作するＩＣでは誤動作の原因とな
る。
ｔｅｌ　　発明の目的 本発明の目的は、半導体装置を超高周波領域において安
定に動作させることの出来る改良されたパッケージを提
供することにある。
（（１１発明の構成 本発明の特徴は、半導体素子搭載領域を取り囲む誘電体
基板と、該誘電体基板表面に該誘電体基板外縁部より内
側に向かって形成された導電膜よりなる複数個の内部端
子と、該内部端子の外縁部分に接着された引出しリード
とを具備し、且つ前記内部端子の内側先端部に、該内部
端子に電気的に接続する抵抗体と該抵抗体に電気的に接
続する導電膜よりなるボンディング用ランドとが設けら
れてなるにある。
ｔｅｌ　　発明の実施例 以下本発明の一実施例を図面を参照しながら説明する。
第１図は本発明に係るパッケージの一実施例を示す平面
図、第２図は第１図の■−■矢視部を示す断面図である
。同図において、１はパッケージ内に収容された半導体
素子、２は半導体素子１表面に設けられたポンディング
パッド、３及び４は引出しリード及び導電膜よりなる内
部端子で、５はこの両者からなる端子リード全体を示し
、６は無酸素銅（Ｃｕ）環溝、重金属からなるパンケー
ジ基体、７はアルミナ等のセラミックからなる誘電体基
板、８及び９はアルミニウム（Ａ１２）のような金属細
線、１０は内部端子４の先端部近傍に設けられた抵抗体
、１１は抵抗体１０に接続するボンディング用のランド
であり、更にＬＬ、Ｌ２．・・・＋　ＬＩＯは個々の端
子リードを示す。
本実施例では同図に見られる如く誘電体基板７表面に、
該表面外縁部の引出しり一ド３との接合部から内縁部に
まで延長して形成された導電膜からなる内部端子４を形
成し、該内部端子４の先端部に抵抗体１０を形成し、更
に該抵抗体１０の先端に導電皮膜よりなるランド１１を
形成した。
上記抵抗体１０は、例えば酸化クロームを蒸着法を用い
て被着せしめる等により、選択的に形成した抵抗薄膜で
あって、一端が前記内部端子４に、また他端は導電性皮
膜からなるランド１１に電気的に接続されている。
半導体素子１上に形成された回路（図示せず）は、ポン
ディングパッド２と内部端子４間にアルミニウム（ＡＩ
Ｄ）細線８を橋絡接続することにより、引出しリード３
に導出される。誘電体基板７の背面は全面にわたってメ
タライズ層が形成さ、銀源によりパッケージ基体６に接
着されている。上記パッケージ基体６は当該半導体装置
の接地（基準電位）電極として働く。
半導体装置の収容容器の端子リード５の数は、前述した
ように標準が定められているが、この数と半導体素子の
ポンディングパッド２の数とは必ずしも一致せず、不要
の端子リードが発生する〔本実施例では第１図のＬ２．
　Ｌ４．　Ｌ６．　Ｌ８．　Ｌ９）。超高周波領域にお
いては、上記不要端子リード５の内部端子４と前述の誘
電体基板７背面のメタライズ層とにより伝送線路が構成
され、しかもこれは望ましくない共振特性を有するオー
ブン線路となり、隣接する入出力信号線路にも望ましく
ない共振特性を生じさせる。
そこで本実施例のパッケージを用い、不要内部端子４の
先端部に設けられたランド１１とパンケージ基体６との
間をＮ細線９によりボンディングすることによりって１
、該不要内部端子４と誘電体基板７背面のメタライズ層
とで構成される伝送線路・を、抵抗体１０により終端す
ることが出来る。この抵抗体１０の抵抗値を線路の特性
インピーダンスと同程度、即ち５０〜１００〔Ω〕とす
ることにより、前述の望ましくない共振の影響を最小と
することが出来る。
なお半導体素子１上の回路と接続された端子リードの内
部端子４〔本実施例では第１図のＬＬ、、Ｌ３゜Ｌ５　
＋　Ｌ７　＋　ＬＩＯ）の先端にも抵抗体１０が存在す
るが、この抵抗体１０の他端はとこにも接続されないの
で何ら特性に影響しない。
（ｆｌ　　発明の詳細 な説明した如く本発明に係るパッケージを用いることに
より、任意の端子リードを所定のインピーダンスで終端
することが出来、超高周波領域における不要端子による
影響を防止ないしは大幅に減少させることが可能となる
。
【図面の簡単な説明】
第１図は本発明の一実施例を示す平面図、第２図は上記
第１図のｍ、−ｎ矢視部所面図である。 図において、１は半導体素子、３は引出しリード、４は
内部端子、５は端子リード、６はパッケージ基体、７は
誘電体基板、８及び９は金属細線、１０は抵抗体、１１
はポンディング用ランドを示す。 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. 半導体素子搭載領域を取り囲む誘電体基板と、該誘電体
    基板表面に該誘電体基板外縁部より内側に向かって形成
    された導電膜よりなる複数個の内部端子と、該内部端子
    の外縁部分に接着された引出しリードとを具備し、且つ
    前記内部端子の内側先端部に、該内部端子に電気的に接
    続する抵抗体と該抵抗体に電気的に接続する導電膜より
    なるボンディング用ランドとが設けられてなることを特
    徴とする半導体装置の収容容器。
JP58039511A 1983-03-09 1983-03-09 半導体装置 Granted JPS59165439A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6350954B1 (en) * 2000-01-24 2002-02-26 Motorola Inc. Electronic device package, and method
JP2003504874A (ja) * 1999-07-07 2003-02-04 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 隣接する接着パッドのコード化による配置を備えた半導体デバイス構成

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52100172A (en) * 1976-02-18 1977-08-22 Nippon Electric Co Method of producing hybrid integrated circuit
JPS5315080A (en) * 1976-07-27 1978-02-10 Nec Corp Transistor
JPS5319760A (en) * 1976-08-09 1978-02-23 Hitachi Ltd Integrated circuit device
JPS54162168A (en) * 1978-06-13 1979-12-22 Tokyo Shibaura Electric Co Thin film hybrid circuit
JPS5533073A (en) * 1978-08-30 1980-03-08 Mitsubishi Electric Corp High frequency transistor
JPS5586141A (en) * 1978-12-23 1980-06-28 Fujitsu Ltd Package for hybrid integrated circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52100172A (en) * 1976-02-18 1977-08-22 Nippon Electric Co Method of producing hybrid integrated circuit
JPS5315080A (en) * 1976-07-27 1978-02-10 Nec Corp Transistor
JPS5319760A (en) * 1976-08-09 1978-02-23 Hitachi Ltd Integrated circuit device
JPS54162168A (en) * 1978-06-13 1979-12-22 Tokyo Shibaura Electric Co Thin film hybrid circuit
JPS5533073A (en) * 1978-08-30 1980-03-08 Mitsubishi Electric Corp High frequency transistor
JPS5586141A (en) * 1978-12-23 1980-06-28 Fujitsu Ltd Package for hybrid integrated circuit

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003504874A (ja) * 1999-07-07 2003-02-04 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 隣接する接着パッドのコード化による配置を備えた半導体デバイス構成
JP4902917B2 (ja) * 1999-07-07 2012-03-21 台湾積體電路製造股▲ふん▼有限公司 隣接するボンディングパッドのコード化による配置を備えた半導体デバイス構成
US6350954B1 (en) * 2000-01-24 2002-02-26 Motorola Inc. Electronic device package, and method

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