JPS5916298B2 - digital storage device - Google Patents

Description

【発明の詳細な説明】 本発明は複数チャンネルのデジタル入力信号を記憶素子
に記憶（又は書込み）するデジタル記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital storage device that stores (or writes) a plurality of channels of digital input signals in a storage element.

デジタル・コンピュータ又は類似装置の如きデジタル装
置の設計及び故障の発見修理において、・ デジタル装
置内の種々の回路動作の時間関係又は誤動作を点検する
ため複数の関連したデジタル信号又は発生時刻の予知し
得ない単発信号を記憶し、ヨー表示観測することが屡々
必要となる。In the design and fault finding and repair of digital equipment, such as digital computers or similar equipment, it is possible to predict the time of occurrence of multiple related digital signals or to check for malfunctions or the time relationships of the operation of various circuits within the digital equipment. It is often necessary to memorize single-shot signals and observe yaw indications.

この目的には、従来リフレツシユ型又は蓄積型オシロス
コープが利用されたが、これらにはトリガの問題があつ
た。即ち、入力信号が必ずしも周期的でない場合及び特
に単一現象の場合、所望のスケールで任意の信号部分を
観測することができなかつた。また、デジタル装置では
、誤動作の発生する前及び又は後の種々の回路の動作状
態を解析することが屡々必要であるが、オシロスコープ
ではそれができなかつた。従来、数種のデジタル記憶装
置が提案されているが、それらは何れも各チヤンネル専
用の各記憶素子を対応させて使用していた。Refresh or storage oscilloscopes have traditionally been used for this purpose, but these have had trigger problems. That is, when the input signal is not necessarily periodic, and especially when it is a single phenomenon, it is not possible to observe any part of the signal at the desired scale. Furthermore, in digital devices, it is often necessary to analyze the operating states of various circuits before and/or after a malfunction occurs, but this has not been possible with an oscilloscope. Several types of digital storage devices have been proposed in the past, but all of them use memory elements dedicated to each channel.

従来のデジタル記憶装置はこの装置が具えているチヤン
ネル数よりも少ないチヤンネル数を選択すると、選択さ
れないチヤンネルの記憶素子が利用できなかつた。また
各記憶素子が各チヤンネルに対応しているので、利用す
るチヤンネル数に無関係に最高書込み速度は各記憶素子
の最高書込み速度に一致し、変更できないという欠点が
あつた。従つて本発明の一つの目的は、用途に応じその
記憶型式が選択できる改良されたデジタル記憶装置の提
供にある。In conventional digital storage devices, if a number of channels smaller than the number of channels provided in the device is selected, the storage elements of the unselected channels cannot be used. Furthermore, since each memory element corresponds to each channel, the maximum write speed matches the maximum write speed of each memory element regardless of the number of channels used, and there is a drawback that it cannot be changed. Accordingly, one object of the present invention is to provide an improved digital storage device whose storage type can be selected depending on the application.

本発明の他の目的は、選択されるチヤンネル数が少ない
ときは最高書込み速度を増加できる改良されたデジタル
記憶装置の提供にある。Another object of the present invention is to provide an improved digital storage device that allows for increased maximum write speed when fewer channels are selected.

本発明の更に他の目的は、選択されたチヤンネル数に対
し設定されたサンプリング速度が速すぎるとき効果的に
警告を発する改良されたデジタル記憶装置の提供にある
。Yet another object of the present invention is to provide an improved digital storage device that effectively provides a warning when the sampling rate is set too fast for a selected number of channels.

本発明の動作と共にその他の目的及び利点は添付図を参
照した以下の説明から理解できよう。The operation of the invention as well as other objects and advantages will be understood from the following description taken in conjunction with the accompanying drawings.

第１図は本発明によるデジタル記憶装置の簡略化したプ
ロツク図である。入力デジタル信号を受ける複数チヤン
ネルの入力端子１０ａ乃至１０ｎが設けられ、これらは
比較器１２に接続される。比較器１２は入力端子１０ａ
乃至１０ｎの一部又は全部に印加される入力デジタル信
号を基準電圧源１４からの閾値レベルと比較する。比較
器１２はデジタル入力信号による２安定（高又は低）出
力を後述する制御回路１６に供給する。被測定回路への
影響を小さくするため高入力インピーダンスの４個の入
力端子１８ａ乃至１８ｄが使用され、この特定実施例に
おいては、これらの入力端子にオシロスコープ用の従来
の高インピーダンスプロープを接続できる。入力端子１
８ａ乃至１８ｄは緩衝増巾器２０（ソースフオロワ増巾
器の如き）及び比較器１２と類似の比較器２２を介して
、第２図を参照して詳細に後述する如き方法で制御回路
１６に接続される。制御回路１６はクロツク発生器２４
の匍脚により入力デジタル信号をサンプリングし、サン
プリングした信号を入力信号のチヤンネル数に関係なく
、選択的に伸長して常にＮチヤンネル、例えば１６チヤ
ンネルのデジタル信号にして記憶手段２６に供給する。FIG. 1 is a simplified block diagram of a digital storage device according to the present invention. A plurality of channels of input terminals 10a to 10n are provided for receiving input digital signals and are connected to a comparator 12. Comparator 12 has input terminal 10a
The input digital signals applied to some or all of 10n through 10n are compared to a threshold level from a reference voltage source 14. The comparator 12 provides a bistable (high or low) output based on the digital input signal to a control circuit 16, which will be described later. To reduce the impact on the circuit under test, four high input impedance input terminals 18a-18d are used, and in this particular embodiment, conventional high impedance probes for oscilloscopes can be connected to these input terminals. Input terminal 1
8a-18d are connected to the control circuit 16 via a buffer amplifier 20 (such as a source follower amplifier) and a comparator 22 similar to comparator 12 in a manner described in detail below with reference to FIG. be done. The control circuit 16 is a clock generator 24
The input digital signal is sampled by the prong of the input signal, and the sampled signal is selectively expanded regardless of the number of channels of the input signal, and always supplied to the storage means 26 as a digital signal of N channels, for example, 16 channels.

記憶手段２６は後述の如きＮ個、即ち１６個の従来のラ
ンダム・アクセス・メモリＲＡＭ素子を有する。クロツ
ク発生器２４はサンプリング速度制御器２８に制御され
て所望周期のクロツク・パルスを発生する。この特定実
施例において制御器２８は、１−２−５の順列で５ｎ１
ｓ乃至１０ｎｓのサンプリング速度が選択できる。入力
デジタル情報を入力信号数即ちチヤンネル数で決る最大
速度で記憶手段２６に記憶するため制御回路１６と記憶
手段２６間の相互接続関係は記憶型式（ＭｅｎｌＯｒｙ
ＦＯｒｒｒｋｌｔ）制御器３０で選択される。入力デジ
タル信号は次に第２図を参照して詳細に後述する如く、
記憶手段２６に順次記憶される。記憶されたデータを表
示するには、記憶手段２６の内容が情報選択器３２で読
出され且つライン選択器及びＹ軸増巾器３４を介して表
示装置３６即ちこの特定実施例においてはオシロスコー
プの垂直偏向回路に印加される。表示装置３６に水平偏
向信号を加えるため、Ｘ軸回路３８はクロツク発生器２
４から入力信号を受ける。表示装置３６の輝度制御電極
に印加するブランキング信号を得るため、Ｚ軸回路４０
もクロツク発生器２４から入力信号を受ける。トリガ回
路４２はトリガ選択スイツチ４４を介して、比較器１２
及び２２の出力端からの内部トリガ信号或は外部トリガ
入力端子４６からの外部トリガ信号を受ける。The storage means 26 includes N or 16 conventional random access memory RAM elements as described below. Clock generator 24 is controlled by sampling rate controller 28 to generate clock pulses of a desired period. In this particular embodiment, controller 28 includes 5n1 in a 1-2-5 permutation.
Sampling rates from 10 ns to 10 ns can be selected. In order to store the input digital information in the storage means 26 at a maximum speed determined by the number of input signals, that is, the number of channels, the interconnection relationship between the control circuit 16 and the storage means 26 is based on a storage type (MenlOry).
FORRRKLT) selected by controller 30. The input digital signal is then as described in detail below with reference to FIG.
The data are sequentially stored in the storage means 26. To display the stored data, the contents of the storage means 26 are read out by the information selector 32 and transmitted via the line selector and Y-axis amplifier 34 to the display device 36, i.e. in this particular embodiment the vertical axis of the oscilloscope. applied to the deflection circuit. To apply a horizontal deflection signal to the display device 36, the X-axis circuit 38 is connected to the clock generator 2.
Receives an input signal from 4. A Z-axis circuit 40 is used to obtain a blanking signal to be applied to the brightness control electrodes of the display device 36.
also receives an input signal from clock generator 24. The trigger circuit 42 selects the comparator 12 via the trigger selection switch 44.
and receives an internal trigger signal from the output terminal 22 or an external trigger signal from the external trigger input terminal 46.

内部トリガ信号は比較器１２（又は２２）の出力の１個
或は必要に応じて比較器１２（又は２２）の出力の複数
個の組合せから導出されるので、トリガ回路４２は任意
所望のワード信号（データ）に応じてトリガパルスを発
生することもできる。トリガ回路４２からの出力及びク
ロツク発生器２４からのクロツク信号は、記憶手段２６
の記憶動作を制御するためカウンタ４８に印加される。
この特定実施例においては、カウンタ４８はスイツチ４
９により３イ固のモードで制御される。１つはトリガさ
れた後の入力デジタル信号が記憶手段２６に記憶される
ポストトリガである。The internal trigger signal is derived from one of the outputs of comparator 12 (or 22) or a combination of the outputs of comparator 12 (or 22) as appropriate, so that trigger circuit 42 can generate any desired word. A trigger pulse can also be generated in response to a signal (data). The output from trigger circuit 42 and the clock signal from clock generator 24 are stored in storage means 26.
is applied to counter 48 to control the storage operation.
In this particular embodiment, counter 48 is connected to switch 4.
9, it is controlled in three fixed modes. One is a post-trigger in which the input digital signal after being triggered is stored in the storage means 26.

他の１つはトリガパルスを受けると記憶動作が停止する
ので、トリガ以前の入力デジタル信号が記憶手段２６に
記憶されるプレトリガである。最後のモードは記憶動作
がトリガ後に全記憶容量の半分まで続くので、トリガ信
号の前後の入力デジタル信号が記憶手段２６に記憶でき
るセンタートリガである。勿論、必要に応じカウンタ４
８を制御器４９で手動的に設定することによりトリガを
全記憶容量内の任意個所で行える。以下に説明する如く
、８又は１６チヤンネルが選択される場合に比べて、チ
ヤンネル数が少ない場合例えば４チヤンネルの場合、記
憶手段２６の各ＲＡＭ素子の最高書込み速度より速い書
込み速度を得るため記憶型式制御器３０は記憶手段の記
憶型式を変える。従つて、４チヤンネルより多いチヤン
ネル数が設定された場合に、４チヤンネル選択時の最高
サンプリング速度よりも速いサンプリング速度が設定さ
れると、ＲＡＭ素子の最高書込み速度よりも速く変化す
るデジタル入力信号をＲＡＭ素子が受けるので、誤差が
生じるか又は入力信号は記憶できない。そこで、サンプ
リング速度制御器２８及び型式制御器３０の組合せを検
出して、可視又は可聴警告信号を発生させるため、警告
回路５０が設けられる。警告回路５０の詳細な回路、動
作及び構造は第３及び４図゜を参照して詳細に後述する
。第２図は第１図の制御回路１６及び記憶手段２６を含
む本発明の要部の一層詳細なプロツク図である。The other one is a pre-trigger in which the input digital signal before the trigger is stored in the storage means 26 because the storage operation stops when the trigger pulse is received. The last mode is a center trigger in which the input digital signals before and after the trigger signal can be stored in the storage means 26, since the storage operation continues up to half of the total storage capacity after the trigger. Of course, counter 4 can be used as necessary.
By manually setting 8 using the controller 49, the trigger can be set at any location within the total storage capacity. As will be explained below, when the number of channels is smaller than when 8 or 16 channels are selected, for example in the case of 4 channels, the storage type is selected in order to obtain a faster write speed than the maximum write speed of each RAM element of the storage means 26. The controller 30 changes the storage type of the storage means. Therefore, if a number of channels greater than 4 is set and a sampling rate faster than the maximum sampling rate when 4 channels is selected, digital input signals that change faster than the maximum writing speed of the RAM element will be processed. As the RAM element receives, an error occurs or the input signal cannot be stored. A warning circuit 50 is therefore provided to detect the combination of sampling rate controller 28 and type controller 30 and generate a visual or audible warning signal. The detailed circuit, operation and structure of warning circuit 50 will be described in detail below with reference to FIGS. 3 and 4. FIG. 2 is a more detailed block diagram of the essential parts of the present invention, including the control circuit 16 and storage means 26 of FIG.

この特定実施例においては、４，８又は１６チヤンネル
が選択できる。制御回路１６はマルチプレクサ５６ａ，
５６ｂ及びシフト・レジスタ、５８ａ，５８ｂ，５８ｃ
，５８ｄを有する。記憶手段２６は夫々４個のＲＡＭ（
７）Ａ，Ｂ，Ｃ及びＤより成る４個の記憶素子群６０ａ
，６０ｂ，６０ｃ及び６０ｄを有し、Ａ，Ｂ，Ｃ及びＤ
の各各は２５６ビツトのバイポーラＩＣのＲＡＭである
。４チヤンネルの入力信号を記憶する場合、斯かる４個
の入力信号は第１図の低インピーダンス入力端子１０ａ
−１０ｎを介して端子５２ａ，，５２ｂ，，５２ｃ，及
び５２ｄ１に加えられるか又は第１図の高インピーダン
ス入力端子１８ａ−１８ｄを介して端子５４ａ−５４ｄ
に加えられる。In this particular embodiment, 4, 8 or 16 channels can be selected. The control circuit 16 includes a multiplexer 56a,
56b and shift register, 58a, 58b, 58c
, 58d. The storage means 26 each include four RAMs (
7) Four memory element groups 60a consisting of A, B, C and D
, 60b, 60c and 60d, A, B, C and D
Each is a 256-bit bipolar IC RAM. When storing four channels of input signals, these four input signals are connected to the low impedance input terminal 10a in FIG.
-10n to terminals 52a, 52b, 52c, and 52d1 or via high impedance input terminals 18a-18d of FIG. 1 to terminals 54a-54d.
added to.

端子５２ａ，（又は５４ａ）に生じた入力デジタル信号
は直接第１及び第２シフト・レジスタ（前段及び後段の
シフト・レジスタ）を含むシフト・レジスタ５８ａの入
力端子に印加される。同様に、端子５２ｂ，（又は５４
ｂ）、５２ｃ１（又は５４ｃ）及び５２ｄ，（又は５４
ｄ）に生じた入力デジタル信号は夫々シフト・レジスタ
５８ｂ，５８ｃ及び５８ｄの入力端子に印加される。各
シフト・レジスタ５８の第１シフト・レジスタ（前段の
シフト・レジスタ）はそれに加わる入力デジタル信号を
クロツク発生器２４からのクロツク速度でシフトする。
第１シフト・レジスタは直列入力並夕１拙力形式で動作
するので、この第１シフト・レジスタに記憶されたデジ
タル信号は同時に各シフト・レジスタ５８の第２シフト
・レジスタ（後段のシフト・レジスタ）にクロツク速度
の％で移送される。並列入力並列出力形式で動作する第
２シフト・レジスタにある４個のデジタル信号は４クロ
ツク期間中、保持（記憶）され且つ各記憶素子群６０の
ＲＡＭのＡ，Ｂ，Ｃ及びＤにおける第１アドレス配憶位
勘に夫々記憶され、一方第１シフト・レジスタは順次の
新しい情報で旧い情報を更新する。順次の４個の新しい
デジタル信号（又は情報）が第１シフト・レジスタ内の
旧情報と置換されるとき、新情報は第２シフト・レジス
タに移送されて、各記憶素子群６０のＲＡＭＯ）Ａ，Ｂ
，Ｃ及びＤの新アドレスに記憶される。よつて制御回路
１６により４チヤンネルの入力信号は４倍に伸延されて
１６チヤンネルの信号になる。入力デジタル情報はクロ
ツクパルスと同期しないので、クロツク速度は誤つた情
報が記憶されないように入力信号よりも一層速くなけれ
ばならない点に留意されたい。以上の動作は反復され且
つ記憶アドレス全部に情報が記憶されるまで、入力情報
は４個のクロツク毎に各記憶素子群６０ａ，６０ｂ，６
０ｃ又は６０ｄのＲＡＭＯ）Ａ，Ｂ，Ｃ及びＤの記憶ア
ドレスに順次連続的に記憶される。即ち、第１、第２、
第３及び第４デジタル入力信号は記憶群６０ａ，６０ｂ
，６０ｃ及び６０ｄの全てのＲＡＭに夫々記憶される。
若し各ＲＡＭＯＡ，Ｂ，Ｃ及びＤが２５６ビツトの記憶
容量を有するならば、各チヤンネル用の最大利用可能な
記憶容量は、この４チヤンネル記憶型式では１０２４ビ
ツトである。シフト・レジスタ５８はＲＡＭよりも一層
速い書込み速度を有するので、４ビツトのシフト・レジ
スタと４個のＲＡＭを組合せて使用すれば、各各のＲＡ
Ｍの最高書込み速度の約４倍だけ記憶手段の実効書込み
速度が増すことに留意されたい。The input digital signal generated at terminal 52a (or 54a) is directly applied to the input terminal of shift register 58a including first and second shift registers (previous and subsequent shift registers). Similarly, the terminal 52b, (or 54
b), 52c1 (or 54c) and 52d, (or 54
The input digital signals produced in d) are applied to the input terminals of shift registers 58b, 58c and 58d, respectively. The first shift register of each shift register 58 shifts the input digital signal applied thereto at the clock rate from clock generator 24.
Since the first shift register operates in a serial input parallel mode, the digital signal stored in this first shift register is simultaneously transferred to the second shift register (subsequent shift register) of each shift register 58. ) as a percentage of the clock speed. The four digital signals in the second shift register, which operates in a parallel-in-parallel-out format, are held (stored) for four clock periods and transferred to the first shift register in RAM A, B, C, and D of each storage element group 60. Addresses are stored in memory registers respectively, while the first shift register sequentially updates old information with new information. When four new digital signals (or information) in sequence replace the old information in the first shift register, the new information is transferred to the second shift register and the RAMO) A of each storage element group 60 is transferred to the second shift register. ,B
, C and D are stored at new addresses. Therefore, the control circuit 16 expands the 4-channel input signal by a factor of 4 to become a 16-channel signal. Note that since the input digital information is not synchronized with the clock pulses, the clock speed must be faster than the input signal to avoid storing erroneous information. The above operation is repeated and input information is transferred to each memory element group 60a, 60b, 6 every four clocks until information is stored in all memory addresses.
0c or 60d RAMO) A, B, C, and D storage addresses are stored sequentially and continuously. That is, first, second,
The third and fourth digital input signals are memory groups 60a and 60b.
, 60c and 60d, respectively.
If each RAMOA, B, C, and D has a storage capacity of 256 bits, the maximum available storage capacity for each channel is 1024 bits in this four-channel storage format. Shift register 58 has a faster write speed than RAM, so if you use a 4-bit shift register with 4 RAMs, each RAM
Note that the effective write speed of the storage means increases by about four times the maximum write speed of M.

理論的には、ＲＡＭの数と同じビツト数を有するシフト
・レジスタを組合せて複数のＲＡＭを並列接続して動作
させれば、実効書込み速度をンフト・レジスタと同じ速
度に増すことができる。次に８チヤンネルの記憶型式が
選択された場合、８個の入力信号は一つおきの入力端子
１０ａ，１０ｃ，１０ｅ・・・・・・に印加するのが望
ましく、対応する各信号は端子５２ａ１，５２ａ３，５
２ｂ１，５２ｂ３，５２ｃ，，５２ｃ３，５２ｄ１及び
５２ｄ３に発生する。Theoretically, by combining shift registers with the same number of bits as the number of RAMs and operating multiple RAMs in parallel, the effective write speed can be increased to the same speed as a shift register. Next, when an 8-channel storage type is selected, it is desirable to apply the 8 input signals to every other input terminal 10a, 10c, 10e, etc., and each corresponding signal is applied to the terminal 52a1. ,52a3,5
2b1, 52b3, 52c, 52c3, 52d1 and 52d3.

この記憶型式において、各シフト・レジスタ５８の第１
シフト・レジスタ及びマルチプレクサ５６はその間の帰
還接続のため１対の２ビツトの独立シフト・レジスタと
して作用する。即ち、第１シフト・レジスタは並列入力
並夕１拙力形式で動作し、例えば端子５２ａ１〜５２ａ
４に関して説明すれば、まず端子５２ａ１及び５２ａ３
からの入力信号はクロツク信号により第１シフト・レジ
スタの第１及び第３ビツトに夫々記憶され、記憶された
信号はマルチプレクサ５６を介して第１シフト・レジス
タの第２及び第４ビツトの入力端に供給される。次のク
ロツク信号により第１シフト・レジスタの第１及び第３
ビツトは端子５２ａ１及び５２ａ３からの新たな入力信
号を夫々記憶し、第２及び第４ビツトは今まで第１及び
第３ビツトに記憶されていた信号を夫々記憶する。以後
、上述の動作を繰返す。他の端子５２ｂ１〜５２ｂ４，
５２ｃ１〜５２ｃ４，５２ｄ１〜５２ｄ４についても同
様である。従つて、端子５２ａ１に生じた第１入力信号
は第１シフト・レジスタの上の２個の出力端子間にシフ
トされる。同様に、第２、第３、・・・・・・・・・及
び第８の入力信号は夫々の２ビツトシフト・レジスタ内
にシフトされる。これら第１シフト・レジスタの内容は
２クロツクパルス毎に同時に対応する第２シフト・レジ
スタに移送され且つ対応するＲＡＭの選択された記憶ア
ドレスに同じ速度で記憶される。第１シフト・レジスタ
が２個のクロツクパルノスを受けて旧情報を新情報と置
換されると、新情報は同様に第２シフト・レジスタに移
送され且つ対応するＲＡＭの次の記憶アドレスに記憶さ
れる。In this storage type, the first
Shift register and multiplexer 56 acts as a pair of two-bit independent shift registers due to the feedback connections therebetween. That is, the first shift register operates in parallel input parallel mode, e.g.
4, first, the terminals 52a1 and 52a3
The input signals from the input terminals are stored in the first and third bits of the first shift register by the clock signal, respectively, and the stored signals are sent to the input terminals of the second and fourth bits of the first shift register via the multiplexer 56. supplied to The next clock signal causes the first and third shift registers to
The bits store new input signals from terminals 52a1 and 52a3, respectively, and the second and fourth bits store the signals previously stored in the first and third bits, respectively. Thereafter, the above-mentioned operation is repeated. Other terminals 52b1 to 52b4,
The same applies to 52c1 to 52c4 and 52d1 to 52d4. Accordingly, the first input signal presented at terminal 52a1 is shifted between the top two output terminals of the first shift register. Similarly, the second, third, . . . and eighth input signals are shifted into respective two-bit shift registers. The contents of these first shift registers are simultaneously transferred every two clock pulses to the corresponding second shift registers and stored at the same rate at the selected storage address of the corresponding RAM. When the first shift register receives two clock pulses to replace old information with new information, the new information is similarly transferred to the second shift register and stored at the next storage address in the corresponding RAM. .

よつて、制御回路１６により８チヤンネルの入力信号は
２倍ｌこ伸長されて１６チヤンネルになる。その結果、
第１入力信号は第１記憶素子群６０ａのＲＡＭＯ）Ａ及
びＢへ、第２入力信号は第１記憶素子群６０ａのＲＡＭ
ＯＣ及びＤへ、・・・・・・そして第８入力信号は第４
記憶素子群６０ｄ（２）ＲＡＭのＣ及びＤに夫々記憶さ
れる。記憶容量及び実効書込み速度は上述の４チヤンネ
ル記憶型式と較べて半分である事に留意されたい。換言
すれば、若し２５６ビツトのＲＡＭが使用されるならば
、各チヤンネルに対する記憶容量は５１２ビツトとなり
、且つ最も速いサンプリング速度（例えば１０ｎｓ）で
は動作しなくなる。１６チヤンネル記憶型式の場合は、
１６個の入力信号が第１図の１６個の入力端子１０に印
加され、対応する入力デジタル信号は１６個の端子５２
ａ１−５２ａ４，５２ｂ１−５２ｂ４，５２ｃ１−５２
ｃ４及び５２ｄ１−５２ｄ４に現われる。Therefore, the control circuit 16 expands the 8-channel input signal by a factor of 2 to create 16 channels. the result,
The first input signal is sent to RAMO A and B of the first storage element group 60a, and the second input signal is sent to RAMO A and B of the first storage element group 60a.
to OC and D, and the 8th input signal is the 4th input signal.
Memory element group 60d(2) is stored in C and D of RAM, respectively. Note that the storage capacity and effective write speed are half compared to the four channel storage type described above. In other words, if 256 bits of RAM are used, the storage capacity for each channel will be 512 bits and will not operate at the fastest sampling rate (eg 10 ns). In the case of 16 channel storage type,
Sixteen input signals are applied to the sixteen input terminals 10 of FIG. 1, and corresponding input digital signals are applied to the sixteen input terminals 52.
a1-52a4, 52b1-52b4, 52c1-52
Appears in c4 and 52d1-52d4.

この記憶型式の設定において、マルチプレクサ５６及び
シフト・レジスタ５８は、マルチプレクサ５６への入力
信号をクロツク発生器２４からのクロツク速度で、直接
シフト・レジスタ５８の出力端子へ並列に伝送する。そ
の結果、各チヤンネル信号は各ＲＡＭの順次の記憶アド
レスにクロツク速度で順次記憶される。各チヤンネル１
個のＲＡＭのみを占有でき、この特定実施例ではＲＡＭ
の記憶容量は２５６ビツトである。この記憶型式におけ
る実効書込み速度は各ＲＡＭの最大書込み速度即ち上述
した８チヤンネル・モード及び４チヤンネル・モードの
κに制限される。従つて、このモードでは最も速い２個
のサンプリング速度は使用できない０上述の説明から理
解される如く、記憶手段２６の全記憶容量は種々のチヤ
ンネル数に応じて全て利用される。In this storage type configuration, multiplexer 56 and shift register 58 transmit the input signal to multiplexer 56 in parallel at the clock rate from clock generator 24 directly to the output terminal of shift register 58. As a result, each channel signal is stored sequentially at the clock speed in sequential storage addresses in each RAM. Each channel 1
of RAM, and in this particular embodiment RAM
The storage capacity of is 256 bits. The effective write speed in this storage type is limited to the maximum write speed of each RAM, ie, κ for the 8-channel mode and 4-channel mode mentioned above. Therefore, in this mode the two fastest sampling rates are not available.As can be seen from the above description, the entire storage capacity of the storage means 26 is fully utilized depending on the different number of channels.

記憶情報の読取りにおいて、各記憶素子群６０の各ＲＡ
ＭＯＡ，Ｂ，Ｃ又はＤからの出力は、出力端子６２ａ１
−６２ａ４，６２ｂ１−６２ｂ４，６２ｃ１−６２ｃ４
及び６２ｄ１−６２ｄ４に抽出され、これらの出力端子
には第１図に示した情報選択器３２が接続される。情報
選択器３２は複数のＡＮＤゲート（図示せず）より成り
、ＡＮＤゲートは型式制御器３０で制御される。記憶動
作と同じ順序で記憶された信号を読出すことにより、入
力情報は情報選択器３２の出力端に再生される。当業者
には周知の如く、記憶手段は必要ならば、それに新情報
を書込む前に消去することもできる。上述の如く種々の
チヤンネル数の選択のために、最大サンプリング速度が
記憶手段の書込み速度を越すとき、警告を発生する本発
明による警告発生手段の好適な一実施例の路線的回路図
を第３図に示す。警告回路５０は主として自走マルチバ
イブレータ部６４、切換え部６６及びランプ６８より成
り、ランプ６８は白熱ランプでも発光ダイオードでもよ
い。自走マルチバイブレータ部６４は１対のトランジス
タ７０及び７２より成り、それらのエミツタは負電圧源
に接続され、コレクタは夫夫負荷抵抗器７４及び７６を
介して接地される。トランジスタ７２のベースはキヤパ
シタ７８を介してトランジスタ７０のコレクタに接続さ
れ且つ抵抗器８０を介して接地される。他方、トランジ
スタ７０のベースはキヤパシタ８２を介してトランジス
タ７２のコレクタに接続され且つ抵抗器８４を介して切
換え部６６に接続される。ランプ６８はランプ駆動トラ
ンジスタ８６のコレクタと接地間に接続され、トランジ
スタ８６のベースは抵抗器８８を介してトランジスタ７
０のコレクタに接続され且つトランジスタ８６のエミツ
タは負電圧源に接続される。切換え部６６は抵抗器８４
の一端と接地間に直列に接続された第１スイツチ部分９
０と第２スイツチ部分９２より成る。In reading storage information, each RA of each storage element group 60
The output from MOA, B, C or D is output terminal 62a1.
-62a4, 62b1-62b4, 62c1-62c4
and 62d1-62d4, and the information selector 32 shown in FIG. 1 is connected to these output terminals. The information selector 32 consists of a plurality of AND gates (not shown), and the AND gates are controlled by the type controller 30. By reading out the stored signals in the same order as the storage operation, the input information is reproduced at the output of the information selector 32. As is well known to those skilled in the art, the storage means can also be erased, if necessary, before new information is written thereto. A schematic circuit diagram of a preferred embodiment of the warning generating means according to the present invention for generating a warning when the maximum sampling rate exceeds the writing speed of the storage means due to the selection of various channel numbers as described above is shown in FIG. As shown in the figure. The warning circuit 50 mainly includes a self-running multivibrator section 64, a switching section 66, and a lamp 68, and the lamp 68 may be an incandescent lamp or a light emitting diode. The free-running multivibrator section 64 consists of a pair of transistors 70 and 72 whose emitters are connected to a negative voltage source and whose collectors are grounded through husband load resistors 74 and 76. The base of transistor 72 is connected to the collector of transistor 70 through capacitor 78 and to ground through resistor 80. On the other hand, the base of transistor 70 is connected to the collector of transistor 72 via capacitor 82 and to switching unit 66 via resistor 84 . Lamp 68 is connected between the collector of lamp drive transistor 86 and ground, and the base of transistor 86 is connected to transistor 7 through resistor 88.
0 and the emitter of transistor 86 is connected to a negative voltage source. The switching unit 66 is a resistor 84
a first switch portion 9 connected in series between one end and ground;
0 and a second switch portion 92.

第１スイツチ部分９０は２個のスイツチ９４及び９６よ
り成り、これらは第１図のサンプリング速度制御器２８
と連動している。第２スイツチ部分９２は３個のスイツ
チ９８，１００及び１０２より成り、これらは第１図の
型式制御器３０と連動している。最も速いサンプリング
速度（例えば１０ｎｓ）ではスイツチ９４が、また２番
目に速いサンプリング速度（例えば２０ｎｓ）ではスイ
ツチ９６が閉じる。スイツチ９８はスイツチ９４と直列
接続され、８チヤンネル型式が選択されるとき閉じる。
スイツチ１００及び１０２は夫々スイツチ９４及び９６
に接続され、型式制御器３０の１６チヤンネル型式で閉
じる。警告回路５０の動作を説明すれば、抵抗器８４ノ
が接地されないとき、トランジスタ７０は非導通であり
、且つトランジスタ７２及び８６は導通であるので、ラ
ンプ６８は発光して正常動作であることを示す。The first switch section 90 consists of two switches 94 and 96, which control the sampling rate controller 28 of FIG.
It is linked with. The second switch section 92 consists of three switches 98, 100 and 102 which are associated with the type controller 30 of FIG. At the fastest sampling rate (eg, 10 ns), switch 94 is closed, and at the second fastest sampling rate (eg, 20 ns), switch 96 is closed. Switch 98 is connected in series with switch 94 and is closed when the eight channel format is selected.
Switches 100 and 102 are switches 94 and 96, respectively.
and closed with a 16-channel model of the model controller 30. To explain the operation of the warning circuit 50, when the resistor 84 is not grounded, the transistor 70 is non-conductive and the transistors 72 and 86 are conductive, so that the lamp 68 emits light to indicate normal operation. show.

然し、抵抗器８４が接地されるとき、自走マルチバイブ
レータ部６４はタイミング・キヤパシタ７８，８２及び
タイミング抵抗器８０，８４でほぼ決まる低周波数（数
ヘルツ以下が望ましい）で発振を開始して、ランプ６８
は警告を発する。型式制御器３０が４チヤンネル・モー
ドではサンプリング速度の設定に関係なく警告は発生し
ない。８チヤンネル型式では最高サンプリング速度の設
定時に警告が発生し、１６チヤンネル型式でも最も速い
サンプリング速度及び次に速いサンプリング速度の設定
の場合に警告を発する事に留意されたい。However, when resistor 84 is grounded, free-running multivibrator section 64 starts oscillating at a low frequency (preferably several hertz or less) approximately determined by timing capacitors 78, 82 and timing resistors 80, 84. lamp 68
issues a warning. When the type controller 30 is in 4-channel mode, no warning is generated regardless of the sampling rate setting. Note that the 8-channel model will issue a warning when the highest sampling rate is set, and the 16-channel model will also issue a warning when the fastest sampling rate and the next fastest sampling rate are set.

警告ランプ６８はデジタル記憶装置の操作者の注意をひ
くフロントパネルの所望位置に配置される。Warning lamp 68 is placed at a desired location on the front panel to attract the attention of the operator of the digital storage device.

然し、警告ランプ６８は常態で発光しているので、ラン
プ６８はパイロツト（又は電源）指示器として、又は第
４図に示され且つ本願出願人に譲渡された米国特許第３
７２５７２４号に開示されたサンプリング速度制御器用
のスイツチ位置指示器の機能をなす様に利用してもよい
。第４図Ａはサンプリング速度制御スイツチのノブの好
適な一実施例の正面図であり、第４図Ｂはその断面図で
ある。制御器のノブ１０４は透明なスカート部分１０６
を有し、その上にサンプリング速度を表わす適当な単位
１１０が適当なインク又は類似材料で印加される。スカ
ート部分１０６に対応するフロントパネル１０８に、上
述した指示／警告ランプ６８が取付けられる。勿論、ス
イツチのノブ１０４はサンプリング速度制御スイツチ装
置１１４の制御軸１１２に連結される。上述の説明より
本発明によるデジタル記憶装置は従来の装置より種々の
利点を有することが明瞭である。However, since warning lamp 68 is normally illuminated, lamp 68 may be used as a pilot (or power) indicator or as shown in FIG. 4 and commonly assigned U.S. Pat.
It may also be used to function as a switch position indicator for the sampling rate controller disclosed in No. 725,724. FIG. 4A is a front view of a preferred embodiment of the sampling rate control switch knob, and FIG. 4B is a cross-sectional view thereof. Control knob 104 has transparent skirt portion 106
, on which suitable units 110 representing the sampling rate are applied with a suitable ink or similar material. Attached to the front panel 108 corresponding to the skirt portion 106 is the indicator/warning lamp 68 described above. Of course, the switch knob 104 is coupled to a control shaft 112 of a sampling rate control switch device 114. From the above description it is clear that the digital storage device according to the invention has various advantages over conventional devices.

即ちデジタル入力信号を制御回路により選択的に伸長す
ると共にＮチヤンネル（ＮはＭ（正の整数）の整数倍）
のデジタル信号に変換して、これらデジタル信号の各々
を、Ｎ個の記憶素子に次のように記憶している。まず、
デジタル入力信号がＮチヤンネルの場合は、記憶素子の
各々がデジタル入力信号の各チヤンネルを記臆する。ま
た、デジタル入力信号がＭチヤンネルの場合は、制御回
路がＭチヤンネルのデジタル入力信号の各チヤンネルを
Ｎ／Ｍ倍に伸長すると共にＮ／Ｍチヤンネルに変換し、
記憶素子のＮ／Ｍ個がデジタル入力信号の各チヤンネル
を記憶する。よつて、デジタル入力信号の各チヤンネル
の最高書込み速度を記憶素子の各々の最高書込み速度、
即ちデジタル入力信号がＮチヤンネルの場合の最高書込
み速度のＮ／Ｍ倍の高速にできると共に、各チヤンネル
当りに記憶容量をデジタル入力信号がＮチヤンネルの場
合のＮ／Ｍ倍に増加できる。更に、サンプリング速度及
び記憶型式即ちチヤンネル数の組合せに応答する警告手
段の使用により、測定誤差を有効に回避できる。警告ラ
ンプをサンプリング速度スイツチ指示器の如き他の手段
と共用することにより、装置を簡単、安価にし且つ操作
者への警告を一層確実にする。入力回路に高低両方のイ
ンピーダンスを備えることにより装置の用途に多用性を
与える。以上の説明は本発明の好適な一実施例のみにつ
いてのものであるが、本発明の要旨を逸脱せずに種々の
変更、変形をなし得ることは当業者には明らかである。That is, the digital input signal is selectively expanded by a control circuit, and N channels (N is an integral multiple of M (positive integer))
Each of these digital signals is stored in N storage elements as follows. first,
If the digital input signal has N channels, each storage element stores each channel of the digital input signal. Further, when the digital input signal is an M channel, the control circuit expands each channel of the M channel digital input signal by N/M times and converts it into an N/M channel,
N/M storage elements store each channel of the digital input signal. Therefore, the maximum writing speed of each channel of the digital input signal is the maximum writing speed of each of the storage elements,
That is, it is possible to increase the maximum writing speed N/M times the maximum writing speed when the digital input signal is N channels, and to increase the storage capacity for each channel to N/M times the maximum write speed when the digital input signal is N channels. Furthermore, measurement errors can be effectively avoided through the use of warning means responsive to a combination of sampling rate and storage type or number of channels. Sharing the warning lamp with other means, such as a sampling rate switch indicator, makes the device simpler, cheaper, and provides more reliable warning to the operator. Providing both high and low impedance in the input circuit provides versatility in the application of the device. Although the above description concerns only one preferred embodiment of the present invention, it will be obvious to those skilled in the art that various changes and modifications can be made without departing from the gist of the present invention.

例えば、記憶容量は拡大でき且つ必要に応じて１，２及
び４の如き異なるチヤンネル数が選択できる。警告ラン
プ６８はブザー又は任意な他の手段で置換してもよい。
また、クロツク信号を入力信号に同期させてもよい。For example, the storage capacity can be expanded and different numbers of channels, such as 1, 2, and 4, can be selected as needed. Warning lamp 68 may be replaced by a buzzer or any other means.
Alternatively, the clock signal may be synchronized with the input signal.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明によるデジタル記憶装置を含む情報記憶
表示装置の好適な一実施例の簡略化したプロツク図、第
２図は第１図の要部の一層詳細なプロツク図、第３及び
４図は本発明による警告手段の路線的回路図及び機械的
構造図であり、１６は制御回路、２６は記憶手段、２８
はサンプリング速度制御器、３０は記憶型式制御器、３
２は情報選択器、５０は警告回路、６０は記憶素子を示
す。FIG. 1 is a simplified block diagram of a preferred embodiment of an information storage and display device including a digital storage device according to the present invention; FIG. 2 is a more detailed block diagram of the main part of FIG. 1; The figures are a schematic circuit diagram and a mechanical structure diagram of the warning means according to the present invention, in which 16 is a control circuit, 26 is a storage means, and 28
is a sampling rate controller, 30 is a storage type controller, 3
2 is an information selector, 50 is a warning circuit, and 60 is a storage element.

Claims (1)

【特許請求の範囲】 １ デジタル入力信号を選択的に伸長してＮチャンネル
（ＮはＭ（正の整数）の整数倍）のデジタル信号に変換
する制御回路と、該制御回路からのＮチャンネルのデジ
タル信号の各々を記憶するＮ個の記憶素子と、上記制御
回路を制御して上記デジタル入力信号及び上記Ｎ個の記
憶素子の対応関係を決定する記憶型式制御器と、上記Ｎ
個の記憶素子から読出されたデジタル信号を上記対応関
係に応じて選択する情報選択器とを具え、上記記憶型式
制御器の制御により、上記デジタル入力信号がＮチャン
ネルの場合、上記記憶素子の各々が上記デジタル入力信
号の各チャンネルを記憶し、上記デジタル入力信号がＭ
チャンネルの場合、上記制御回路が上記Ｍチャンネルの
デジタル入力信号の各チャンネルをＮ／Ｍ倍に伸長する
と共にＮ／Ｍチャンネルに変換し、上記記憶素子のＮ／
Ｍ個が上記デジタル入力信号の各チャンネルを記憶する
ことを特徴とするデジタル記憶装置。 ２ デジタル入力信号をサンプルすると共に選択的に伸
長してＮチャンネル（ＮはＭ（正の整数）の整数倍）の
デジタル信号に変換する制御回路と、該制御回路のサン
プル速度を設定するサンプリング速度制御器と、上記制
御回路からのＮチャンネルのデジタル信号の各々を記憶
するＮ個の記憶素子と、上記制御回路を制御して上記デ
ジタル入力信号及び上記Ｎ個の記憶素子の対応関係を決
定する記憶型式制御器と、上記Ｎ個の記憶素子から読出
されたデジタル信号を上記対応関係に応じて選択する情
報選択器と、上記サンプル速度及び上記対応関係に応じ
て警告を発生する警告回路とを具え、上記記憶型式制御
器の制御により、上記デジタル入力信号がＮチャンネル
の場合、上記記憶素子の各々が上記デジタル入力信号の
各チャンネルを記憶し、上記デジタル入力信号がＭチャ
ンネルの場合、上記制御回路が上記Ｍチャンネルのデジ
タル入力信号の各チャンネルをＮ／Ｍ倍に伸長すると共
にＮ／Ｍチャンネルに変換し、上記記憶素子のＮ／Ｍ個
が上記デジタル入力信号の各チャンネルを記憶し、上記
警告回路は上記サンプリング速度が上記対応関係により
決まる上記デジタル入力信号の各チャンネルの最高書込
み速度よりも高速に設定されたときに警告を発生するこ
とを特徴とするデジタル記憶装置。[Claims] 1. A control circuit that selectively expands a digital input signal and converts it into N-channel digital signals (N is an integral multiple of M (positive integer)); and N storage elements that store each of the digital signals; a storage type controller that controls the control circuit to determine the correspondence between the digital input signal and the N storage elements;
an information selector that selects the digital signals read from the N-channel storage elements according to the correspondence relationship, and under the control of the storage type controller, when the digital input signal is of N channels, each of the storage elements stores each channel of the digital input signal, and the digital input signal is M
In the case of a channel, the control circuit expands each channel of the M-channel digital input signal by N/M times and converts it into N/M channels, and converts the M-channel digital input signal to N/M channels.
A digital storage device, characterized in that M stores each channel of the digital input signal. 2. A control circuit that samples and selectively expands a digital input signal and converts it into an N-channel (N is an integral multiple of M (positive integer)) digital signal, and a sampling rate that sets the sampling rate of the control circuit. a controller; N storage elements for storing each of the N channels of digital signals from the control circuit; and controlling the control circuit to determine the correspondence between the digital input signal and the N storage elements. a storage type controller, an information selector that selects digital signals read from the N storage elements according to the correspondence relationship, and a warning circuit that generates a warning according to the sample rate and the correspondence relationship. Under the control of the storage type controller, when the digital input signal is N channels, each of the storage elements stores each channel of the digital input signal, and when the digital input signal is M channels, the control a circuit expands each channel of said M-channel digital input signal by N/M times and converts it into N/M channels; said N/M storage elements store each channel of said digital input signal; A digital storage device characterized in that the warning circuit generates a warning when the sampling speed is set higher than the maximum writing speed of each channel of the digital input signal determined by the correspondence relationship.