JPS5915327A - Pulse amplifying circuit - Google Patents

Abstract

PURPOSE:To improve the rise response characteristics of an output voltage waveform without increasing the power consumption, by connecting a bias supplying field effect transistor to the input electrode of a switching element. CONSTITUTION:When the input signal voltage Vi is switched to an H level at a time point t1, a transistor TRQ2 is turned on. At the same time, an MOSTRQ3 and a TRQ1 are turned off to set the output voltage V0 at 0V. Then the voltage Vi is changed to 0V at a time point t2, a TRQ2 is turned off. Then the gate voltage of a TRQ3 rises up suddenly to turn on the TRQ3. As a result, a sufficiently large base current is supplied to the base of a TRQ1. Thus the TRQ1 is suddenly turned on. Therefore the voltage V0 rises suddenly up to Va1 at the point t2. In such a way, it is possible to have a sudden rise of the voltage V0 without reducing the value of a bias supplying resistance RB. This circut prevents dullness at the front edge part of an output voltage waveform without increasing an increment of power consumption within a circuit.

Description

【発明の詳細な説明】 蛛）発明の分野 本発明はパルス増幅回路に係り、特にガス放電表示パネ
ルやエレクトロルミネッセンス表示パネル等の表示装置
すなわち容量性負荷を駆動するために用いられる高電圧
パルス増幅回路に関するものである。[Detailed Description of the Invention] Field of the Invention The present invention relates to a pulse amplification circuit, and particularly to a high voltage pulse amplification circuit used for driving a display device such as a gas discharge display panel or an electroluminescence display panel, that is, a capacitive load. It is related to circuits.

（ｂ）　　従来技術と問題点 第１図は前記のような表示装置を駆動するために用いら
ねていたパルス増幅回路の１例構成を示す図である。図
においてＱ、１およびＱ、２はスイッチング素子となる
ｊ・ヲンジスタであり、それらトランｓ）、ｘｐＱ、１
．Ｑ２は電源端子１および２間にダイオード■〕１を介
して直列接続される。そしてトランジスタＱ２の入力″
’ｒｌ［すなわちベースは信号入力端子３に接続され、
またトランジスタＱ、１の入力電極つまりペースはトラ
ンジスタＱ、２の出力電極であるコレクタに接続される
とともにバイアス供給用抵抗素子１９Ｂを介して端子４
に接続される。この端子４には図示を省略したがバイア
ス電源が接続されて電圧＋ｖａ２が印加される。さらに
トランジスタＱ１のエミッタは出力端子５に接続さｉｌ
、その出力端子５には容量性負荷ＣＬが接続される。ま
た端子ｌには電圧＋Ｖａｌが印加されている。このよう
な構成において、信号入力端子８に第２図ｖ１で示した
入力信号電圧が入力される。(b) Prior Art and Problems FIG. 1 is a diagram showing an example of the configuration of a pulse amplification circuit that has been used to drive the above-mentioned display device. In the figure, Q,1 and Q,2 are switching elements, and these transistors s), xpQ,1
．． Q2 is connected in series between power supply terminals 1 and 2 via a diode (1). and the input of transistor Q2''
'rl [i.e. the base is connected to signal input terminal 3,
Further, the input electrode of the transistor Q, 1, that is, the pace, is connected to the collector, which is the output electrode of the transistor Q, 2, and is connected to the terminal 4 through the bias supply resistor element 19B.
connected to. Although not shown, a bias power supply is connected to this terminal 4, and a voltage +va2 is applied thereto. Furthermore, the emitter of transistor Q1 is connected to output terminal 5.
, a capacitive load CL is connected to its output terminal 5. Further, a voltage +Val is applied to the terminal l. In such a configuration, the input signal voltage shown at v1 in FIG. 2 is input to the signal input terminal 8.

いま入力信号電圧■１がタイミングｔ１においてＯＶか
ら１Ｈルぺ／ｌ／に切替るとトランジスタＱ２がオンに
なると同時にトランジスタＱ１がオフに切替り、第２図
ＶＯで示すように出力電圧ｖＯはＯＶ七なる。なおダイ
オードＤ１は、トランジスタＱ、２がオン状類の時、出
力端子５と端子２間に導通路を与えるためと、前述のよ
うにトランジスタ（、）、　ｌがオフとなる際に、ダイ
オードＤ】に生じる順方向電圧降下を利用してトランジ
スタＱｌをより確実にオフ状態にするためと、さらに後
述するがトランジスタＱ、ｌをオンするバイアス電流が
出力端子す側に流れるのに阻止するために挿入したもの
である。次にタイミングｔ２において入力信Ｊ＋電圧ｖ
ｉがゞＨ’　レベルからＯＶに切替るとトランジスタＱ
２がオフになるとともにトランジスタＱ、１がオンとな
る。この際、トランジスタＱ、２Ｋ　Ｈ出力容＠Ｃｏが
存在するので、トランジスタＱ、１に対するバイアス電
圧はバイアス供給用抵抗素子ＲＢと前記出力容量Ｃｏと
の積で定まる時定数に応じて上昇することとなる。しか
して、バイアス供給用抵抗素子ＲＢの値が大きいと、ト
ランジスタＱ１がオンとなる際にそのトランジスタＱｌ
に充分なベース電流が供給できず、出力電圧ＶＯの立−
Ｌかり波形がなまり、シャープな波形が得らｉｚなくな
る。一方、このような出力電圧波形のなまりを防ぐため
にバイアス供給用抵抗素子ＲＢの値を小さくすることも
考えられるが、その場合にはトランジス〃Ｑ２がオン状
態の時、その抵抗素子ＲＢを通して流れる無効電流が増
え、回路内での消費電力の増大を招くという欠点がある
。Now, when the input signal voltage ■1 switches from OV to 1H rpe/l/ at timing t1, transistor Q2 turns on and at the same time transistor Q1 turns off, and the output voltage vO becomes OV as shown by VO in Figure 2. Seven. Note that the diode D1 is used to provide a conductive path between the output terminal 5 and the terminal 2 when the transistors Q and 2 are in the on state, and to provide a conductive path between the output terminal 5 and the terminal 2 when the transistors Q and 2 are in the on state, and as described above, when the transistors Q and I are in the off state, the diode D ] In order to more reliably turn off the transistor Ql by utilizing the forward voltage drop that occurs at This is what was inserted. Next, at timing t2, input signal J + voltage v
When i switches from ゞH' level to OV, transistor Q
2 is turned off and transistors Q and 1 are turned on. At this time, since the transistor Q, 2K H output capacitance @Co exists, the bias voltage for the transistor Q,1 increases according to the time constant determined by the product of the bias supply resistance element RB and the output capacitance Co. Become. Therefore, if the value of the bias supply resistance element RB is large, when the transistor Q1 is turned on, the transistor Ql
Sufficient base current cannot be supplied to the output voltage VO.
The L waveform becomes dull and a sharp waveform cannot be obtained. On the other hand, in order to prevent such rounding of the output voltage waveform, it is possible to reduce the value of the bias supply resistance element RB, but in that case, when the transistor Q2 is in the on state, the reactive voltage flowing through the resistance element RB The drawback is that the current increases, leading to an increase in power consumption within the circuit.

（Ｃ）発明のＬ１的 本発明は前述の点に鑑み彦されたもので、消費電力の増
大を招くことなく出力電圧波形の立上がり応答特性を改
善した構成のパルス増幅回路の提供を目的とするもので
ある。(C) L1 aspect of the invention The present invention has been developed in view of the above-mentioned points, and aims to provide a pulse amplification circuit having a configuration that improves the rising response characteristics of the output voltage waveform without increasing power consumption. It is something.

ｌ）発明の構成 本発明によるパルス増幅回路は、２つの電源端子間に１
対のスイッチング素子を直列接続し、かつ一方のスイッ
チング素子の入力電極全信号入力端子に接続してなる構
成において、上記他方のスイッチング素子の入力電極に
バイアス供給用電界効果トランジスタを接続し、当該電
界効果トランジスタの制御電極をバイアス供給用抵抗素
子を介してバイアス電源に接続するとともに上記一方の
スイッチング素子の出力電極に接続したことを特徴とす
るものである。l) Structure of the Invention The pulse amplification circuit according to the present invention has a
In a configuration in which a pair of switching elements are connected in series and the input electrode of one switching element is connected to all signal input terminals, a bias supply field effect transistor is connected to the input electrode of the other switching element, and the electric field It is characterized in that the control electrode of the effect transistor is connected to a bias power source via a bias supply resistance element and also connected to the output electrode of one of the switching elements.

（θ）発明の実施例 以下本発明の実施例につき図面を参照して説明する。(θ) Examples of the invention Embodiments of the present invention will be described below with reference to the drawings.

第８図は本発明によるパルス増幅回路の１例構成を示す
図であって、第１図と同等部分には同一符号をイスｊし
た。図においてＱ、ｌおよびＱ２はスイッチング素子と
なるパイポーラトランジスタであり、それらトランジス
タＱ１．Ｑ２は電源端子ｌおよび２間にダイオードＤ１
．ｌ）２を介して直列接続される。そしてトランジスタ
Ｑ２の入力［１Ｍつまりベースは信号入力端子８に接続
される。またトランジスタＱ］のエミッタは出力端子５
に接続され、その出力端子５には容量性負荷ＣＬが接続
される。ここまでの構成は従来のものとさして変らない
が１本発明によるパルス増幅回路においては、トランジ
スタ（々、］に対するバイアス供給用電界効果トランジ
スタＱ３が設けである。この電界効果トランジスタＱ３
け■）チャンネル形絶縁ゲート電界効果１ワンジスタ（
以下ＭＯ３Ｔと略称する）で構成される。そしてそのＭ
Ｏ３ＴＱ３のソースはトランジスタＱ、１の入力電極す
なわちベースに接続され、ドレインは例えば′Ｍ、源端
子ｌに接続される。FIG. 8 is a diagram showing an example of the configuration of a pulse amplification circuit according to the present invention, and parts equivalent to those in FIG. 1 are given the same reference numerals. In the figure, Q, l and Q2 are bipolar transistors serving as switching elements, and these transistors Q1. Q2 is a diode D1 between power supply terminals l and 2.
．． l) connected in series via 2. The input [1M, that is, the base of the transistor Q2 is connected to the signal input terminal 8. Also, the emitter of the transistor Q] is the output terminal 5
, and a capacitive load CL is connected to its output terminal 5. The configuration up to this point is not much different from the conventional one, but one difference is that the pulse amplification circuit according to the present invention includes a field effect transistor Q3 for supplying bias to the transistor(s).This field effect transistor Q3
ke■) Channel type insulated gate field effect one transistor (
(hereinafter abbreviated as MO3T). And that M
The source of O3TQ3 is connected to the input electrode or base of transistor Q,1, and the drain is connected to source terminal l, for example 'M.

またλ４０ＳＴ　Ｑ、ａの制御電極つまりゲートはバイ
アス供給用抵抗素子ＲＢを介して端子４に接続されると
ともにトランジスタＱ２の出力電極すなわちコレクタに
接続される。なお端子４には図示を省略したがバイアス
電源が接続されて電圧−４−ＶＩＯＬ２が印加されてい
る。またダイオード１〕２ば、トランジスタＱ２がオン
状態の時に出力端子５と端一７２間にダイオードｌ）ｌ
とともに導通路を与えるためと、ｈ４０ｓＴＱ、３がオ
フとなる際にダイオードＤＱに生じる順方向電圧降下を
利用してｌν４０ＳＴ　Ｑ、３をより確実にオフ状部に
するためと、さらにＭ　ＯＳ　ＴＱａ　ｔオンするため
のバイアス電圧が出力端子す側に逆供給されるのをダイ
オードＤｌとともに■止するために挿入したものである
。またダイオードＤ２をツェナダイオードで構成してＭ
Ｏ３ＴＱ３のゲート・ソース間の過電圧による破壊を防
止するようだしてもよい。Further, the control electrode or gate of λ40ST Q,a is connected to the terminal 4 via the bias supply resistance element RB, and is also connected to the output electrode or collector of the transistor Q2. Although not shown, a bias power supply is connected to the terminal 4, and a voltage -4-VIOL2 is applied thereto. In addition, when the transistor Q2 is in the on state, a diode l)l is connected between the output terminal 5 and the terminal 72.
In order to provide a conductive path and to make lv40STQ,3 more reliably in the off state by using the forward voltage drop that occurs in the diode DQ when h40sTQ,3 turns off, This is inserted together with the diode Dl to prevent the bias voltage for turning on from being reversely supplied to the output terminal side. In addition, the diode D2 is configured with a Zener diode.
It may be possible to prevent destruction due to overvoltage between the gate and source of O3TQ3.

このような構成において、信号入力端子８に第４図Ｖｉ
で示した入力信号電圧が入力される。いま入力信号電圧
ｖ１がタイミングｔ１において０■から１Ｈルベルに切
替るとトランジスタＱ２がオンになると同時にＭＯ８Ｔ
　ＱａならびｆトランジスタＱ１がオフに切替って第４
図Ｖ○で示すように出力電圧ＶｏはＯＶとなる。次にタ
イミングｊｐＩＣおいて入力信号電圧Ｖｉが９Ｈルべ／
ｌ／カら０■に切替るとトランジスタＱ２がオフになる
と同時にＭＯ３Ｔ　Ｑａがオンとなり、そのＭＯ８ＴＱ
ａによってトランジスタＱｌにベース電流が供給されて
トランジスタＱ１も同時にオンとなる。この際、トラン
ジスタＱ１１がオフ状態になると、その出力容ｉｃｏに
バイアス供給用抵抗素子ＲＢを通して電流が流れ、ＭＯ
８ＴＱ、３のゲート回位が上昇してＭＯ３’ｌ’　Ｑ、
３がオン状態となる。ところで、従来のように（第１図
参照）バイアス供給用抵抗素子ＲＢにパイボーラトヲン
ジスタＱ、１が接続されている場合には、その抵抗素子
ＲＢには出力容量ＣＯに流１１る電流とトランジスタＱ
ｌのベース電流とが流れることとなり、バイアス供給用
抵抗素子ＲＨの電圧降下は前記閾電流によって生じる。In such a configuration, the signal input terminal 8 is
The input signal voltage shown in is input. Now, when the input signal voltage v1 switches from 0■ to 1H level at timing t1, transistor Q2 turns on and at the same time MO8T
Qa and f transistor Q1 are switched off and the fourth
As shown by V○ in the figure, the output voltage Vo becomes OV. Next, at the timing jpIC, the input signal voltage Vi becomes 9H rube/
When switching from l/k to 0, transistor Q2 turns off and at the same time MO3T Qa turns on, and its MO8TQ
A base current is supplied to the transistor Ql by a, and the transistor Q1 is also turned on at the same time. At this time, when the transistor Q11 is turned off, a current flows through its output capacitor ico through the bias supply resistance element RB, and the MO
8TQ, the gate polarization of 3 increases and MO3'l'Q,
3 is turned on. By the way, when the piezoelectric transistor Q,1 is connected to the bias supply resistance element RB as in the conventional case (see Fig. 1), the resistance element RB has a current 11 flowing through the output capacitor CO. transistor Q
A base current of l flows, and a voltage drop across the bias supplying resistance element RH is caused by the threshold current.

これに対して、本発明の場合（第８図参照）、ＭＯＳ　
Ｔ　Ｑｌ、、のゲートにバイアス供給用抵抗素子ＲＢが
接続されており、ＭＯ３ＴＱ、３のゲートには電流は流
れない、従ってバイアス供給用抵抗素子ＦＢには出力容
量Ｃｏに流れる電流のみが流れ、その抵抗素子ＲＢの電
圧降下は従来の回路に比べて小さくなる。その故にバイ
アス供給用抵抗素子ＦＩＢが同鎮であると仮定すれば１
本発明による回路においては、１〜！ｌ０８ＴＱ、ａの
ゲート電圧は従来の回路に比べて速く上昇することとな
る、しかしてタイミングｔ２においてトランジスタＱ２
がオフに切替ると急激にＭＯ３Ｔ　Ｑ、３のゲート電圧
が上昇してＭＯ８ＴＱ３がオンとなり、それに従ってト
ランジスタＱ１のベースに充分大きなぺ一７電流が供給
され、トランジスタＱ、１は急激にオン状態に切替る。On the other hand, in the case of the present invention (see FIG. 8), the MOS
A bias supply resistance element RB is connected to the gate of T Ql, , and no current flows through the gate of MO3TQ, 3.Therefore, only the current flowing to the output capacitor Co flows through the bias supply resistance element FB. The voltage drop across the resistive element RB is smaller than in the conventional circuit. Therefore, assuming that the bias supply resistor FIB is of the same size, 1
In the circuit according to the invention, 1~! The gate voltage of l08TQ,a will rise faster than in the conventional circuit, so at timing t2, the gate voltage of transistor Q2
When switched off, the gate voltage of MO3T Q,3 suddenly rises and MO8TQ3 turns on, and accordingly, a sufficiently large current is supplied to the base of transistor Q1, and transistor Q,1 suddenly turns on. Switch to.

そしてタイミングｔ２において出力電圧Ｖ。Then, at timing t2, the output voltage V.

は急激に＋−Ｖａｌに立上がる。かくして、バイアス供
給用抵抗素子ＲＢの値を小さくしなくても出力電圧Ｖｏ
の立上がり応答特性を急峻にすることができ、その結果
、回路内における消費電力の増大を招くことなく、出力
電圧波形前縁部のなまりを防止することが可能となるの
である。suddenly rises to +-Val. In this way, the output voltage Vo can be increased without reducing the value of the bias supply resistance element RB.
As a result, it is possible to prevent the front edge of the output voltage waveform from becoming rounded without increasing the power consumption in the circuit.

次に第５図は本発明によるパルス増幅回路の他の実施例
の構成を示す図であり、電圧＋ｖＣＣが印加された端子
２と電圧−Ｍａｌが印加された端子ｌとの間にｌ・ヲン
ジスタＱｌおよびＱ２がダイオードＤＩならびにＤ２を
介して直列接続される。そしてトランジスタＱ１のベー
スは信号入力端子３に接続される。またトランジスタＱ
２のベースと端子ｌとの間にはＭＯ３ＴＱ、ａが接続さ
れ、さらにＭＯ３Ｔ　Ｑｓのゲートはバイアス供給用抵
抗素子ＲＢを介して電圧−ｖａ２が印加された端子４に
接続されるトドもにトランジスタＱ１のコレクタに接続
しである。なお前記ＭＯ８ＴＱａはｐチャネル形絶縁ゲ
ートｔｌＥ■効果ｌ・ワンジスタで構成される。またト
ランジスタＱ２のエミッタは出力端子５に接続され、そ
の出力端子５には容敬性負（ｉ！７０Ｌが接続される。Next, FIG. 5 is a diagram showing the configuration of another embodiment of the pulse amplification circuit according to the present invention, in which an l voltage resistor is connected between the terminal 2 to which the voltage +vCC is applied and the terminal l to which the voltage -Mal is applied. Ql and Q2 are connected in series via diodes DI and D2. The base of transistor Q1 is connected to signal input terminal 3. Also transistor Q
MO3TQ,a is connected between the base of 2 and terminal l, and the gate of MO3TQs is connected to terminal 4 to which voltage -va2 is applied via bias supply resistance element RB. It is connected to the collector of Q1. Note that the MO8TQa is composed of a p-channel type insulated gate tlE■ effect l one transistor. Further, the emitter of the transistor Q2 is connected to the output terminal 5, and the output terminal 5 is connected to the negative voltage (i!70L).

このような構成において信号入力端子８に第６図ｖコ−
で示した入力信号電圧が入力されも。いま入力信号電圧
Ｖ１−がタイミングｔ１においてゞＨ’レベルからＯｖ
に切替るとトランジスタＱ１がオンに切替ると同時にＭ
Ｏ８ＴＱ、３＋　　）ッンジスタＱ、２がオフに切替っ
て第６図ｖＯで示すように出力電圧ｖＯは＋ＶＯＯに切
替る。次にタイミングｔ２に秒いて入力信号電圧ｖｉが
ＯＶから“丁（′　レヘルに９）替るとトランジスタＱ
ｌカオフに切替る。この際、トランジスタＱ、１の出力
容儀Ｃｏにバイアス供給用抵抗素子ＲＢを通して電流が
流ノ１、前述の第８図で説明したき同様にＭ　ＯＳ　’
１’Ｑ３のゲートには急激に順方向バイアス電圧が印加
される。そしてＩφｏｓ’ｒＱ、は急激にオン状態に切
替り、トランジスタＱ２に充分なベース電流が供給され
る結果、１−フンジスタＱ２は急激にオン状態に切替る
。そして第６図Ｖｏで示すように出力電圧Ｖｏはタイミ
ングｔ２において＋ＶＯＯから−ｖａ１に急激に切替っ
て、出力電圧波形前縁部のなｔｂを防止することができ
、シャープな出力電圧波形が得られる。In such a configuration, the signal input terminal 8 is connected to the V code shown in FIG.
Even if the input signal voltage shown in is input. Now, the input signal voltage V1- changes from ゞH' level to Ov at timing t1.
When switching to , transistor Q1 turns on and at the same time M
O8TQ,3+) register Q,2 is switched off and the output voltage vO is switched to +VOO as shown at vO in FIG. Next, at timing t2, when the input signal voltage vi changes from OV to 9, the transistor Q
Switch to power off. At this time, a current flows through the bias supply resistor RB to the output capacitor Co of the transistors Q and 1, and as explained in FIG.
A forward bias voltage is suddenly applied to the gate of 1'Q3. Then, Iφos'rQ suddenly switches to the on state, and as a result of supplying sufficient base current to the transistor Q2, the 1-fungi transistor Q2 suddenly switches to the on state. Then, as shown in FIG. 6 Vo, the output voltage Vo abruptly switches from +VOO to -va1 at timing t2, making it possible to prevent the unevenness tb at the leading edge of the output voltage waveform, resulting in a sharp output voltage waveform. It will be done.

なお前述の実施例ではスイッチング素子Ｑ】およびＱ、
ｇを１個のバイポーラトランジスタで構成した場合につ
いて説明したが、１個に限らず複数個の組合せでスイッ
チング素子を構成することもできるし、またバイポーラ
トランジスタ以外に例えば電界効果トランジスタやサイ
リスタ等のその他のスイッチング素子を用いることも勿
論可能である。さらにまた、本発明は電源端子ｌとバイ
アス電源用端子４とを別々に設けることに限定されるも
のではなく、前記端子をいずれか一方の端子に共通接続
して共通の電源を用いることも勿論可能である。In the above embodiment, the switching elements Q] and Q,
Although we have explained the case where g is composed of one bipolar transistor, the switching element is not limited to one, but can also be composed of a combination of multiple elements, and in addition to bipolar transistors, other elements such as field effect transistors and thyristors can be used. Of course, it is also possible to use a switching element. Furthermore, the present invention is not limited to separately providing the power supply terminal 1 and the bias power supply terminal 4, and it goes without saying that the terminals may be commonly connected to one of the terminals to use a common power supply. It is possible.

（ｆ）　　発明の効果 以上の説明から明らかなように、本発明によれば回路内
の消１１！電力の増大を招くことなくシャープな出力パ
ルス電圧波形が得られるので、多数のペルス増幅回路を
容易に集積化することが可能となり、その実用的効果は
大である。(f) Effects of the Invention As is clear from the above explanation, according to the present invention, 11! Since a sharp output pulse voltage waveform can be obtained without causing an increase in power, it becomes possible to easily integrate a large number of pulse amplifier circuits, and its practical effects are great.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のパルス増幅回路の構成を示す図、第２図
は第１図における入力電圧波形と出力１に圧波形を示す
図、第８図は本発明によるパルス増幅回路の１例構成を
示す図、第４図は第８Ｍにおける入力電圧波形と出力電
圧波形を示す図、第５図は本発明によるパルス増幅回路
のその他の実施例の構成を示す図、第６図は第５図にお
ける入力電圧波形と出力電圧波形を示す図である。 図において、ｌおよび２は電源端子、３は信号入力端子
、４はバイアス電源用端子、ｂけ出力端子、Ｑ、１およ
びＱ２はスイッチング素子、Ｑ８は電界効果トランジス
タ、ＲＢはバイアス供給用抵抗素子をそれぞれ示す。 第１図 第３１頒 第２図 ｔ＋　（２ 第４図 １ ｔ＋　　　ｔ２ 第５図 第６図 ｔ＋　ＢFIG. 1 is a diagram showing the configuration of a conventional pulse amplification circuit, FIG. 2 is a diagram showing the input voltage waveform and pressure waveform at output 1 in FIG. 1, and FIG. 8 is an example configuration of a pulse amplification circuit according to the present invention. FIG. 4 is a diagram showing the input voltage waveform and output voltage waveform in No. 8M, FIG. 5 is a diagram showing the configuration of another embodiment of the pulse amplification circuit according to the present invention, and FIG. It is a figure showing an input voltage waveform and an output voltage waveform in . In the figure, l and 2 are power supply terminals, 3 is a signal input terminal, 4 is a bias power supply terminal, b is an output terminal, Q, 1 and Q2 are switching elements, Q8 is a field effect transistor, and RB is a resistance element for bias supply. are shown respectively. Figure 1 Figure 31 Distribution Figure 2 t+ (2 Figure 4 1 t+ t2 Figure 5 Figure 6 t+ B

Claims (1)

【特許請求の範囲】[Claims] ２つの電源端子間に１対のスイッチング素子を直列接続
し、かつ一方のスイッチング素子の入力電極全信号入力
端子に接続してなる構成において、上記他方のスイッチ
ング素子の入力［１１にバイアス供給用電界効果トラン
ジスタを接続し、当該電界効果トランジスタの制御電極
をバイアス供給用抵抗素子を介してバイアス電源に接続
するとともに上記一方のスイッチング素子の出力電極に
接続したことを特徴とするパルス増幅回路。In a configuration in which a pair of switching elements are connected in series between two power supply terminals, and the input electrodes of one switching element are all connected to the signal input terminals, an electric field for bias supply is applied to the input [11] of the other switching element. 1. A pulse amplification circuit comprising an effect transistor connected thereto, a control electrode of the field effect transistor connected to a bias power supply via a bias supply resistor element, and connected to an output electrode of one of the switching elements.