JPS5915327A - Pulse amplifying circuit - Google Patents
Pulse amplifying circuitInfo
- Publication number
- JPS5915327A JPS5915327A JP12393682A JP12393682A JPS5915327A JP S5915327 A JPS5915327 A JP S5915327A JP 12393682 A JP12393682 A JP 12393682A JP 12393682 A JP12393682 A JP 12393682A JP S5915327 A JPS5915327 A JP S5915327A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- turned
- terminal
- bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】
蛛)発明の分野
本発明はパルス増幅回路に係り、特にガス放電表示パネ
ルやエレクトロルミネッセンス表示パネル等の表示装置
すなわち容量性負荷を駆動するために用いられる高電圧
パルス増幅回路に関するものである。[Detailed Description of the Invention] Field of the Invention The present invention relates to a pulse amplification circuit, and particularly to a high voltage pulse amplification circuit used for driving a display device such as a gas discharge display panel or an electroluminescence display panel, that is, a capacitive load. It is related to circuits.
(b) 従来技術と問題点
第1図は前記のような表示装置を駆動するために用いら
ねていたパルス増幅回路の1例構成を示す図である。図
においてQ、1およびQ、2はスイッチング素子となる
j・ヲンジスタであり、それらトランs)、xpQ、1
.Q2は電源端子1および2間にダイオード■〕1を介
して直列接続される。そしてトランジスタQ2の入力″
’rl[すなわちベースは信号入力端子3に接続され、
またトランジスタQ、1の入力電極つまりペースはトラ
ンジスタQ、2の出力電極であるコレクタに接続される
とともにバイアス供給用抵抗素子19Bを介して端子4
に接続される。この端子4には図示を省略したがバイア
ス電源が接続されて電圧+va2が印加される。さらに
トランジスタQ1のエミッタは出力端子5に接続さil
、その出力端子5には容量性負荷CLが接続される。ま
た端子lには電圧+Valが印加されている。このよう
な構成において、信号入力端子8に第2図v1で示した
入力信号電圧が入力される。(b) Prior Art and Problems FIG. 1 is a diagram showing an example of the configuration of a pulse amplification circuit that has been used to drive the above-mentioned display device. In the figure, Q,1 and Q,2 are switching elements, and these transistors s), xpQ,1
.. Q2 is connected in series between power supply terminals 1 and 2 via a diode (1). and the input of transistor Q2''
'rl [i.e. the base is connected to signal input terminal 3,
Further, the input electrode of the transistor Q, 1, that is, the pace, is connected to the collector, which is the output electrode of the transistor Q, 2, and is connected to the terminal 4 through the bias supply resistor element 19B.
connected to. Although not shown, a bias power supply is connected to this terminal 4, and a voltage +va2 is applied thereto. Furthermore, the emitter of transistor Q1 is connected to output terminal 5.
, a capacitive load CL is connected to its output terminal 5. Further, a voltage +Val is applied to the terminal l. In such a configuration, the input signal voltage shown at v1 in FIG. 2 is input to the signal input terminal 8.
いま入力信号電圧■1がタイミングt1においてOVか
ら1Hルぺ/l/に切替るとトランジスタQ2がオンに
なると同時にトランジスタQ1がオフに切替り、第2図
VOで示すように出力電圧vOはOV七なる。なおダイ
オードD1は、トランジスタQ、2がオン状類の時、出
力端子5と端子2間に導通路を与えるためと、前述のよ
うにトランジスタ(、)、 lがオフとなる際に、ダイ
オードD】に生じる順方向電圧降下を利用してトランジ
スタQlをより確実にオフ状態にするためと、さらに後
述するがトランジスタQ、lをオンするバイアス電流が
出力端子す側に流れるのに阻止するために挿入したもの
である。次にタイミングt2において入力信J+電圧v
iがゞH’ レベルからOVに切替るとトランジスタQ
2がオフになるとともにトランジスタQ、1がオンとな
る。この際、トランジスタQ、2K H出力容@Coが
存在するので、トランジスタQ、1に対するバイアス電
圧はバイアス供給用抵抗素子RBと前記出力容量Coと
の積で定まる時定数に応じて上昇することとなる。しか
して、バイアス供給用抵抗素子RBの値が大きいと、ト
ランジスタQ1がオンとなる際にそのトランジスタQl
に充分なベース電流が供給できず、出力電圧VOの立−
Lかり波形がなまり、シャープな波形が得らizなくな
る。一方、このような出力電圧波形のなまりを防ぐため
にバイアス供給用抵抗素子RBの値を小さくすることも
考えられるが、その場合にはトランジス〃Q2がオン状
態の時、その抵抗素子RBを通して流れる無効電流が増
え、回路内での消費電力の増大を招くという欠点がある
。Now, when the input signal voltage ■1 switches from OV to 1H rpe/l/ at timing t1, transistor Q2 turns on and at the same time transistor Q1 turns off, and the output voltage vO becomes OV as shown by VO in Figure 2. Seven. Note that the diode D1 is used to provide a conductive path between the output terminal 5 and the terminal 2 when the transistors Q and 2 are in the on state, and to provide a conductive path between the output terminal 5 and the terminal 2 when the transistors Q and 2 are in the on state, and as described above, when the transistors Q and I are in the off state, the diode D ] In order to more reliably turn off the transistor Ql by utilizing the forward voltage drop that occurs at This is what was inserted. Next, at timing t2, input signal J + voltage v
When i switches from ゞH' level to OV, transistor Q
2 is turned off and transistors Q and 1 are turned on. At this time, since the transistor Q, 2K H output capacitance @Co exists, the bias voltage for the transistor Q,1 increases according to the time constant determined by the product of the bias supply resistance element RB and the output capacitance Co. Become. Therefore, if the value of the bias supply resistance element RB is large, when the transistor Q1 is turned on, the transistor Ql
Sufficient base current cannot be supplied to the output voltage VO.
The L waveform becomes dull and a sharp waveform cannot be obtained. On the other hand, in order to prevent such rounding of the output voltage waveform, it is possible to reduce the value of the bias supply resistance element RB, but in that case, when the transistor Q2 is in the on state, the reactive voltage flowing through the resistance element RB The drawback is that the current increases, leading to an increase in power consumption within the circuit.
(C)発明のL1的
本発明は前述の点に鑑み彦されたもので、消費電力の増
大を招くことなく出力電圧波形の立上がり応答特性を改
善した構成のパルス増幅回路の提供を目的とするもので
ある。(C) L1 aspect of the invention The present invention has been developed in view of the above-mentioned points, and aims to provide a pulse amplification circuit having a configuration that improves the rising response characteristics of the output voltage waveform without increasing power consumption. It is something.
l)発明の構成
本発明によるパルス増幅回路は、2つの電源端子間に1
対のスイッチング素子を直列接続し、かつ一方のスイッ
チング素子の入力電極全信号入力端子に接続してなる構
成において、上記他方のスイッチング素子の入力電極に
バイアス供給用電界効果トランジスタを接続し、当該電
界効果トランジスタの制御電極をバイアス供給用抵抗素
子を介してバイアス電源に接続するとともに上記一方の
スイッチング素子の出力電極に接続したことを特徴とす
るものである。l) Structure of the Invention The pulse amplification circuit according to the present invention has a
In a configuration in which a pair of switching elements are connected in series and the input electrode of one switching element is connected to all signal input terminals, a bias supply field effect transistor is connected to the input electrode of the other switching element, and the electric field It is characterized in that the control electrode of the effect transistor is connected to a bias power source via a bias supply resistance element and also connected to the output electrode of one of the switching elements.
(θ)発明の実施例 以下本発明の実施例につき図面を参照して説明する。(θ) Examples of the invention Embodiments of the present invention will be described below with reference to the drawings.
第8図は本発明によるパルス増幅回路の1例構成を示す
図であって、第1図と同等部分には同一符号をイスjし
た。図においてQ、lおよびQ2はスイッチング素子と
なるパイポーラトランジスタであり、それらトランジス
タQ1.Q2は電源端子lおよび2間にダイオードD1
.l)2を介して直列接続される。そしてトランジスタ
Q2の入力[1Mつまりベースは信号入力端子8に接続
される。またトランジスタQ]のエミッタは出力端子5
に接続され、その出力端子5には容量性負荷CLが接続
される。ここまでの構成は従来のものとさして変らない
が1本発明によるパルス増幅回路においては、トランジ
スタ(々、]に対するバイアス供給用電界効果トランジ
スタQ3が設けである。この電界効果トランジスタQ3
け■)チャンネル形絶縁ゲート電界効果1ワンジスタ(
以下MO3Tと略称する)で構成される。そしてそのM
O3TQ3のソースはトランジスタQ、1の入力電極す
なわちベースに接続され、ドレインは例えば′M、源端
子lに接続される。FIG. 8 is a diagram showing an example of the configuration of a pulse amplification circuit according to the present invention, and parts equivalent to those in FIG. 1 are given the same reference numerals. In the figure, Q, l and Q2 are bipolar transistors serving as switching elements, and these transistors Q1. Q2 is a diode D1 between power supply terminals l and 2.
.. l) connected in series via 2. The input [1M, that is, the base of the transistor Q2 is connected to the signal input terminal 8. Also, the emitter of the transistor Q] is the output terminal 5
, and a capacitive load CL is connected to its output terminal 5. The configuration up to this point is not much different from the conventional one, but one difference is that the pulse amplification circuit according to the present invention includes a field effect transistor Q3 for supplying bias to the transistor(s).This field effect transistor Q3
ke■) Channel type insulated gate field effect one transistor (
(hereinafter abbreviated as MO3T). And that M
The source of O3TQ3 is connected to the input electrode or base of transistor Q,1, and the drain is connected to source terminal l, for example 'M.
またλ40ST Q、aの制御電極つまりゲートはバイ
アス供給用抵抗素子RBを介して端子4に接続されると
ともにトランジスタQ2の出力電極すなわちコレクタに
接続される。なお端子4には図示を省略したがバイアス
電源が接続されて電圧−4−VIOL2が印加されてい
る。またダイオード1〕2ば、トランジスタQ2がオン
状態の時に出力端子5と端一72間にダイオードl)l
とともに導通路を与えるためと、h40sTQ、3がオ
フとなる際にダイオードDQに生じる順方向電圧降下を
利用してlν40ST Q、3をより確実にオフ状部に
するためと、さらにM OS TQa tオンするため
のバイアス電圧が出力端子す側に逆供給されるのをダイ
オードDlとともに■止するために挿入したものである
。またダイオードD2をツェナダイオードで構成してM
O3TQ3のゲート・ソース間の過電圧による破壊を防
止するようだしてもよい。Further, the control electrode or gate of λ40ST Q,a is connected to the terminal 4 via the bias supply resistance element RB, and is also connected to the output electrode or collector of the transistor Q2. Although not shown, a bias power supply is connected to the terminal 4, and a voltage -4-VIOL2 is applied thereto. In addition, when the transistor Q2 is in the on state, a diode l)l is connected between the output terminal 5 and the terminal 72.
In order to provide a conductive path and to make lv40STQ,3 more reliably in the off state by using the forward voltage drop that occurs in the diode DQ when h40sTQ,3 turns off, This is inserted together with the diode Dl to prevent the bias voltage for turning on from being reversely supplied to the output terminal side. In addition, the diode D2 is configured with a Zener diode.
It may be possible to prevent destruction due to overvoltage between the gate and source of O3TQ3.
このような構成において、信号入力端子8に第4図Vi
で示した入力信号電圧が入力される。いま入力信号電圧
v1がタイミングt1において0■から1Hルベルに切
替るとトランジスタQ2がオンになると同時にMO8T
QaならびfトランジスタQ1がオフに切替って第4
図V○で示すように出力電圧VoはOVとなる。次にタ
イミングjpICおいて入力信号電圧Viが9Hルべ/
l/カら0■に切替るとトランジスタQ2がオフになる
と同時にMO3T Qaがオンとなり、そのMO8TQ
aによってトランジスタQlにベース電流が供給されて
トランジスタQ1も同時にオンとなる。この際、トラン
ジスタQ11がオフ状態になると、その出力容icoに
バイアス供給用抵抗素子RBを通して電流が流れ、MO
8TQ、3のゲート回位が上昇してMO3’l’ Q、
3がオン状態となる。ところで、従来のように(第1図
参照)バイアス供給用抵抗素子RBにパイボーラトヲン
ジスタQ、1が接続されている場合には、その抵抗素子
RBには出力容量COに流11る電流とトランジスタQ
lのベース電流とが流れることとなり、バイアス供給用
抵抗素子RHの電圧降下は前記閾電流によって生じる。In such a configuration, the signal input terminal 8 is
The input signal voltage shown in is input. Now, when the input signal voltage v1 switches from 0■ to 1H level at timing t1, transistor Q2 turns on and at the same time MO8T
Qa and f transistor Q1 are switched off and the fourth
As shown by V○ in the figure, the output voltage Vo becomes OV. Next, at the timing jpIC, the input signal voltage Vi becomes 9H rube/
When switching from l/k to 0, transistor Q2 turns off and at the same time MO3T Qa turns on, and its MO8TQ
A base current is supplied to the transistor Ql by a, and the transistor Q1 is also turned on at the same time. At this time, when the transistor Q11 is turned off, a current flows through its output capacitor ico through the bias supply resistance element RB, and the MO
8TQ, the gate polarization of 3 increases and MO3'l'Q,
3 is turned on. By the way, when the piezoelectric transistor Q,1 is connected to the bias supply resistance element RB as in the conventional case (see Fig. 1), the resistance element RB has a current 11 flowing through the output capacitor CO. transistor Q
A base current of l flows, and a voltage drop across the bias supplying resistance element RH is caused by the threshold current.
これに対して、本発明の場合(第8図参照)、MOS
T Ql、、のゲートにバイアス供給用抵抗素子RBが
接続されており、MO3TQ、3のゲートには電流は流
れない、従ってバイアス供給用抵抗素子FBには出力容
量Coに流れる電流のみが流れ、その抵抗素子RBの電
圧降下は従来の回路に比べて小さくなる。その故にバイ
アス供給用抵抗素子FIBが同鎮であると仮定すれば1
本発明による回路においては、1〜!l08TQ、aの
ゲート電圧は従来の回路に比べて速く上昇することとな
る、しかしてタイミングt2においてトランジスタQ2
がオフに切替ると急激にMO3T Q、3のゲート電圧
が上昇してMO8TQ3がオンとなり、それに従ってト
ランジスタQ1のベースに充分大きなぺ一7電流が供給
され、トランジスタQ、1は急激にオン状態に切替る。On the other hand, in the case of the present invention (see FIG. 8), the MOS
A bias supply resistance element RB is connected to the gate of T Ql, , and no current flows through the gate of MO3TQ, 3.Therefore, only the current flowing to the output capacitor Co flows through the bias supply resistance element FB. The voltage drop across the resistive element RB is smaller than in the conventional circuit. Therefore, assuming that the bias supply resistor FIB is of the same size, 1
In the circuit according to the invention, 1~! The gate voltage of l08TQ,a will rise faster than in the conventional circuit, so at timing t2, the gate voltage of transistor Q2
When switched off, the gate voltage of MO3T Q,3 suddenly rises and MO8TQ3 turns on, and accordingly, a sufficiently large current is supplied to the base of transistor Q1, and transistor Q,1 suddenly turns on. Switch to.
そしてタイミングt2において出力電圧V。Then, at timing t2, the output voltage V.
は急激に+−Valに立上がる。かくして、バイアス供
給用抵抗素子RBの値を小さくしなくても出力電圧Vo
の立上がり応答特性を急峻にすることができ、その結果
、回路内における消費電力の増大を招くことなく、出力
電圧波形前縁部のなまりを防止することが可能となるの
である。suddenly rises to +-Val. In this way, the output voltage Vo can be increased without reducing the value of the bias supply resistance element RB.
As a result, it is possible to prevent the front edge of the output voltage waveform from becoming rounded without increasing the power consumption in the circuit.
次に第5図は本発明によるパルス増幅回路の他の実施例
の構成を示す図であり、電圧+vCCが印加された端子
2と電圧−Malが印加された端子lとの間にl・ヲン
ジスタQlおよびQ2がダイオードDIならびにD2を
介して直列接続される。そしてトランジスタQ1のベー
スは信号入力端子3に接続される。またトランジスタQ
2のベースと端子lとの間にはMO3TQ、aが接続さ
れ、さらにMO3T Qsのゲートはバイアス供給用抵
抗素子RBを介して電圧−va2が印加された端子4に
接続されるトドもにトランジスタQ1のコレクタに接続
しである。なお前記MO8TQaはpチャネル形絶縁ゲ
ートtlE■効果l・ワンジスタで構成される。またト
ランジスタQ2のエミッタは出力端子5に接続され、そ
の出力端子5には容敬性負(i!70Lが接続される。Next, FIG. 5 is a diagram showing the configuration of another embodiment of the pulse amplification circuit according to the present invention, in which an l voltage resistor is connected between the terminal 2 to which the voltage +vCC is applied and the terminal l to which the voltage -Mal is applied. Ql and Q2 are connected in series via diodes DI and D2. The base of transistor Q1 is connected to signal input terminal 3. Also transistor Q
MO3TQ,a is connected between the base of 2 and terminal l, and the gate of MO3TQs is connected to terminal 4 to which voltage -va2 is applied via bias supply resistance element RB. It is connected to the collector of Q1. Note that the MO8TQa is composed of a p-channel type insulated gate tlE■ effect l one transistor. Further, the emitter of the transistor Q2 is connected to the output terminal 5, and the output terminal 5 is connected to the negative voltage (i!70L).
このような構成において信号入力端子8に第6図vコ−
で示した入力信号電圧が入力されも。いま入力信号電圧
V1−がタイミングt1においてゞH’レベルからOv
に切替るとトランジスタQ1がオンに切替ると同時にM
O8TQ、3+ )ッンジスタQ、2がオフに切替っ
て第6図vOで示すように出力電圧vOは+VOOに切
替る。次にタイミングt2に秒いて入力信号電圧viが
OVから“丁(′ レヘルに9)替るとトランジスタQ
lカオフに切替る。この際、トランジスタQ、1の出力
容儀Coにバイアス供給用抵抗素子RBを通して電流が
流ノ1、前述の第8図で説明したき同様にM OS ’
1’Q3のゲートには急激に順方向バイアス電圧が印加
される。そしてIφos’rQ、は急激にオン状態に切
替り、トランジスタQ2に充分なベース電流が供給され
る結果、1−フンジスタQ2は急激にオン状態に切替る
。そして第6図Voで示すように出力電圧Voはタイミ
ングt2において+VOOから−va1に急激に切替っ
て、出力電圧波形前縁部のなtbを防止することができ
、シャープな出力電圧波形が得られる。In such a configuration, the signal input terminal 8 is connected to the V code shown in FIG.
Even if the input signal voltage shown in is input. Now, the input signal voltage V1- changes from ゞH' level to Ov at timing t1.
When switching to , transistor Q1 turns on and at the same time M
O8TQ,3+) register Q,2 is switched off and the output voltage vO is switched to +VOO as shown at vO in FIG. Next, at timing t2, when the input signal voltage vi changes from OV to 9, the transistor Q
Switch to power off. At this time, a current flows through the bias supply resistor RB to the output capacitor Co of the transistors Q and 1, and as explained in FIG.
A forward bias voltage is suddenly applied to the gate of 1'Q3. Then, Iφos'rQ suddenly switches to the on state, and as a result of supplying sufficient base current to the transistor Q2, the 1-fungi transistor Q2 suddenly switches to the on state. Then, as shown in FIG. 6 Vo, the output voltage Vo abruptly switches from +VOO to -va1 at timing t2, making it possible to prevent the unevenness tb at the leading edge of the output voltage waveform, resulting in a sharp output voltage waveform. It will be done.
なお前述の実施例ではスイッチング素子Q】およびQ、
gを1個のバイポーラトランジスタで構成した場合につ
いて説明したが、1個に限らず複数個の組合せでスイッ
チング素子を構成することもできるし、またバイポーラ
トランジスタ以外に例えば電界効果トランジスタやサイ
リスタ等のその他のスイッチング素子を用いることも勿
論可能である。さらにまた、本発明は電源端子lとバイ
アス電源用端子4とを別々に設けることに限定されるも
のではなく、前記端子をいずれか一方の端子に共通接続
して共通の電源を用いることも勿論可能である。In the above embodiment, the switching elements Q] and Q,
Although we have explained the case where g is composed of one bipolar transistor, the switching element is not limited to one, but can also be composed of a combination of multiple elements, and in addition to bipolar transistors, other elements such as field effect transistors and thyristors can be used. Of course, it is also possible to use a switching element. Furthermore, the present invention is not limited to separately providing the power supply terminal 1 and the bias power supply terminal 4, and it goes without saying that the terminals may be commonly connected to one of the terminals to use a common power supply. It is possible.
(f) 発明の効果
以上の説明から明らかなように、本発明によれば回路内
の消11!電力の増大を招くことなくシャープな出力パ
ルス電圧波形が得られるので、多数のペルス増幅回路を
容易に集積化することが可能となり、その実用的効果は
大である。(f) Effects of the Invention As is clear from the above explanation, according to the present invention, 11! Since a sharp output pulse voltage waveform can be obtained without causing an increase in power, it becomes possible to easily integrate a large number of pulse amplifier circuits, and its practical effects are great.
第1図は従来のパルス増幅回路の構成を示す図、第2図
は第1図における入力電圧波形と出力1に圧波形を示す
図、第8図は本発明によるパルス増幅回路の1例構成を
示す図、第4図は第8Mにおける入力電圧波形と出力電
圧波形を示す図、第5図は本発明によるパルス増幅回路
のその他の実施例の構成を示す図、第6図は第5図にお
ける入力電圧波形と出力電圧波形を示す図である。
図において、lおよび2は電源端子、3は信号入力端子
、4はバイアス電源用端子、bけ出力端子、Q、1およ
びQ2はスイッチング素子、Q8は電界効果トランジス
タ、RBはバイアス供給用抵抗素子をそれぞれ示す。
第1図
第31頒
第2図
t+ (2
第4図
1
t+ t2
第5図
第6図
t+ BFIG. 1 is a diagram showing the configuration of a conventional pulse amplification circuit, FIG. 2 is a diagram showing the input voltage waveform and pressure waveform at output 1 in FIG. 1, and FIG. 8 is an example configuration of a pulse amplification circuit according to the present invention. FIG. 4 is a diagram showing the input voltage waveform and output voltage waveform in No. 8M, FIG. 5 is a diagram showing the configuration of another embodiment of the pulse amplification circuit according to the present invention, and FIG. It is a figure showing an input voltage waveform and an output voltage waveform in . In the figure, l and 2 are power supply terminals, 3 is a signal input terminal, 4 is a bias power supply terminal, b is an output terminal, Q, 1 and Q2 are switching elements, Q8 is a field effect transistor, and RB is a resistance element for bias supply. are shown respectively. Figure 1 Figure 31 Distribution Figure 2 t+ (2 Figure 4 1 t+ t2 Figure 5 Figure 6 t+ B
Claims (1)
し、かつ一方のスイッチング素子の入力電極全信号入力
端子に接続してなる構成において、上記他方のスイッチ
ング素子の入力[11にバイアス供給用電界効果トラン
ジスタを接続し、当該電界効果トランジスタの制御電極
をバイアス供給用抵抗素子を介してバイアス電源に接続
するとともに上記一方のスイッチング素子の出力電極に
接続したことを特徴とするパルス増幅回路。In a configuration in which a pair of switching elements are connected in series between two power supply terminals, and the input electrodes of one switching element are all connected to the signal input terminals, an electric field for bias supply is applied to the input [11] of the other switching element. 1. A pulse amplification circuit comprising an effect transistor connected thereto, a control electrode of the field effect transistor connected to a bias power supply via a bias supply resistor element, and connected to an output electrode of one of the switching elements.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12393682A JPS5915327A (en) | 1982-07-15 | 1982-07-15 | Pulse amplifying circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12393682A JPS5915327A (en) | 1982-07-15 | 1982-07-15 | Pulse amplifying circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5915327A true JPS5915327A (en) | 1984-01-26 |
Family
ID=14873016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12393682A Pending JPS5915327A (en) | 1982-07-15 | 1982-07-15 | Pulse amplifying circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5915327A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5138187A (en) * | 1988-08-03 | 1992-08-11 | Fujitsu Limited | Amplitude variable pulse generating circuit |
KR101001282B1 (en) | 2008-07-18 | 2010-12-14 | 충남대학교산학협력단 | L-band high speed pulsed high power amplifier using ldmos fet |
-
1982
- 1982-07-15 JP JP12393682A patent/JPS5915327A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5138187A (en) * | 1988-08-03 | 1992-08-11 | Fujitsu Limited | Amplitude variable pulse generating circuit |
KR101001282B1 (en) | 2008-07-18 | 2010-12-14 | 충남대학교산학협력단 | L-band high speed pulsed high power amplifier using ldmos fet |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6624672B2 (en) | Output buffer with constant switching current | |
US7425846B2 (en) | Gate driving device and flat display device employing such a gate driving device | |
US20070222486A1 (en) | Driver circuit connected to pulse shaping circuitry | |
US20070176913A1 (en) | Driver circuit usable for display panel | |
US6404230B1 (en) | Level-shifting pass gate | |
KR920009031B1 (en) | Driver circuit | |
KR910008953A (en) | CMOS Integrated Circuits for Capacitance Device Driving | |
JPH0869577A (en) | Driving controller | |
JPH0229115A (en) | Output circuit | |
US5864245A (en) | Output circuit with overvoltage protection | |
JPS5915327A (en) | Pulse amplifying circuit | |
JPH0444444B2 (en) | ||
US5166544A (en) | Pseudo Darlington driver acts as Darlington during output slew, but has only 1 VBE drop when fully turned on | |
KR960001792B1 (en) | Output circuit capable of outing level shifted output signal | |
JP3181387B2 (en) | High withstand voltage drive circuit for capacitive load | |
JPH07105709B2 (en) | Voltage conversion circuit | |
JP2006157400A (en) | Driver circuit | |
JP2815434B2 (en) | Output circuit device | |
CN118348449A (en) | Power supply voltage threshold judging circuit | |
JPWO2023026919A5 (en) | ||
JPH0738103B2 (en) | Gas discharge panel drive circuit | |
JPH023324B2 (en) | ||
JPS5827698B2 (en) | Multilevel signal generator | |
JPH04104288A (en) | Driving method for dc plasma display | |
JPH08331758A (en) | Voltage comparing type current control circuit and overcurrent limiting circuit |