JPS59104579A - Simultaneous display system of radar video signal - Google Patents
Simultaneous display system of radar video signalInfo
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- JPS59104579A JPS59104579A JP58211186A JP21118683A JPS59104579A JP S59104579 A JPS59104579 A JP S59104579A JP 58211186 A JP58211186 A JP 58211186A JP 21118683 A JP21118683 A JP 21118683A JP S59104579 A JPS59104579 A JP S59104579A
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- G01S13/00—Systems using the reflection or reradiation of radio waves, e.g. radar systems; Analogous systems using reflection or reradiation of waves whose nature or wavelength is irrelevant or unspecified
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Abstract
Description
【発明の詳細な説明】
この発明はレーダ・ビデオ伯り表示方式に保り一レータ
゛・トリガの同期の異なる２個のレーダの同時ビデオ表
示に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to simultaneous video display of two radars with different synchronization of radar triggers using a radar video display method.
従来この４Ｍ匙の方式を実施する回路装置としては第１
図に示すものがあった。図において（旧３）はゲート回
路、（２）は制御回路でゲート回路（１）および（３）
のゲートを制御することにより出力を制御する。This is the first circuit device that implements this 4M spoon method.
There was something shown in the figure. In the figure, (old 3) is the gate circuit, (2) is the control circuit, and gate circuits (1) and (3)
The output is controlled by controlling the gate of.
（４）は表示回路で制御回路（２）カらのトリ力信号を
用いゲート回路（１）および（３）の出力を表示する・
ここでゲート回路（１）（３）は入力端子（ｂＪ （８
１へ人力したレーダ・ビデオ信号の表示回路（４）への
送出を制御する機能を備えている。(4) is a display circuit that displays the outputs of gate circuits (1) and (3) using the tri-power signal from control circuit (2).
Here, the gate circuits (1) and (3) are input terminals (bJ (8
The display circuit (4) has a function of controlling the transmission of radar video signals manually input to the display circuit (4).
次にかかる回路の動作について説明する。Next, the operation of this circuit will be explained.
第１図の入力端子（６）に第２図（ａ）のレーダ・トリ
ガが人力し、第１図の入力端子（７）には第２１ＭＩ
（ｄ）のレーダ・トリガが入力する。入力端子（６）と
レーダビデオ信号の入力端子（５）とが対応し、入力端
子（７）と他方のレーダ°ビデオ（ｑ−Ｑの入力端子（
８）とが対応する。制御回路（２）は入力端子（７）
（１１）で４１’を成する２個の異なるレーダ°ビデオ
（７４号の表示のうち一方を優先する様な命令を作成す
る。The radar trigger in Figure 2 (a) is manually input to the input terminal (6) in Figure 1, and the 21st MI is connected to the input terminal (7) in Figure 1.
The radar trigger in (d) is input. The input terminal (6) and the radar video signal input terminal (5) correspond to each other, and the input terminal (7) and the input terminal of the other radar video (q-Q) correspond to each other.
8) corresponds to. Control circuit (2) is input terminal (7)
In (11), an instruction is created to give priority to one of the two different radar video displays (No. 74) forming 41'.
入力端子（３）には第２図（ｃ）の斜ｔＩ４で示した時
間レーダ・ビデオ信号が人力するが１この斜線で示した
時間のすべてのレーダ・ビデオ（Ｍ号が表示回路（４）
に入力する様に制御回路（２） ｉ、Ｊニゲ−］・回路
（３）に命令を与える。すなわち第２図（ｅ）に示す方
のレーダ・ビデオ信号が今優先表示される。ゲート回路
（３）は制御回路（２）からの命令により入力端子（８
］から人力するレーダ・ビデオ信号にゲートをかけ表示
回路に送る・入力端子（５」には第２図（ｂ）の斜線で
示した時間レーダ・ビデオ信号が人力するがこの斜線で
示した時間のレーダ・ビデオのうち下記の条件に相当す
る時間のレーダ°ビデオ信号が表示回路（４）に入力す
る様に制御回路（２）はゲート回路（１）に命令を与え
る。すなわちその条件は入力端子（６）に人力するレー
ダトリ力が入力端子（７）にメカするトリ力と一致した
トリ力から始まり、その俵最初に入力する入力端子（６
ンに人力するトリ力および入力端子（７）に入力するト
リガのうち早い方のトリ力で終る時間である。この時、
上記条件に相当する時間は第２図（ｃ）の斜線で示した
時間である。制御回路（２）は入力端子（５）に人力す
る第２図（ｂ）の斜線した時間のレータ゛・ビデオ信号
に苅して第２図（ｃｌの斜線で示した時間の間のレーダ
°ビデオ信号が表示回路（４）に人力する様にゲート回
路（１）に命令を与える。ゲート回路（１）は制御回路
（２）からの命令により入力端子（５）から入力するレ
ーダ・ビデオ信号にゲートをかけ表示回路（４〕に送る
。制御回路（２）は入力端子（７） （８１で構成する
レーダ・ビデオ信号の表示を優先する故に入力端子（７
）に入力するトリ力を表示回路（４）にトリガとして与
える０表示回路（４）は制御回路（２）から入力するト
リガを用い１ヶ−１・回路（１）（３）の出力を表示す
る。The input terminal (3) is manually inputted with the time radar video signal indicated by the diagonal line tI4 in Fig. 2(c).
A command is given to the control circuit (2) i, J nigage] and the circuit (3) so as to input the command to the control circuit (2). That is, the radar video signal shown in FIG. 2(e) is now displayed preferentially. The gate circuit (3) is connected to the input terminal (8) by the command from the control circuit (2).
] gates the human-powered radar/video signal and sends it to the display circuit.The input terminal (5) receives the radar/video signal manually for the time indicated by the hatched line in Figure 2(b). The control circuit (2) gives a command to the gate circuit (1) so that the radar video signal of the time corresponding to the following conditions is input to the display circuit (4). The radar trigger force applied manually to the terminal (6) starts from the trigger force that matches the mechanical force applied to the input terminal (7), and the bale is first input to the input terminal (6).
This is the time that ends with the earlier of the trigger force applied manually to the input terminal (7) and the trigger input to the input terminal (7). At this time,
The time corresponding to the above conditions is the time indicated by diagonal lines in FIG. 2(c). The control circuit (2) inputs the radar video signal during the hatched time period in FIG. 2(b) and inputs it to the input terminal (5) manually, and outputs the radar video signal during the hatched time period in FIG. A command is given to the gate circuit (1) so that the signal is input to the display circuit (4).The gate circuit (1) inputs the radar video signal input from the input terminal (5) according to the command from the control circuit (2). It is gated and sent to the display circuit (4).The control circuit (2) prioritizes the display of the radar video signal consisting of the input terminal (7)
) gives the trigger force input to the display circuit (4) as a trigger.The zero display circuit (4) uses the trigger input from the control circuit (2) to display the output of circuits (1) and (3). do.
第１図および第２図では２：８で同期してし）る２個の
レーダの同時表示についで説明したが、ｎ：ｍで同期し
ている２イμｌのレーダでも前記条件のもとで優先しな
い方を優先する方のトリ力で表示すれば上記説明と同様
のことがいえる・第１図に示すような例えば従来のレー
ダ・トリガの周期の異なる２個のレーダ・ビデオ表示に
つい−Ｃ１優先しないレーダ・ビデオ信号の表示はレー
ダ・トリガが優先するレーダ・ビデオ信号のレーダ・ト
リガと一致した時のみ表示され、一致しない時は表示さ
れないという欠点があつｔコ。In Figures 1 and 2, we explained the simultaneous display of two radars synchronized at a ratio of 2:8, but even a radar of 2 μl synchronized at a ratio of n:m can also be displayed under the above conditions. The same thing as the above explanation can be said if the non-prioritized one is displayed with the trig force of the prioritized one. For example, for two conventional radar video displays with different radar trigger cycles as shown in Fig. 1. C1 The display of non-prioritized radar video signals has the disadvantage that it is displayed only when the radar trigger matches the radar trigger of the prioritized radar video signal, and is not displayed when they do not match.
この発明は上記のような従来のものの欠点を除去するた
めになされたもので優先されないレーダ・ビデオ信号を
記憶回路で記憶することにより優先されたレーダ・ビデ
オ信号のトリガと優先されないレーダ°ビデ第１ｕυの
レータ−・トリガが一致していない時の優先されないレ
ーダ・ビデオ信号を常時同時に表示できる表示方式を提
供することを目的としている。This invention has been made to eliminate the drawbacks of the conventional ones as described above, and by storing non-prioritized radar video signals in a storage circuit, the triggering of the prioritized radar video signal and the non-prioritized radar video signal can be performed. It is an object of the present invention to provide a display method that can always simultaneously display non-prioritized radar video signals when 1uυ radar triggers do not match.
以下この発明の一実施例を図について説明する。An embodiment of the present invention will be described below with reference to the drawings.
第８図において０４１−（ｌｌｊ、＋３７１は記憶回路
でｎ ： ｍでＬ／−１’°ｌ−’Ｊガの周期が同期し
ている２個のレーダ・ビデオ信号のうち針先して表示し
ない方の１１またはＩｎの１μｍ数が４イ１＾１の例を
述べている。肥１．し、回路（１４１〜ＱＱ 、 （３
７＋はレーダ・ビデオ信号を記憶する。In Fig. 8, 041-(llj, +371 is a memory circuit, and is displayed as the tip of two radar video signals whose cycles are synchronized at n: m and L/-1'°l-'J. An example is described in which the number of 1μm of 11 or In is 4i1^1.
7+ stores radar video signals.
６ηは制御回路で入力端子Ｏ！υ（２）から入力するレ
ーダ・トリガから表示回路−＼の表示用トリ力信号を作
成する。さらに制御回路＜３１）は記憶回路αａ−ａｔ
９＋Ｉｑカヘの記憶および読出し命令をｆ’Ｆ＝成する
。ｏ′７）は加算回路であり記憶回路０４１〜ＯＩｊ、
（３カの出力を加算するし）表示回路−・出力するー
（四は表示回路で制御回路りυからの表示用トリ力信号
ｒ用い加算回路αＤの出力および入力端子ａ呻からのレ
ーダ・ビデオ信号を表示する。6η is the control circuit and input terminal O! A display trigger signal for the display circuit -\ is created from the radar trigger input from υ(2). Furthermore, the control circuit <31) is a storage circuit αa-at
9+Iq Store and read commands are made to f'F=. o'7) is an addition circuit and storage circuits 041 to OIj,
(Adds the outputs of the three circuits) Display circuit - Outputs - (fourth is the display circuit and the control circuit uses the display tri-power signal r from υ and the output of the adder circuit αD and the radar signal from the input terminal a) Display the video signal.
次にかかる本発明の一実施例について創作を説明する。Next, the creation of an embodiment of the present invention will be described.
入力端子Ｑυに入力するレーダ・トリガのタイミングを
第４図（ａ）に、入力端子＠に人力するレーダ・トリ力
のタイミングを第４図（ｂ）に示す。The timing of the radar trigger input to the input terminal Qυ is shown in FIG. 4(a), and the timing of the radar trigger force manually applied to the input terminal @ is shown in FIG. 4(b).
両レーダ・トリガは８：４の割合で同期している。Both radar triggers are synchronized at a ratio of 8:4.
入力端子ｏ１には入力端子Ｑυに人力するレーク・トリ
力に対応するレーダ・ビデオ信号が人力する。A radar video signal corresponding to the rake force applied to the input terminal Qυ is input to the input terminal o1.
入力端子（イ）には入力端子に）に人力するレーダ・ト
リガに対応するレーダ・ビデオ信号が人力する。A radar video signal corresponding to the radar trigger input to the input terminal (A) is input to the input terminal (A).
入力端子Ｃ１１！υに人力するレーダ・ビデオｆＵ号の
方を入力端干物（イ）１人力するレータ−・ビデオ１１
６号に優先して表示する。レーダ４ （ＩＡＩで同期し
ているレーダトリガの内容を第４図（ｂ）に示すように
に）＋３３１１３１１ 。Input terminal C11! Radar video powered by human input to υ Input end of fU (a) Radar video powered by one person 11
Display with priority over No. 6. Radar 4 (The content of the radar trigger synchronized with IAI is shown in FIG. 4(b)) +3311311.
州と各トリガ毎に番号をつける。トリガタイミング６罎
に対応する記憶回路を記１．核回路０４１１トリ力タイ
ミング（３，１に対応する記憶回路を記憶回路θ岑、ト
リガタイミング（財）に対応する紀１ハ回路を記憶回路
Ｑｌか１ トリガタイミングの樽に対応する記憶回路を
記憶回路（３７）とする。制御回路リルによりトリガタ
イミング０４の間の優先しないレーダ・ビデオ信号をト
リガタイミング６りに記憶回路ａ＜へ亀 トリガタイミ
ングｔａａ＋の間の優先しないレーダ・ビデオ信号をト
リガタイミング關に記１．す、回路Ｏｒ１へ、トリガタ
イミング（財）の間の優先しないレーダ°ビデオ信号を
トリガタイミングａ１に記憶回路０りへ１更にトリガタ
イミング口〜の聞の後先しないレーダ・ビデオ信号をト
リガタイミング（ハ）に、記憶回路（３７ｊに各々記憶
させる。これにより優先しないレータ・ビデオ信号はす
べて記憶回路ｔＩ虫〜Ｑ＋シ、頃）が記憶することにな
る。優先するレーダ・トリガ（第４図（ａ））のタイミ
ングのうちで記憶回路Ｑ〜〜ａ呻の各々の記憶するタイ
ミング（脅〜Ｋｌとかさならないタイミングで記憶回路
Ｑ４１−（ＩＩ、の７）を各々読み出すと、優先しなイ
レーズ・ビデオ１４号はすべて出方される。第４図（ａ
）に示す８個で同期しているレーダ・トリガの内容を四
の悄３！Ｉ）と各トリガ４すに番号をつける。制御回路
いりにより記憶回路Ｑ４１の内容はタイミング０句で示
す優先するレーダ・トリガ間に、記憶回路ＯＱの内容は
タイミング−で示す優先するレーダ・トリガ間に１記憶
回路α０の内容はタイミングの〜で示す優先するレーダ
・トリガ間に１更に記１．吃凹トｆ５の７ｊの内容はタ
イミンク躯ωで示す優先するレーダ・トリガ間に各々読
み出される。こｉＬによりしＬ先しないレーダ・ビデオ
（ｉ−Ｑはすべて記（，１，１，回路から出力される。Assign a number to each state and each trigger. The memory circuit corresponding to trigger timing 6 is described in 1. Nucleic circuit 0411 Triforce timing (3, 1 memory circuit θ 岑, trigger timing (materials) corresponds to the Ki 1 ha circuit, memory circuit Ql or 1 memory circuit corresponding to the trigger timing barrel. Assume circuit (37).The control circuit transfers the non-prioritized radar/video signal during trigger timing 04 to the storage circuit a< at trigger timing 6. The non-prioritized radar/video signal during trigger timing taa+ is transferred to the trigger timing. 1. To the circuit Or1, the radar video signal with no priority during the trigger timing is stored at the trigger timing A1. The signal is stored in the storage circuit (37j) at the trigger timing (c).As a result, all radar/video signals that are not prioritized are stored in the storage circuit (tI~Q+shi, circa).The radar trigger that is prioritized If the memory circuits Q41-(II, No. 7) are read out at the timings at which each of the memory circuits Q~~a groan (Kl~Kl) is stored among the timings shown in (Fig. 4(a)), All priority erase videos No. 14 will be released. Figure 4 (a)
) The content of the eight synchronized radar triggers shown in 3! I) and number each trigger. According to the control circuit, the contents of the memory circuit Q41 are between the priority radar triggers indicated by the timing 0 phrase, and the contents of the memory circuit OQ are 1 between the prioritized radar triggers indicated by the timing -.The contents of the memory circuit α0 are between the priority radar triggers indicated by the timing -. 1 between the priority radar triggers shown in 1. The contents of 7j of the recess f5 are read out between the priority radar triggers indicated by the timing ω. According to this iL, the radar video (i-Q are all written (, 1, 1, is output from the circuit).
ここで名々の記憶−４路はｅ’二先しないレーダ°ビデ
オ伯号を記憶している時以外の廿・Ｌ先するレーダのレ
ータ・トリガ間はすべて読・９・出すことができる・記
憶回路ａＺ〜Ｑす＋Ｈの出力は加１ｆ、回路で加算し表
示回路ＱＱに人力する。表示回路０〜は制御回路０υか
らの優先するレーク・トリガから１・「成する表示用ト
リ力を用い人力聰１子（＋１から人力する優先するレー
タ・ビデ１色りと加ｒ（１回！１ｊＩＪ力の出力を加算
して表示する。この様にするとｆ’を先しないレーダ・
ビデオはすべて後先するレーク・トリガで表示できる・
優先するレータ゛・ビデオ信号（トリガ数８）と優先し
ないレーダ（トリガ数４）で８＝４で同期するとき４個
の記１．ｋｉ、 １４．！、ｌ路をもち優先しないレー
ダ・１１１１８号のレータ・トリ力と優先するレーダ・
ビデオ信号のレーダ・トリガのタイミング図を画き、優
先しないレーダ・ビデオ信号のレーク・トリガの４個の
トリガの各トリガ毎に各々別々の記憶回路に記憶させる
。そして優先するレーダ・ビデオ信号のレーダ・トリガ
のうち各々の記憶回路の各々の記憶回路に記憶させる時
間の存在しないレーダ・トリガで任意に読み出し、優先
するレーダ・ビデオ信号のトリガで優先するレーダ・ビ
デオ信号と記憶回路の出力を加算表示すれば前記の場合
と同様に優先しないレーダ・ビデオ信号のレーダ・トリ
力のうち後先するレーダ・ビデオ信号のレーダ・トリガ
と一致しないレーダ°トリガのレーダ・ビデ第１ｉ号も
表示することができる。Here, the famous memory - 4th path is e' Radar that does not go ahead by 2 ° Except when the video code is memorized, all the time between the radar and the trigger of the radar that goes ahead can be read. The outputs of the memory circuits aZ to QS+H are added in a circuit 1f and then manually inputted to the display circuit QQ. The display circuits 0 to 1 are manually operated from the prioritized rake trigger from the control circuit 0υ using the display trigger force (+1 to !1jThe output of IJ force is added and displayed.In this way, the radar which does not lead f'
All videos can be displayed with subsequent rake triggers.
When synchronizing the priority radar video signal (number of triggers: 8) and the non-priority radar (number of triggers: 4) with 8=4, there are four notes 1. ki, 14. ! , the radar with no priority and the radar of No. 11118 with priority and the radar with priority.
A timing diagram of the radar trigger of the video signal is drawn and stored in a separate storage circuit for each of the four triggers of the rake trigger of the non-prioritized radar video signal. Then, among the radar triggers of the priority radar video signal, the radar triggers for which there is no time to store them in the respective storage circuits of the respective storage circuits are arbitrarily read out, and the priority radar If the video signal and the output of the storage circuit are summed and displayed, the radar trigger of the radar video signal that does not have priority and the radar trigger that does not match the radar trigger of the radar video signal that comes after the radar video signal as in the previous case. - Bidet No. 1i can also be displayed.
なお１上記実施例では記憶回路の出力は加算回路０υで
加算して表示しているが、加算回路（ｉｌｌのがわりに
最大値をとる回路を同一場所に入れても同一効果を得ら
れるし、また加算回路Ｏυのがわりに加算および最大値
をとる回路の組合せ回路を同一場所に入れても同一効果
が得られる。更に１紀の実施例は８：４で同期した２つ
のレーダ・トリガに関して説明したが、この発明は、レ
ーダ°トリガの比はこれに限らず一般にｍ：ｎで同期し
ているものにも適用することができる。但し優先するレ
ーダ・ビデオ信号のトリガ数は８以上で同期する。又、
２個の異なるレーダ・ビデオ信号の同時表示について述
べたが２個以上の場合にもこの発明を当然適用すること
ができる。Note 1: In the above embodiment, the outputs of the memory circuits are added and displayed using the adder circuit 0υ, but the same effect can be obtained by inserting a circuit that takes the maximum value in place of the adder circuit (ill) at the same location. Also, the same effect can be obtained by placing a combination circuit of addition and maximum value circuits in the same place instead of the addition circuit Oυ.Furthermore, the first embodiment will be explained with respect to two radar triggers synchronized at 8:4. However, this invention is not limited to this, and can also be applied to systems in which the ratio of radar triggers is generally synchronized at m:n.However, the number of triggers for the prioritized radar video signal must be synchronized at 8 or more. Do.Also,
Although the simultaneous display of two different radar video signals has been described, the present invention can naturally be applied to the case of two or more radar video signals.
以上の様にこの発明によれはレーダ・トリガには優先、
非優先があるがレーダ・ビデオはすべて表示可能という
効果を実現することができる。As described above, according to this invention, the radar trigger has priority.
Although there is no priority, it is possible to achieve the effect that all radar videos can be displayed.
第１図は従来のレータ−・ビデオ信号の同時表示方式を
説明するブロック図、第２図は第２図の同時表示方式を
説明するタイミング図、第８図はこの発明の−実施例を
示すブロック図、第４図は第８図を説明するためのタイ
ミング図である。
図中、０４０Ｑ０６ 、 ＠７１は記憶回路％αηは加
算回路、０１Ｇは表示回路１６〃は制御回路である。
なお、図中同一符号は同−又は相当部分を示す。
第１図
第２図
（ｅ） ・ ゛／
第３図FIG. 1 is a block diagram illustrating a conventional simultaneous display system for a rotor and video signal, FIG. 2 is a timing diagram illustrating the simultaneous display system shown in FIG. 2, and FIG. 8 shows an embodiment of the present invention. The block diagram, FIG. 4, is a timing diagram for explaining FIG. In the figure, 040Q06, @71 is a memory circuit, %αη is an addition circuit, and 01G is a display circuit 16 is a control circuit. Note that the same reference numerals in the figures indicate the same or equivalent parts. Figure 1 Figure 2 (e) ・゛/
Figure 3
Claims (1)
レーダ°トリガ数Ｉｎ 、 １１により表示するレータ
゛・ビデオ信号の同時表示方式において、シ・−ター°
トリカが数ｍ ｉＣ対応するレーダ・ビデオ１１号を該
レータ・トリヵ数１ｎのクー（ミンクで並列に記憶する
ｍ個の記憶回路と、この記憶回路力・らレータートリカ
数ｎに同辺ｊしてレータ′・ビデオ信号・を順次読み出
す制御回路と１この制御回路の両し−ダ′ビデオｆａ号
を向特に表示する表示回路とを備えたレーダ・ビデオ信
号の同時表示方式。In a simultaneous display method of radar video signals, in which at least two radar video signals are displayed with a mutually synchronized number of radar triggers In, 11,
The radar video No. 11 corresponding to iC is stored in m memory circuits that are stored in parallel in mink, and the power of this memory circuit is j equal to the number n of radar monitors. A system for simultaneously displaying radar and video signals, comprising a control circuit for sequentially reading out radar and video signals, and a display circuit that specifically displays both the control circuit and the radar and video signals.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211186A JPS59104579A (en) | 1983-11-08 | 1983-11-08 | Simultaneous display system of radar video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58211186A JPS59104579A (en) | 1983-11-08 | 1983-11-08 | Simultaneous display system of radar video signal |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59104579A true JPS59104579A (en) | 1984-06-16 |
| JPS64668B2 JPS64668B2 (en) | 1989-01-09 |
Family
ID=16601828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58211186A Granted JPS59104579A (en) | 1983-11-08 | 1983-11-08 | Simultaneous display system of radar video signal |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59104579A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235777A (en) * | 1985-04-11 | 1986-10-21 | Shipbuild Res Assoc Japan | Radar synthesizing display device |
| JPS62201384A (en) * | 1986-02-28 | 1987-09-05 | Tokyo Keiki Co Ltd | Radar equipment for marine vessel |
-
1983
- 1983-11-08 JP JP58211186A patent/JPS59104579A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61235777A (en) * | 1985-04-11 | 1986-10-21 | Shipbuild Res Assoc Japan | Radar synthesizing display device |
| JPS62201384A (en) * | 1986-02-28 | 1987-09-05 | Tokyo Keiki Co Ltd | Radar equipment for marine vessel |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS64668B2 (en) | 1989-01-09 |
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