JPS5910084A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
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- JPS5910084A JPS5910084A JP11828682A JP11828682A JPS5910084A JP S5910084 A JPS5910084 A JP S5910084A JP 11828682 A JP11828682 A JP 11828682A JP 11828682 A JP11828682 A JP 11828682A JP S5910084 A JPS5910084 A JP S5910084A
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- JP
- Japan
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- bits
- memory
- supplied
- bit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
≠刊コ#;≠ビットとに分割し、上位(CI−11)ビ
ットを順次変化させる毎に下位n寄=;孝ビットの順次
変化を繰り返させることにより、1回のアドレスのセッ
トアツプにより画面の横軸及び縦軸で囲まれる四辺形部
分の画素データを連続して1回で転送することができ、
転送時間を短縮して転送効率を改善することのできるデ
ータ転送装置を提供することを目的とする。
ットを順次変化させる毎に下位n寄=;孝ビットの順次
変化を繰り返させることにより、1回のアドレスのセッ
トアツプにより画面の横軸及び縦軸で囲まれる四辺形部
分の画素データを連続して1回で転送することができ、
転送時間を短縮して転送効率を改善することのできるデ
ータ転送装置を提供することを目的とする。
一般にディジタル画像処理によりディスプレイ上に画像
を表示させる場合、アナログの映像信号をA−1)変換
してたとえば各画素毎に輝度2色度。
を表示させる場合、アナログの映像信号をA−1)変換
してたとえば各画素毎に輝度2色度。
探度全体で8ビツトのディジタル1g号とし、このディ
ジタル信号を順次メモリに4tき込み、必要に応じてこ
のメモリよシデイジタル信号を順次読み出してD−A変
換し、これによって得られるアナログの映像信号によっ
てディスプレイ上に画像の表示を行なうという処理が多
用される。ここで、1画面を第1図に示す如く縦方向に
IVI(2+1≦M≦2”) 、 mは正の整数)画素
、横方向にN(2°−1+1≦N≦2n、nけ正の整a
)画素に分割し、各画素の8ビツトのディジタル値(以
下[画素データDMN Jという)をメモリに書き込む
際には、メモリの0番地に画素データD!!、以下順に
り、Nまで画面の第1ライン上の画素データを1き込み
、次に(N−1)番地に画素データD2. 、以下j
1屓に第2ライン上の画素データを礪き込み、以下同様
にして画素データDMNの2次元の位置情報をメモリの
1次元のアドレスに変換している。このため、第1図の
斜線部Aの四辺形のi*j(i+jは正の整数で1≦1
≦M、1≦j≦N)個の画素データは、メモリ上では第
2図に示す如く、連続したjバイトの画素データがNバ
イト毎にi個のブロックに分断されて沓き込まれている
。
ジタル信号を順次メモリに4tき込み、必要に応じてこ
のメモリよシデイジタル信号を順次読み出してD−A変
換し、これによって得られるアナログの映像信号によっ
てディスプレイ上に画像の表示を行なうという処理が多
用される。ここで、1画面を第1図に示す如く縦方向に
IVI(2+1≦M≦2”) 、 mは正の整数)画素
、横方向にN(2°−1+1≦N≦2n、nけ正の整a
)画素に分割し、各画素の8ビツトのディジタル値(以
下[画素データDMN Jという)をメモリに書き込む
際には、メモリの0番地に画素データD!!、以下順に
り、Nまで画面の第1ライン上の画素データを1き込み
、次に(N−1)番地に画素データD2. 、以下j
1屓に第2ライン上の画素データを礪き込み、以下同様
にして画素データDMNの2次元の位置情報をメモリの
1次元のアドレスに変換している。このため、第1図の
斜線部Aの四辺形のi*j(i+jは正の整数で1≦1
≦M、1≦j≦N)個の画素データは、メモリ上では第
2図に示す如く、連続したjバイトの画素データがNバ
イト毎にi個のブロックに分断されて沓き込まれている
。
このメモリのデータ転送を行なうには転送時間を短縮す
るだめ寺直接メモリアクセス(以下r DMA Jとい
う)方式が用いられておシ、第1図に従来のDMA方式
を用いたデータ転送装置の一例のブロック系統図を示す
。同図中、1は中央処理装置(以下rcPtJJという
)であυ、2はたとえば64にバイトのメモリである。
るだめ寺直接メモリアクセス(以下r DMA Jとい
う)方式が用いられておシ、第1図に従来のDMA方式
を用いたデータ転送装置の一例のブロック系統図を示す
。同図中、1は中央処理装置(以下rcPtJJという
)であυ、2はたとえば64にバイトのメモリである。
CPUIはプログラム中のメモリ2に関する入出力命令
の実行を開始すると同時に、転送データの16ビツトの
スタートアドレス及びロード命令をカウンタ3に供給し
てセットし、次に転送データの16ビツトのエンドアド
レス及びロード命令をレジスタ4に供給してセットする
。この後、CPU1はDMAスタート命令(DMAST
)をl)MA制御回路5に供給する。DMA制御回路5
はこれを受けて「】」と力るDMA要求M号(DMAR
EQ) をCPUIK供給し、CPU1はコレニヨッテ
「1」トナルDMA可能信号(DMAAcK)をDMA
制御回路5及びアドレスバスドライバ6に供給し、これ
と共に、DMA要求信号が「1」である期間データバス
6を放棄する。
の実行を開始すると同時に、転送データの16ビツトの
スタートアドレス及びロード命令をカウンタ3に供給し
てセットし、次に転送データの16ビツトのエンドアド
レス及びロード命令をレジスタ4に供給してセットする
。この後、CPU1はDMAスタート命令(DMAST
)をl)MA制御回路5に供給する。DMA制御回路5
はこれを受けて「】」と力るDMA要求M号(DMAR
EQ) をCPUIK供給し、CPU1はコレニヨッテ
「1」トナルDMA可能信号(DMAAcK)をDMA
制御回路5及びアドレスバスドライバ6に供給し、これ
と共に、DMA要求信号が「1」である期間データバス
6を放棄する。
DMA制御回路5はDMA可能信号が「1」となるとC
PU 1よりのクロックパルス(CLK)に同期したD
MAタイミングパルスを発生してカウンタ3に供給しこ
れをカウントアツプせしめる。
PU 1よりのクロックパルス(CLK)に同期したD
MAタイミングパルスを発生してカウンタ3に供給しこ
れをカウントアツプせしめる。
カウンタ3はその16ビツトの計数値をアドレス信号と
してアドレスバスドライバ6及び比較器7の一方の入力
端子に供給する。このアドレスバスドライバ6はCPU
1より供給されるDMA可能信号が「1」である間、ア
ドレスカウンタ3よシの16ビツトのアドレス信号をア
ドレスバス8を介してメモリ2に供給する。また、比較
器7はカウンタ3よりのアドレス信号をレジスタ4より
常時供給されるエンドアドレスと比較し、両者が一致し
たとき一致信号(EQ)をDMA制御回路5に供給する
。この一致信号によってIJMA制御回路5の出力する
l)MA要求信号は「0」となり、これによってCPU
Iの出力するDMA可能信号は「0」となる。従って、
メモリ2にはスタートアドレスからエンドアドレスまで
の連続したアドレスが供給され、メモリ2のこのアドレ
スの部分の癲き込み又は読み出しが行なわれる。
してアドレスバスドライバ6及び比較器7の一方の入力
端子に供給する。このアドレスバスドライバ6はCPU
1より供給されるDMA可能信号が「1」である間、ア
ドレスカウンタ3よシの16ビツトのアドレス信号をア
ドレスバス8を介してメモリ2に供給する。また、比較
器7はカウンタ3よりのアドレス信号をレジスタ4より
常時供給されるエンドアドレスと比較し、両者が一致し
たとき一致信号(EQ)をDMA制御回路5に供給する
。この一致信号によってIJMA制御回路5の出力する
l)MA要求信号は「0」となり、これによってCPU
Iの出力するDMA可能信号は「0」となる。従って、
メモリ2にはスタートアドレスからエンドアドレスまで
の連続したアドレスが供給され、メモリ2のこのアドレ
スの部分の癲き込み又は読み出しが行なわれる。
ここで、IJMA転送はCPU1を介さずメモリ2と入
出力装置(図示せず)との間でデータ転送を行なうもの
であるが、DMA転送時間はスタートアドレス、エンド
アドレスのセットアツプ時間と、実際のメモリアクセス
タイムに大別きれ、CPtJtが8ピツトのマイクロプ
ロセッサであるときメモリアクセスタイムが1バイト当
り1μs程度であるのに対しセットアツプ時間は30〜
60μsを要する。第3図示の従来の装置では、1回の
DMA転送は連続したアドレスしかできず、第2図に示
す如くi個のブロックに分割されている場合の転送効率
を考えると、たとえばJ ” 2 + ’ ”500、
セットアツプ時間が50μsと仮定するとこの1000
バイトのデータ転送時間は2600 (=(2X1 +
50 ) X 500))μSとなシセットアップ時
間がこのうちの約96%を占めて非常に転送効率が悪く
なるという欠点があった。
出力装置(図示せず)との間でデータ転送を行なうもの
であるが、DMA転送時間はスタートアドレス、エンド
アドレスのセットアツプ時間と、実際のメモリアクセス
タイムに大別きれ、CPtJtが8ピツトのマイクロプ
ロセッサであるときメモリアクセスタイムが1バイト当
り1μs程度であるのに対しセットアツプ時間は30〜
60μsを要する。第3図示の従来の装置では、1回の
DMA転送は連続したアドレスしかできず、第2図に示
す如くi個のブロックに分割されている場合の転送効率
を考えると、たとえばJ ” 2 + ’ ”500、
セットアツプ時間が50μsと仮定するとこの1000
バイトのデータ転送時間は2600 (=(2X1 +
50 ) X 500))μSとなシセットアップ時
間がこのうちの約96%を占めて非常に転送効率が悪く
なるという欠点があった。
本発明は上記の欠点を除去したものであり、第4図以下
と共にその各実施例につき説明する。
と共にその各実施例につき説明する。
本発明は画素データを記憶するメモリのアドレスを画面
上の行と列とに対応した2次元のアドレスとして考え、
第1図の斜線部人の全画素データを1回のセットアツプ
で転送するものであり、たとえば、1画面を横(X)方
向256(−28)II!II素、縦(Y)方向256
画素に分割するとき、横方向を8ビツトのXアドレス、
縦方向を8ビツトのXアドレスとして扱い、Xアドレス
を下位8ビツト、Xアドレスを上位8ビツトとする16
ビツトのXXアドレスにて64 K (= 216)バ
イトのメモリをアクセスするものである。
上の行と列とに対応した2次元のアドレスとして考え、
第1図の斜線部人の全画素データを1回のセットアツプ
で転送するものであり、たとえば、1画面を横(X)方
向256(−28)II!II素、縦(Y)方向256
画素に分割するとき、横方向を8ビツトのXアドレス、
縦方向を8ビツトのXアドレスとして扱い、Xアドレス
を下位8ビツト、Xアドレスを上位8ビツトとする16
ビツトのXXアドレスにて64 K (= 216)バ
イトのメモリをアクセスするものである。
第4図は本発明になるデータ転送装置の第1実施例の回
路図を示す。同図中、10はCPU(図示せず)からの
8ビツトのアドレス信号が入来する入力端子であり、C
PUは入出力命令の実行と同時に16ビツトのスタート
アドレスの下位8ビツト(第1図のjoにあたシたとえ
ばrooooolooJ)を入力端子10に供給すると
共に、ロード命令(xs’i’p)を入力端子11に供
給する。ロード命令(XSTP )はインバータ1′2
で反転された後レジスタ13のロード端子に供給され、
上記スタートアドレスの下位8ビツトがレジスタ13に
ラッチされる。このレジスタ13はラッチきれた8ビツ
トの信号を4ビツトのカウンタ14a 、 14bより
なる8ビツトのカウンタ14に供給しておシ、インバー
タ12よりのロード命令(XSTP )はインバータ1
5、オア回路1?、インバータ17により僅かに遅延さ
れ更に反転されてカウンタ14のロード端子に供給芒れ
、カウンタ14にはスタートアドレスの下位8ビツトが
セットされる。この後、CPUはロード命令(XENP
)を入力端子18に供給すると共にエンドアドレスの下
位8ビツト(第1図のjlにあたりたとえばroooo
onIJ)を供給し、この8ビツトの信号はレジスタ1
9にラッチされる。次にCPUはロード命令(YS’l
”P)を入力端子20に供給すると共にスタートアドレ
スの上位8ビツト(第1 図+7) jo K 6たシ
たとえばrooooooo−1)砂供給してこれを4ビ
ツトのカウンタ21a 、 21bよりなる8ビツトの
カウンタ21にセットし、更にロード命令(YENP)
を入力端子22に供給すると共にエンドアドレスの上位
8ピツド(第1図の11にあたりたとえばrooooo
lol J)を供給してこれをレジスタ23にラッチさ
せる。この後、 CPUtriM5図(A)に示すD
M A、 、< p−ト命令(DMA5 ’、[’ )
を入力端子24に供給する。
路図を示す。同図中、10はCPU(図示せず)からの
8ビツトのアドレス信号が入来する入力端子であり、C
PUは入出力命令の実行と同時に16ビツトのスタート
アドレスの下位8ビツト(第1図のjoにあたシたとえ
ばrooooolooJ)を入力端子10に供給すると
共に、ロード命令(xs’i’p)を入力端子11に供
給する。ロード命令(XSTP )はインバータ1′2
で反転された後レジスタ13のロード端子に供給され、
上記スタートアドレスの下位8ビツトがレジスタ13に
ラッチされる。このレジスタ13はラッチきれた8ビツ
トの信号を4ビツトのカウンタ14a 、 14bより
なる8ビツトのカウンタ14に供給しておシ、インバー
タ12よりのロード命令(XSTP )はインバータ1
5、オア回路1?、インバータ17により僅かに遅延さ
れ更に反転されてカウンタ14のロード端子に供給芒れ
、カウンタ14にはスタートアドレスの下位8ビツトが
セットされる。この後、CPUはロード命令(XENP
)を入力端子18に供給すると共にエンドアドレスの下
位8ビツト(第1図のjlにあたりたとえばroooo
onIJ)を供給し、この8ビツトの信号はレジスタ1
9にラッチされる。次にCPUはロード命令(YS’l
”P)を入力端子20に供給すると共にスタートアドレ
スの上位8ビツト(第1 図+7) jo K 6たシ
たとえばrooooooo−1)砂供給してこれを4ビ
ツトのカウンタ21a 、 21bよりなる8ビツトの
カウンタ21にセットし、更にロード命令(YENP)
を入力端子22に供給すると共にエンドアドレスの上位
8ピツド(第1図の11にあたりたとえばrooooo
lol J)を供給してこれをレジスタ23にラッチさ
せる。この後、 CPUtriM5図(A)に示すD
M A、 、< p−ト命令(DMA5 ’、[’ )
を入力端子24に供給する。
このD M Aスタート向合(Dへ4A8T )はD
M A制御回路25を構成し電源投入時等にクリアされ
ているフリップフロップ26のプリセット端子に供給さ
れ、このフリップフロッグ26はQ端子出力が「1」と
なるようプリセットされ、「l」となったQ端子出力が
第5図の)に示すDMA要求信号(1)&IAREQ
)として出力端子27よりC’P Uに対して出力され
る。これによってCP Uけ実行中の処理が終了した佐
第5図0に示すD M A可能信号(DMAACK)を
11」として入力端子28に供給する。1だ、入力端子
29にはCPUより第5図(LJに示すクロックパルス
(CLK)が供給されておす、このクロックパルスはフ
リップフロップ30のクロック端子に供給される一方イ
ンバータ31で反転婆れて第5図(1mlに示す反転ク
ロック信号(CLK)ときれてフリップフロップ32の
クロック端子に供給されている。このl)MAA可能信
号フリップフロッグ26よシのDMA要求信号によシフ
リアされたフリップフロップ30のD端子に供給され、
このすぐ後のクロックパルス(CLK)の立上りからフ
リップフロップ30のQ出力であルl)MA要求信号(
DMAACK2) ハm 5 図(F ) K示す如く
「1」となる。このDMA要求信号はナンド回路33に
おいてインバータ34よりの反転クロック信号と合成は
れて第5図0に示すD M Aタイミングパルス(DM
ATIMINO)とされてナンド回路35の一方の入力
端子に供給される。また、フリップフロップ30のQ出
力は反転された後8ビツトのアドレスバスドライバ36
.3?夫々の制御入力端子に供給される。このアドレス
バスドライバ37.36はDMA要求信号(DMAAC
K 2 )が「1」となると夫々カウンタ21,14よ
り供給される計数値を上位8ピツ) rooooool
l J 、下位8ビツトr 00000100 Jの計
16ビツトのアドレス信号r000000110000
0100 Jとして出力端子38よりメモリ(図示せず
)に供給する。
M A制御回路25を構成し電源投入時等にクリアされ
ているフリップフロップ26のプリセット端子に供給さ
れ、このフリップフロッグ26はQ端子出力が「1」と
なるようプリセットされ、「l」となったQ端子出力が
第5図の)に示すDMA要求信号(1)&IAREQ
)として出力端子27よりC’P Uに対して出力され
る。これによってCP Uけ実行中の処理が終了した佐
第5図0に示すD M A可能信号(DMAACK)を
11」として入力端子28に供給する。1だ、入力端子
29にはCPUより第5図(LJに示すクロックパルス
(CLK)が供給されておす、このクロックパルスはフ
リップフロップ30のクロック端子に供給される一方イ
ンバータ31で反転婆れて第5図(1mlに示す反転ク
ロック信号(CLK)ときれてフリップフロップ32の
クロック端子に供給されている。このl)MAA可能信
号フリップフロッグ26よシのDMA要求信号によシフ
リアされたフリップフロップ30のD端子に供給され、
このすぐ後のクロックパルス(CLK)の立上りからフ
リップフロップ30のQ出力であルl)MA要求信号(
DMAACK2) ハm 5 図(F ) K示す如く
「1」となる。このDMA要求信号はナンド回路33に
おいてインバータ34よりの反転クロック信号と合成は
れて第5図0に示すD M Aタイミングパルス(DM
ATIMINO)とされてナンド回路35の一方の入力
端子に供給される。また、フリップフロップ30のQ出
力は反転された後8ビツトのアドレスバスドライバ36
.3?夫々の制御入力端子に供給される。このアドレス
バスドライバ37.36はDMA要求信号(DMAAC
K 2 )が「1」となると夫々カウンタ21,14よ
り供給される計数値を上位8ピツ) rooooool
l J 、下位8ビツトr 00000100 Jの計
16ビツトのアドレス信号r000000110000
0100 Jとして出力端子38よりメモリ(図示せず
)に供給する。
39bとよりなる8ビツトの比較器39の一方の入力端
字に供給しており、この比較器39は他方の入力端子に
レジスタ19よりエンドアドレスの下位8ビツトを供給
されてこの内入力を比較し、一致したとき「1」となる
比較信号(XCMP)を発生してフリップフロップ32
及びナンド回路4oのに4ビツトの比較器418 、4
1bよりなる8ビツトの比較器41の一方の入力端子に
供給しており、この比較器41は他方の入力端子にレジ
スタ23よりエンドアドレスの上位8ビツトを供給され
てこの内入力を比較し、一致したとき「1」となる比較
信号(YCMP)を発生してナンド回路4oの他方の入
力端子に供給している。
字に供給しており、この比較器39は他方の入力端子に
レジスタ19よりエンドアドレスの下位8ビツトを供給
されてこの内入力を比較し、一致したとき「1」となる
比較信号(XCMP)を発生してフリップフロップ32
及びナンド回路4oのに4ビツトの比較器418 、4
1bよりなる8ビツトの比較器41の一方の入力端子に
供給しており、この比較器41は他方の入力端子にレジ
スタ23よりエンドアドレスの上位8ビツトを供給され
てこの内入力を比較し、一致したとき「1」となる比較
信号(YCMP)を発生してナンド回路4oの他方の入
力端子に供給している。
上記の状態では比較器39.41の比較信号は共Kr0
Jであり、従って、フリップフロップ32り兄〃す目コ
刀n1lJと1つておジ、このQ端子出力を供給はれて
いるナンド回路35はDMAタイミングパルス(I)M
A、T I M I MG )を出力し、これはインバ
ータ42で反転されて第5図(H)に示す))ラントア
ップ信号(XCN1’T、JP )ときれ、カウンタ1
/Iの計数入力端子に供給きれる。このため、カウンタ
14の計数値はカウントアツプされてその男1ビット(
XCNTI ) 、第2ビツト(XCNT2)。
Jであり、従って、フリップフロップ32り兄〃す目コ
刀n1lJと1つておジ、このQ端子出力を供給はれて
いるナンド回路35はDMAタイミングパルス(I)M
A、T I M I MG )を出力し、これはインバ
ータ42で反転されて第5図(H)に示す))ラントア
ップ信号(XCN1’T、JP )ときれ、カウンタ1
/Iの計数入力端子に供給きれる。このため、カウンタ
14の計数値はカウントアツプされてその男1ビット(
XCNTI ) 、第2ビツト(XCNT2)。
8(33ビツト(XCNT3)は夫々第5図(I)、(
J)、(K)に示す如く変化する。ここで、カウンタ1
4の計数値出力がrooooolllJとなると、第5
図(L)に示す比奴器39の比較信号(XCMP)は「
1」となり、第5図(M)に示すフリップフロップ32
のQラミA子出力(JJCMP)は「0」となってD
M Aタイミングパルスはナンド回路35より出力され
なくなりカウンタ14のカウントアツプは中止される。
J)、(K)に示す如く変化する。ここで、カウンタ1
4の計数値出力がrooooolllJとなると、第5
図(L)に示す比奴器39の比較信号(XCMP)は「
1」となり、第5図(M)に示すフリップフロップ32
のQラミA子出力(JJCMP)は「0」となってD
M Aタイミングパルスはナンド回路35より出力され
なくなりカウンタ14のカウントアツプは中止される。
このとき、フリップフロップ32のQ端子出力は「1」
となり、このQ端子出力(DCλ4P)とクロックパル
ス(CI、K)とを供給されるナンド回路43の出力信
号である第5図(N)に示すロード信−q(、xt、u
)はIIJとなり、このロード信号(X」、υ)にオア
回路16.インバータ17を介して僅かに遅蝙をれ更に
反転されてカウンタ14a 、 i4bのロード端子に
供給され、これKよってカウンタ14にはレジスタ13
より供給されるスタートアドレスの下位8ピツトr 0
0000100 Jがセットさ江、比較器39の比較信
号(XCMP )は「0」となる。
となり、このQ端子出力(DCλ4P)とクロックパル
ス(CI、K)とを供給されるナンド回路43の出力信
号である第5図(N)に示すロード信−q(、xt、u
)はIIJとなり、このロード信号(X」、υ)にオア
回路16.インバータ17を介して僅かに遅蝙をれ更に
反転されてカウンタ14a 、 i4bのロード端子に
供給され、これKよってカウンタ14にはレジスタ13
より供給されるスタートアドレスの下位8ピツトr 0
0000100 Jがセットさ江、比較器39の比較信
号(XCMP )は「0」となる。
まだ、これと共に、ロード信号(xL7i5)はインバ
ータ44で反転されて第5図(0)に示すカウントアン
プ信号(YCNTUP )とされてカウンタ21の計数
入力端子に供給される。これによって、カウンタ21は
カウントアツプ妊れる。以上の動作によって横方向12
47分の画素データを転送するに必要なアドレス信号が
出力端子38よりメモリに供給される。
ータ44で反転されて第5図(0)に示すカウントアン
プ信号(YCNTUP )とされてカウンタ21の計数
入力端子に供給される。これによって、カウンタ21は
カウントアツプ妊れる。以上の動作によって横方向12
47分の画素データを転送するに必要なアドレス信号が
出力端子38よりメモリに供給される。
このよりにして、カウンタ21の計数値は、カウントア
ツプ信号(YCNTUP )が供給される毎に、その第
1ビツト(YCNTl)、第2ピツト(YCNT2)第
3 ビット(YcN’ll”3)が大々第5図(P)
、 (Q) 。
ツプ信号(YCNTUP )が供給される毎に、その第
1ビツト(YCNTl)、第2ピツト(YCNT2)第
3 ビット(YcN’ll”3)が大々第5図(P)
、 (Q) 。
(R)に示す如く変化し、上記と同様にしてト一方向1
ライン分ずつのアドレス信号がllfffl次出力され
る。
ライン分ずつのアドレス信号がllfffl次出力され
る。
このカウンタ21の計数値出力がr 00000101
Jとなると第5図(8)に示す比較器41の比較信号
(YCMP)は「1」となる。この後、最後のアドレス
信号r0000010100000111Jが出力端子
38よシ出力されると共に、ナンド回路40の出力信号
は第5図(T)に示す如く「0」となり、更に、カウン
タ17にレジスタ13よシの8ビツトのアドレス信号が
セットされると同時に、このナンド回路40の出力信号
は「1」となる。これによってフリップフロップ26は
リセットされ、DMA要求信号(DMA几EQ)は「0
」となり、フリップフロップ30の出力するDMA可能
信号(DMAACK2)は「0」となってアドレスバス
ドライバ36.37は出力端子よりメモリにアドレス信
号を供給するのを停止し、データ転送が終了する。
Jとなると第5図(8)に示す比較器41の比較信号
(YCMP)は「1」となる。この後、最後のアドレス
信号r0000010100000111Jが出力端子
38よシ出力されると共に、ナンド回路40の出力信号
は第5図(T)に示す如く「0」となり、更に、カウン
タ17にレジスタ13よシの8ビツトのアドレス信号が
セットされると同時に、このナンド回路40の出力信号
は「1」となる。これによってフリップフロップ26は
リセットされ、DMA要求信号(DMA几EQ)は「0
」となり、フリップフロップ30の出力するDMA可能
信号(DMAACK2)は「0」となってアドレスバス
ドライバ36.37は出力端子よりメモリにアドレス信
号を供給するのを停止し、データ転送が終了する。
このようにして、スタートアドレス、エンドアドレスを
1回セットアツプするだけで第1図の斜線部Aに示され
る画素データを連続して1回で転送することができ、た
とえば第1図においてj=21i=5001上21i=
プ時間が50μsと仮定するとこの1000−’イトの
データ転送時間は1050(=50+2X500 )
μsと従来の2600μsより大幅に短縮きれ、セット
アツプ時間の占める割合は0.5%以下となり、転送効
率が大幅に改善される。
1回セットアツプするだけで第1図の斜線部Aに示され
る画素データを連続して1回で転送することができ、た
とえば第1図においてj=21i=5001上21i=
プ時間が50μsと仮定するとこの1000−’イトの
データ転送時間は1050(=50+2X500 )
μsと従来の2600μsより大幅に短縮きれ、セット
アツプ時間の占める割合は0.5%以下となり、転送効
率が大幅に改善される。
第6図は本発明装置の第2実施、例のブロック系統図を
示す。同図中、CPU50は入出力命令の実行開始と共
に転送データの8ビツトの横方向画素数(第1図のjK
あたる)及び「1」であるロード命令をレジスタ51に
供給してこの横方向画素数をセットし、次にスタートア
ドレスの下位8ビツト(第1図のjoにあたる)及び「
1」であるロード命令をレジスタ52に供給してこのス
タートアドレスの下位8ビツトをセットする。このレジ
スタ52へのロード命令はオア回路53を介してレジス
タ51の8ビツトの出力信号を供給はれているカウンタ
54のロード端子及びレジスタ52の8ビツトの出力信
号を供給されているカウンタ55のロード端子に供給さ
れ、カウンタ54,55には夫々横方向画素数、スター
トアドレスの下位8ビツトがセットされる。次に、CP
U50は8ビツトの縦方向画素数(第1図のiにあたる
)及び「1」であるロード命令をカウンタ56に供給し
てこれをセットし、また、スタートアドレスの上位8ビ
ツト(第1図のioにあたる)及びロード命令をカウン
タ57に供給してこれをセットする。
示す。同図中、CPU50は入出力命令の実行開始と共
に転送データの8ビツトの横方向画素数(第1図のjK
あたる)及び「1」であるロード命令をレジスタ51に
供給してこの横方向画素数をセットし、次にスタートア
ドレスの下位8ビツト(第1図のjoにあたる)及び「
1」であるロード命令をレジスタ52に供給してこのス
タートアドレスの下位8ビツトをセットする。このレジ
スタ52へのロード命令はオア回路53を介してレジス
タ51の8ビツトの出力信号を供給はれているカウンタ
54のロード端子及びレジスタ52の8ビツトの出力信
号を供給されているカウンタ55のロード端子に供給さ
れ、カウンタ54,55には夫々横方向画素数、スター
トアドレスの下位8ビツトがセットされる。次に、CP
U50は8ビツトの縦方向画素数(第1図のiにあたる
)及び「1」であるロード命令をカウンタ56に供給し
てこれをセットし、また、スタートアドレスの上位8ビ
ツト(第1図のioにあたる)及びロード命令をカウン
タ57に供給してこれをセットする。
これらカウンタ55,57は夫々セットされた8ビツト
の計数値をアドレスバスドライバ58に供給する。
の計数値をアドレスバスドライバ58に供給する。
この後、CPU50はDMAスタート命令(諒払ST)
をDMA制御回路58に供給する。I−) M A制御
回路59はこれを受けて「1」となるD bi A要求
信号(])MAREQ)をCPU50に供給し、CP
U3Oはこれによって「1」となるDMA可能信号(国
晶へ)をD M A制御回路59及びアドレスバスドラ
イバ58に供給し、これと共に、DMA要求信号が「1
」である期間データバス60を放棄する。このアドレス
バスドライバ58はDMA可能信号が「1」である間、
アドレスカウンタ55よりの8ビツトの計数値を下位8
ビツトとし、アドレスカウンタ57よりの8ビツトの計
数値を上位8ビツトとした全16ビツトのアドレス信号
をメモリ61に供給する。また、DMA制御回路59は
、CPU50よりのJ)MA可能信号が「1」となると
CPU50より供給きれるクロックパルス(CLK)に
同期した1ハ】Aタイミングパルス(DMAT IN
I NG )を発生してカウンタ54,55夫々の計数
人力端子に供給する。カウンタ55はDへ4Aタイミン
グパ・レスによってカウントアツプし、その8ビツトの
計数値をアドレスバスドライバ58に供給する。
をDMA制御回路58に供給する。I−) M A制御
回路59はこれを受けて「1」となるD bi A要求
信号(])MAREQ)をCPU50に供給し、CP
U3Oはこれによって「1」となるDMA可能信号(国
晶へ)をD M A制御回路59及びアドレスバスドラ
イバ58に供給し、これと共に、DMA要求信号が「1
」である期間データバス60を放棄する。このアドレス
バスドライバ58はDMA可能信号が「1」である間、
アドレスカウンタ55よりの8ビツトの計数値を下位8
ビツトとし、アドレスカウンタ57よりの8ビツトの計
数値を上位8ビツトとした全16ビツトのアドレス信号
をメモリ61に供給する。また、DMA制御回路59は
、CPU50よりのJ)MA可能信号が「1」となると
CPU50より供給きれるクロックパルス(CLK)に
同期した1ハ】Aタイミングパルス(DMAT IN
I NG )を発生してカウンタ54,55夫々の計数
人力端子に供給する。カウンタ55はDへ4Aタイミン
グパ・レスによってカウントアツプし、その8ビツトの
計数値をアドレスバスドライバ58に供給する。
また、カウンタ54はDMAタイミングパルスによって
カウントクーランし、その計数値がroooo 0OO
OJとなったとき、つまり横方向1ラインのアドレス信
号がメモリ61に供給されたとき「1」となる桁下げ信
号(BORROW)を発生してこれをカウンタ56,5
7夫々の計数入力端子に供給すると共ニ、オア回路53
を介してカウンタ54155夫々のロード端子に供耐す
る。これによって、カウンタ57はカウントアツプし、
その8ビツトの計数値をアドレスバスドライバ58に供
給し、また、カウンタ56はカウントダウンし、また、
カウンタ54.55夫々にはレジスタ51.52夫々の
8ビット出力信号が再びセットされ、次の1ラインのア
ドレス信号がメモリ61に供給きれる。このようにして
カウンタ56の計数値がroooo 0OOOJとなっ
たとき、つまり最後の1う・fンのアドレス信号がメモ
リ61に供給されたとき、カウンタ56は「°1」とな
る桁下は信号(BOILROVv )を発生してこれを
LIMA制御回路59に供給する。このカウンタ56よ
シの桁下げ信号が「1」となると、D M A制御回路
59はD M A要求信号を「0」とし、これによって
CPU50の出力するDMA可能イ8号HrOJとなシ
、アドレスバスドライバ58はメモリ61へのアドレス
信号の供給を停止し、データ転送が終了する。
カウントクーランし、その計数値がroooo 0OO
OJとなったとき、つまり横方向1ラインのアドレス信
号がメモリ61に供給されたとき「1」となる桁下げ信
号(BORROW)を発生してこれをカウンタ56,5
7夫々の計数入力端子に供給すると共ニ、オア回路53
を介してカウンタ54155夫々のロード端子に供耐す
る。これによって、カウンタ57はカウントアツプし、
その8ビツトの計数値をアドレスバスドライバ58に供
給し、また、カウンタ56はカウントダウンし、また、
カウンタ54.55夫々にはレジスタ51.52夫々の
8ビット出力信号が再びセットされ、次の1ラインのア
ドレス信号がメモリ61に供給きれる。このようにして
カウンタ56の計数値がroooo 0OOOJとなっ
たとき、つまり最後の1う・fンのアドレス信号がメモ
リ61に供給されたとき、カウンタ56は「°1」とな
る桁下は信号(BOILROVv )を発生してこれを
LIMA制御回路59に供給する。このカウンタ56よ
シの桁下げ信号が「1」となると、D M A制御回路
59はD M A要求信号を「0」とし、これによって
CPU50の出力するDMA可能イ8号HrOJとなシ
、アドレスバスドライバ58はメモリ61へのアドレス
信号の供給を停止し、データ転送が終了する。
この実施例においてもスタートアドレス及び画素データ
数を1回セットアツプするたけで第1図(5)の斜線部
Aに示される如き画素データを連続して1回で転送する
ことができる。
数を1回セットアツプするたけで第1図(5)の斜線部
Aに示される如き画素データを連続して1回で転送する
ことができる。
なお、上記実施例ではスタートアドレスを第1図の頂点
(lo、Jo)とし、エンドアドレスを頂点(j+、J
+)としたが、スタートアドレスは他のm点C’o +
J+) + (It + Jo) + (1+ +J+
)のいずれであっても良く、この場合エンドアドレスは
斜線部Aの四辺形の−の頂点であるスタートアドレスに
対向する頂点であり、各カウンタはこれに応じてカウン
トアツプもしくはカウントダウンさせれば良く、上記実
施例に限定されない。
(lo、Jo)とし、エンドアドレスを頂点(j+、J
+)としたが、スタートアドレスは他のm点C’o +
J+) + (It + Jo) + (1+ +J+
)のいずれであっても良く、この場合エンドアドレスは
斜線部Aの四辺形の−の頂点であるスタートアドレスに
対向する頂点であり、各カウンタはこれに応じてカウン
トアツプもしくはカウントダウンさせれば良く、上記実
施例に限定されない。
なお、上記実施例ではアドレスをm=n=8゜q=16
としたが、これはm 4= nであっても良く、また、
95m −1−nであっても良く、上記実施例に限定は
れない。
としたが、これはm 4= nであっても良く、また、
95m −1−nであっても良く、上記実施例に限定は
れない。
上述の如く、本発明になるデータ転送装置は、縦方向に
’l (mは正の整数)画素以下、横方向に2(nは正
の整数)画素以下に分割される1画面の画素データをq
(q≧m+n)ビットのアドレスでアクセスされるメモ
リに書き込み又は読み出しを行なわしめるデータ転送装
置において、画面の横軸及び縦軸で囲まれる四辺形の部
分の画素データを転送する際メモリのアドレスの下位n
ビットを四辺形の−のm点に対応するスタートアドレス
の下位nビットから−の頂点に対向する損声、に対応す
るエンドアドレスの下位nビット寸で順次変化させ、メ
モリのアドレスの上位(q−n)ビットをスタートアド
レス(又はエンドアドレス)の上位(q −n )ビッ
トからエンドアドレス(又はスタートアドレス)の上位
(q−n)ビットまで順次変化きせる毎に上記メモリの
アドレスの下位nビットの順次変化を繰り返させてメモ
リにアドレスを供給することにより画素データを転送す
るため複数ラインの画素データをスタートアドレス及び
エンドアドレス、または、スタートアドレス及び画素デ
ータ数の1回のセットアツプで連続して1回で転送する
ことができ、その転送時間を短縮することができ、また
、転送効率を改善することができる等の特長を有するも
のである。
’l (mは正の整数)画素以下、横方向に2(nは正
の整数)画素以下に分割される1画面の画素データをq
(q≧m+n)ビットのアドレスでアクセスされるメモ
リに書き込み又は読み出しを行なわしめるデータ転送装
置において、画面の横軸及び縦軸で囲まれる四辺形の部
分の画素データを転送する際メモリのアドレスの下位n
ビットを四辺形の−のm点に対応するスタートアドレス
の下位nビットから−の頂点に対向する損声、に対応す
るエンドアドレスの下位nビット寸で順次変化させ、メ
モリのアドレスの上位(q−n)ビットをスタートアド
レス(又はエンドアドレス)の上位(q −n )ビッ
トからエンドアドレス(又はスタートアドレス)の上位
(q−n)ビットまで順次変化きせる毎に上記メモリの
アドレスの下位nビットの順次変化を繰り返させてメモ
リにアドレスを供給することにより画素データを転送す
るため複数ラインの画素データをスタートアドレス及び
エンドアドレス、または、スタートアドレス及び画素デ
ータ数の1回のセットアツプで連続して1回で転送する
ことができ、その転送時間を短縮することができ、また
、転送効率を改善することができる等の特長を有するも
のである。
第1図は1画面を構成する画素データの配置を示す図、
第2図はメモリ上での第1図示の斜線部の画素データの
配置を模式的に示す図、第3図は従来のデータ転送装置
の一例のブロック系統図、第4図は本発明装置の第1実
施例の回路図、第5図(8)〜G)は第4図示の装置各
部の波形図、第6図は本発明装置の第2実施例のブロッ
ク系統図である。 10.11,18,20,22,24,28゜29・・
・入力端子、12,15,17,31,34゜42.4
4・・・インバータ、13,19.23゜51.52・
・・レジスタ、14,21.54〜57・・・カウンタ
、25.59・・・DMA制御回路、26゜30.32
・・・フリップフロップ、27.38・・・出力端子、
33.35.40.43・・・ナンド回路、36.37
.58・・・アドレスバスドライバ、39゜41・・・
比教器、53・・・オア回路、61・・・メモリ。 第1図 第2図
第2図はメモリ上での第1図示の斜線部の画素データの
配置を模式的に示す図、第3図は従来のデータ転送装置
の一例のブロック系統図、第4図は本発明装置の第1実
施例の回路図、第5図(8)〜G)は第4図示の装置各
部の波形図、第6図は本発明装置の第2実施例のブロッ
ク系統図である。 10.11,18,20,22,24,28゜29・・
・入力端子、12,15,17,31,34゜42.4
4・・・インバータ、13,19.23゜51.52・
・・レジスタ、14,21.54〜57・・・カウンタ
、25.59・・・DMA制御回路、26゜30.32
・・・フリップフロップ、27.38・・・出力端子、
33.35.40.43・・・ナンド回路、36.37
.58・・・アドレスバスドライバ、39゜41・・・
比教器、53・・・オア回路、61・・・メモリ。 第1図 第2図
Claims (1)
- 縦方向に2m(mは正の整数)画素以下、4V4方向に
2°(nは正の整数)画素以下に分割される1画面の画
素テークをq(q≧m+n)ビットのアドレスでアクセ
スされるメモリに書き込み又は説み出しを行なわしめる
データ転送装置において、画面の横軸及び縦軸で囲まれ
る四辺形の部分の画素データを転送する際該メモリのア
ドレスの下位nヒツトを該四辺形の−の頂点に対応する
スタートアドレスの下位nビットから該−の頂点に対向
する頂点に対応するエンドアドレスの下位nビットまで
順次便化略せ、該メモリのアドレスの上位(q−n)ビ
ットを該スタートアドレス(又はエンドアドレス)の上
位(q ll)ビットから該エンドアドレス(又はスタ
ートアドレス)の上位(q−n)ビットまで順次変化さ
せる毎に上記該メモリのアドレスの下位丁1ビットの順
次変化を繰り返させて該メモリにアドレスを供給するこ
とにより画素データを転送することを特徴とするデータ
転送装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11828682A JPS5910084A (ja) | 1982-07-07 | 1982-07-07 | デ−タ転送装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11828682A JPS5910084A (ja) | 1982-07-07 | 1982-07-07 | デ−タ転送装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5910084A true JPS5910084A (ja) | 1984-01-19 |
Family
ID=14732903
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11828682A Pending JPS5910084A (ja) | 1982-07-07 | 1982-07-07 | デ−タ転送装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5910084A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61228582A (ja) * | 1985-04-02 | 1986-10-11 | Sharp Corp | 画像処理装置 |
JPS61233869A (ja) * | 1985-04-08 | 1986-10-18 | Sharp Corp | 画像処理装置 |
JPS62139057A (ja) * | 1985-12-13 | 1987-06-22 | Nec Corp | アドレス制御回路 |
WO2000003381A1 (fr) * | 1998-07-09 | 2000-01-20 | Seiko Epson Corporation | Circuit d'attaque et dispositif a cristal liquide |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5480651A (en) * | 1977-12-12 | 1979-06-27 | Agency Of Ind Science & Technol | Video processor |
JPS56119571A (en) * | 1980-02-23 | 1981-09-19 | Ricoh Co Ltd | Memory addressing method |
-
1982
- 1982-07-07 JP JP11828682A patent/JPS5910084A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5480651A (en) * | 1977-12-12 | 1979-06-27 | Agency Of Ind Science & Technol | Video processor |
JPS56119571A (en) * | 1980-02-23 | 1981-09-19 | Ricoh Co Ltd | Memory addressing method |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61228582A (ja) * | 1985-04-02 | 1986-10-11 | Sharp Corp | 画像処理装置 |
JPS61233869A (ja) * | 1985-04-08 | 1986-10-18 | Sharp Corp | 画像処理装置 |
JPS62139057A (ja) * | 1985-12-13 | 1987-06-22 | Nec Corp | アドレス制御回路 |
WO2000003381A1 (fr) * | 1998-07-09 | 2000-01-20 | Seiko Epson Corporation | Circuit d'attaque et dispositif a cristal liquide |
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