JPS5910084A

JPS5910084A - デ−タ転送装置

Info

Publication number: JPS5910084A
Application number: JP11828682A
Authority: JP
Inventors: Tadashi Takahashi; 高橋　規; Kiyoshi Sato; 清佐藤; Kyoichi Shimizu; 恭一清水
Original assignee: Victor Company of Japan Ltd; Nippon Victor KK
Current assignee: Victor Company of Japan Ltd; Nippon Victor KK
Priority date: 1982-07-07
Filing date: 1982-07-07
Publication date: 1984-01-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ≠刊コ＃；≠ビットとに分割し、上位（ＣＩ−１１）ビ
ットを順次変化させる毎に下位ｎ寄＝；孝ビットの順次
変化を繰り返させることにより、１回のアドレスのセッ
トアツプにより画面の横軸及び縦軸で囲まれる四辺形部
分の画素データを連続して１回で転送することができ、
転送時間を短縮して転送効率を改善することのできるデ
ータ転送装置を提供することを目的とする。

一般にディジタル画像処理によりディスプレイ上に画像
を表示させる場合、アナログの映像信号をＡ−１）変換
してたとえば各画素毎に輝度２色度。

探度全体で８ビツトのディジタル１ｇ号とし、このディ
ジタル信号を順次メモリに４ｔき込み、必要に応じてこ
のメモリよシデイジタル信号を順次読み出してＤ−Ａ変
換し、これによって得られるアナログの映像信号によっ
てディスプレイ上に画像の表示を行なうという処理が多
用される。ここで、１画面を第１図に示す如く縦方向に
ＩＶＩ（２＋１≦Ｍ≦２”）　、　ｍは正の整数）画素
、横方向にＮ（２°−１＋１≦Ｎ≦２ｎ、ｎけ正の整ａ
）画素に分割し、各画素の８ビツトのディジタル値（以
下［画素データＤＭＮ　Ｊという）をメモリに書き込む
際には、メモリの０番地に画素データＤ！！、以下順に
り、Ｎまで画面の第１ライン上の画素データを１き込み
、次に（Ｎ−１）番地に画素データＤ２．　　、以下ｊ
１屓に第２ライン上の画素データを礪き込み、以下同様
にして画素データＤＭＮの２次元の位置情報をメモリの
１次元のアドレスに変換している。このため、第１図の
斜線部Ａの四辺形のｉ＊ｊ（ｉ＋ｊは正の整数で１≦１
≦Ｍ、１≦ｊ≦Ｎ）個の画素データは、メモリ上では第
２図に示す如く、連続したｊバイトの画素データがＮバ
イト毎にｉ個のブロックに分断されて沓き込まれている
。

このメモリのデータ転送を行なうには転送時間を短縮す
るだめ寺直接メモリアクセス（以下ｒ　ＤＭＡ　Ｊとい
う）方式が用いられておシ、第１図に従来のＤＭＡ方式
を用いたデータ転送装置の一例のブロック系統図を示す
。同図中、１は中央処理装置（以下ｒｃＰｔＪＪという
）であυ、２はたとえば６４にバイトのメモリである。

ＣＰＵＩはプログラム中のメモリ２に関する入出力命令
の実行を開始すると同時に、転送データの１６ビツトの
スタートアドレス及びロード命令をカウンタ３に供給し
てセットし、次に転送データの１６ビツトのエンドアド
レス及びロード命令をレジスタ４に供給してセットする
。この後、ＣＰＵ１はＤＭＡスタート命令（ＤＭＡＳＴ
）をｌ）ＭＡ制御回路５に供給する。ＤＭＡ制御回路５
はこれを受けて「】」と力るＤＭＡ要求Ｍ号（ＤＭＡＲ
ＥＱ）　をＣＰＵＩＫ供給し、ＣＰＵ１はコレニヨッテ
「１」トナルＤＭＡ可能信号（ＤＭＡＡｃＫ）をＤＭＡ
制御回路５及びアドレスバスドライバ６に供給し、これ
と共に、ＤＭＡ要求信号が「１」である期間データバス
６を放棄する。

ＤＭＡ制御回路５はＤＭＡ可能信号が「１」となるとＣ
ＰＵ　１よりのクロックパルス（ＣＬＫ）に同期したＤ
ＭＡタイミングパルスを発生してカウンタ３に供給しこ
れをカウントアツプせしめる。

カウンタ３はその１６ビツトの計数値をアドレス信号と
してアドレスバスドライバ６及び比較器７の一方の入力
端子に供給する。このアドレスバスドライバ６はＣＰＵ
１より供給されるＤＭＡ可能信号が「１」である間、ア
ドレスカウンタ３よシの１６ビツトのアドレス信号をア
ドレスバス８を介してメモリ２に供給する。また、比較
器７はカウンタ３よりのアドレス信号をレジスタ４より
常時供給されるエンドアドレスと比較し、両者が一致し
たとき一致信号（ＥＱ）をＤＭＡ制御回路５に供給する
。この一致信号によってＩＪＭＡ制御回路５の出力する
ｌ）ＭＡ要求信号は「０」となり、これによってＣＰＵ
Ｉの出力するＤＭＡ可能信号は「０」となる。従って、
メモリ２にはスタートアドレスからエンドアドレスまで
の連続したアドレスが供給され、メモリ２のこのアドレ
スの部分の癲き込み又は読み出しが行なわれる。

ここで、ＩＪＭＡ転送はＣＰＵ１を介さずメモリ２と入
出力装置（図示せず）との間でデータ転送を行なうもの
であるが、ＤＭＡ転送時間はスタートアドレス、エンド
アドレスのセットアツプ時間と、実際のメモリアクセス
タイムに大別きれ、ＣＰｔＪｔが８ピツトのマイクロプ
ロセッサであるときメモリアクセスタイムが１バイト当
り１μｓ程度であるのに対しセットアツプ時間は３０〜
６０μｓを要する。第３図示の従来の装置では、１回の
ＤＭＡ転送は連続したアドレスしかできず、第２図に示
す如くｉ個のブロックに分割されている場合の転送効率
を考えると、たとえばＪ　”　２　＋　’　”５００、
セットアツプ時間が５０μｓと仮定するとこの１０００
バイトのデータ転送時間は２６００　（＝（２Ｘ１　＋
　５０　）　Ｘ　５００））μＳとなシセットアップ時
間がこのうちの約９６％を占めて非常に転送効率が悪く
なるという欠点があった。

本発明は上記の欠点を除去したものであり、第４図以下
と共にその各実施例につき説明する。

本発明は画素データを記憶するメモリのアドレスを画面
上の行と列とに対応した２次元のアドレスとして考え、
第１図の斜線部人の全画素データを１回のセットアツプ
で転送するものであり、たとえば、１画面を横（Ｘ）方
向２５６（−２８）ＩＩ！ＩＩ素、縦（Ｙ）方向２５６
画素に分割するとき、横方向を８ビツトのＸアドレス、
縦方向を８ビツトのＸアドレスとして扱い、Ｘアドレス
を下位８ビツト、Ｘアドレスを上位８ビツトとする１６
ビツトのＸＸアドレスにて６４　Ｋ　（＝　２１６）バ
イトのメモリをアクセスするものである。

第４図は本発明になるデータ転送装置の第１実施例の回
路図を示す。同図中、１０はＣＰＵ（図示せず）からの
８ビツトのアドレス信号が入来する入力端子であり、Ｃ
ＰＵは入出力命令の実行と同時に１６ビツトのスタート
アドレスの下位８ビツト（第１図のｊｏにあたシたとえ
ばｒｏｏｏｏｏｌｏｏＪ）を入力端子１０に供給すると
共に、ロード命令（ｘｓ’ｉ’ｐ）を入力端子１１に供
給する。ロード命令（ＸＳＴＰ　）はインバータ１′２
で反転された後レジスタ１３のロード端子に供給され、
上記スタートアドレスの下位８ビツトがレジスタ１３に
ラッチされる。このレジスタ１３はラッチきれた８ビツ
トの信号を４ビツトのカウンタ１４ａ　、　１４ｂより
なる８ビツトのカウンタ１４に供給しておシ、インバー
タ１２よりのロード命令（ＸＳＴＰ　）はインバータ１
５、オア回路１？、インバータ１７により僅かに遅延さ
れ更に反転されてカウンタ１４のロード端子に供給芒れ
、カウンタ１４にはスタートアドレスの下位８ビツトが
セットされる。この後、ＣＰＵはロード命令（ＸＥＮＰ
）を入力端子１８に供給すると共にエンドアドレスの下
位８ビツト（第１図のｊｌにあたりたとえばｒｏｏｏｏ
ｏｎＩＪ）を供給し、この８ビツトの信号はレジスタ１
９にラッチされる。次にＣＰＵはロード命令（ＹＳ’ｌ
”Ｐ）を入力端子２０に供給すると共にスタートアドレ
スの上位８ビツト（第１　図＋７）　ｊｏ　Ｋ　６たシ
たとえばｒｏｏｏｏｏｏｏ−１）砂供給してこれを４ビ
ツトのカウンタ２１ａ　、　２１ｂよりなる８ビツトの
カウンタ２１にセットし、更にロード命令（ＹＥＮＰ）
を入力端子２２に供給すると共にエンドアドレスの上位
８ピツド（第１図の１１にあたりたとえばｒｏｏｏｏｏ
ｌｏｌ　Ｊ）を供給してこれをレジスタ２３にラッチさ
せる。この後、　ＣＰＵｔｒｉＭ５図（Ａ）に示すＤ　
Ｍ　Ａ、　、＜　ｐ−ト命令（ＤＭＡ５　’、［’　）
を入力端子２４に供給する。

このＤ　Ｍ　Ａスタート向合（Ｄへ４Ａ８Ｔ　）はＤ　
Ｍ　Ａ制御回路２５を構成し電源投入時等にクリアされ
ているフリップフロップ２６のプリセット端子に供給さ
れ、このフリップフロッグ２６はＱ端子出力が「１」と
なるようプリセットされ、「ｌ」となったＱ端子出力が
第５図の）に示すＤＭＡ要求信号（１）＆ＩＡＲＥＱ　
）として出力端子２７よりＣ’Ｐ　Ｕに対して出力され
る。これによってＣＰ　Ｕけ実行中の処理が終了した佐
第５図０に示すＤ　Ｍ　Ａ可能信号（ＤＭＡＡＣＫ）を
１１」として入力端子２８に供給する。１だ、入力端子
２９にはＣＰＵより第５図（ＬＪに示すクロックパルス
（ＣＬＫ）が供給されておす、このクロックパルスはフ
リップフロップ３０のクロック端子に供給される一方イ
ンバータ３１で反転婆れて第５図（１ｍｌに示す反転ク
ロック信号（ＣＬＫ）ときれてフリップフロップ３２の
クロック端子に供給されている。このｌ）ＭＡＡ可能信
号フリップフロッグ２６よシのＤＭＡ要求信号によシフ
リアされたフリップフロップ３０のＤ端子に供給され、
このすぐ後のクロックパルス（ＣＬＫ）の立上りからフ
リップフロップ３０のＱ出力であルｌ）ＭＡ要求信号（
ＤＭＡＡＣＫ２）　ハｍ　５　図（Ｆ　）　Ｋ示す如く
「１」となる。このＤＭＡ要求信号はナンド回路３３に
おいてインバータ３４よりの反転クロック信号と合成は
れて第５図０に示すＤ　Ｍ　Ａタイミングパルス（ＤＭ
ＡＴＩＭＩＮＯ）とされてナンド回路３５の一方の入力
端子に供給される。また、フリップフロップ３０のＱ出
力は反転された後８ビツトのアドレスバスドライバ３６
．３？夫々の制御入力端子に供給される。このアドレス
バスドライバ３７．３６はＤＭＡ要求信号（ＤＭＡＡＣ
Ｋ　２　）が「１」となると夫々カウンタ２１，１４よ
り供給される計数値を上位８ピツ）　ｒｏｏｏｏｏｏｌ
ｌ　Ｊ　、下位８ビツトｒ　０００００１００　Ｊの計
１６ビツトのアドレス信号ｒ００００００１１００００
０１００　Ｊとして出力端子３８よりメモリ（図示せず
）に供給する。

３９ｂとよりなる８ビツトの比較器３９の一方の入力端
字に供給しており、この比較器３９は他方の入力端子に
レジスタ１９よりエンドアドレスの下位８ビツトを供給
されてこの内入力を比較し、一致したとき「１」となる
比較信号（ＸＣＭＰ）を発生してフリップフロップ３２
及びナンド回路４ｏのに４ビツトの比較器４１８　、４
１ｂよりなる８ビツトの比較器４１の一方の入力端子に
供給しており、この比較器４１は他方の入力端子にレジ
スタ２３よりエンドアドレスの上位８ビツトを供給され
てこの内入力を比較し、一致したとき「１」となる比較
信号（ＹＣＭＰ）を発生してナンド回路４ｏの他方の入
力端子に供給している。

上記の状態では比較器３９．４１の比較信号は共Ｋｒ０
Ｊであり、従って、フリップフロップ３２り兄〃す目コ
刀ｎ１ｌＪと１つておジ、このＱ端子出力を供給はれて
いるナンド回路３５はＤＭＡタイミングパルス（Ｉ）Ｍ
Ａ、Ｔ　Ｉ　Ｍ　Ｉ　ＭＧ　）を出力し、これはインバ
ータ４２で反転されて第５図（Ｈ）に示す））ラントア
ップ信号（ＸＣＮ１’Ｔ、ＪＰ　）ときれ、カウンタ１
／Ｉの計数入力端子に供給きれる。このため、カウンタ
１４の計数値はカウントアツプされてその男１ビット（
ＸＣＮＴＩ　）　、第２ビツト（ＸＣＮＴ２）。

８（３３ビツト（ＸＣＮＴ３）は夫々第５図（Ｉ）、（
Ｊ）、（Ｋ）に示す如く変化する。ここで、カウンタ１
４の計数値出力がｒｏｏｏｏｏｌｌｌＪとなると、第５
図（Ｌ）に示す比奴器３９の比較信号（ＸＣＭＰ）は「
１」となり、第５図（Ｍ）に示すフリップフロップ３２
のＱラミＡ子出力（ＪＪＣＭＰ）は「０」となってＤ　
Ｍ　Ａタイミングパルスはナンド回路３５より出力され
なくなりカウンタ１４のカウントアツプは中止される。

このとき、フリップフロップ３２のＱ端子出力は「１」
となり、このＱ端子出力（ＤＣλ４Ｐ）とクロックパル
ス（ＣＩ、Ｋ）とを供給されるナンド回路４３の出力信
号である第５図（Ｎ）に示すロード信−ｑ（、ｘｔ、ｕ
）はＩＩＪとなり、このロード信号（Ｘ」、υ）にオア
回路１６．インバータ１７を介して僅かに遅蝙をれ更に
反転されてカウンタ１４ａ　、　ｉ４ｂのロード端子に
供給され、これＫよってカウンタ１４にはレジスタ１３
より供給されるスタートアドレスの下位８ピツトｒ　０
００００１００　Ｊがセットさ江、比較器３９の比較信
号（ＸＣＭＰ　）は「０」となる。

まだ、これと共に、ロード信号（ｘＬ７ｉ５）はインバ
ータ４４で反転されて第５図（０）に示すカウントアン
プ信号（ＹＣＮＴＵＰ　）とされてカウンタ２１の計数
入力端子に供給される。これによって、カウンタ２１は
カウントアツプ妊れる。以上の動作によって横方向１２
４７分の画素データを転送するに必要なアドレス信号が
出力端子３８よりメモリに供給される。

このよりにして、カウンタ２１の計数値は、カウントア
ツプ信号（ＹＣＮＴＵＰ　）が供給される毎に、その第
１ビツト（ＹＣＮＴｌ）、第２ピツト（ＹＣＮＴ２）第
３　ビット（ＹｃＮ’ｌｌ”３）が大々第５図（Ｐ）　
、　（Ｑ）　。

（Ｒ）に示す如く変化し、上記と同様にしてト一方向１
ライン分ずつのアドレス信号がｌｌｆｆｆｌ次出力され
る。

このカウンタ２１の計数値出力がｒ　０００００１０１
　Ｊとなると第５図（８）に示す比較器４１の比較信号
（ＹＣＭＰ）は「１」となる。この後、最後のアドレス
信号ｒ０００００１０１０００００１１１Ｊが出力端子
３８よシ出力されると共に、ナンド回路４０の出力信号
は第５図（Ｔ）に示す如く「０」となり、更に、カウン
タ１７にレジスタ１３よシの８ビツトのアドレス信号が
セットされると同時に、このナンド回路４０の出力信号
は「１」となる。これによってフリップフロップ２６は
リセットされ、ＤＭＡ要求信号（ＤＭＡ几ＥＱ）は「０
」となり、フリップフロップ３０の出力するＤＭＡ可能
信号（ＤＭＡＡＣＫ２）は「０」となってアドレスバス
ドライバ３６．３７は出力端子よりメモリにアドレス信
号を供給するのを停止し、データ転送が終了する。

このようにして、スタートアドレス、エンドアドレスを
１回セットアツプするだけで第１図の斜線部Ａに示され
る画素データを連続して１回で転送することができ、た
とえば第１図においてｊ＝２１ｉ＝５００１上２１ｉ＝
プ時間が５０μｓと仮定するとこの１０００−’イトの
データ転送時間は１０５０（＝５０＋２Ｘ５００　）　
μｓと従来の２６００μｓより大幅に短縮きれ、セット
アツプ時間の占める割合は０．５％以下となり、転送効
率が大幅に改善される。

第６図は本発明装置の第２実施、例のブロック系統図を
示す。同図中、ＣＰＵ５０は入出力命令の実行開始と共
に転送データの８ビツトの横方向画素数（第１図のｊＫ
あたる）及び「１」であるロード命令をレジスタ５１に
供給してこの横方向画素数をセットし、次にスタートア
ドレスの下位８ビツト（第１図のｊｏにあたる）及び「
１」であるロード命令をレジスタ５２に供給してこのス
タートアドレスの下位８ビツトをセットする。このレジ
スタ５２へのロード命令はオア回路５３を介してレジス
タ５１の８ビツトの出力信号を供給はれているカウンタ
５４のロード端子及びレジスタ５２の８ビツトの出力信
号を供給されているカウンタ５５のロード端子に供給さ
れ、カウンタ５４，５５には夫々横方向画素数、スター
トアドレスの下位８ビツトがセットされる。次に、ＣＰ
Ｕ５０は８ビツトの縦方向画素数（第１図のｉにあたる
）及び「１」であるロード命令をカウンタ５６に供給し
てこれをセットし、また、スタートアドレスの上位８ビ
ツト（第１図のｉｏにあたる）及びロード命令をカウン
タ５７に供給してこれをセットする。

これらカウンタ５５，５７は夫々セットされた８ビツト
の計数値をアドレスバスドライバ５８に供給する。

この後、ＣＰＵ５０はＤＭＡスタート命令（諒払ＳＴ）
をＤＭＡ制御回路５８に供給する。Ｉ−）　Ｍ　Ａ制御
回路５９はこれを受けて「１」となるＤ　ｂｉ　Ａ要求
信号（］）ＭＡＲＥＱ）をＣＰＵ５０に供給し、ＣＰ　
Ｕ３Ｏはこれによって「１」となるＤＭＡ可能信号（国
晶へ）をＤ　Ｍ　Ａ制御回路５９及びアドレスバスドラ
イバ５８に供給し、これと共に、ＤＭＡ要求信号が「１
」である期間データバス６０を放棄する。このアドレス
バスドライバ５８はＤＭＡ可能信号が「１」である間、
アドレスカウンタ５５よりの８ビツトの計数値を下位８
ビツトとし、アドレスカウンタ５７よりの８ビツトの計
数値を上位８ビツトとした全１６ビツトのアドレス信号
をメモリ６１に供給する。また、ＤＭＡ制御回路５９は
、ＣＰＵ５０よりのＪ）ＭＡ可能信号が「１」となると
ＣＰＵ５０より供給きれるクロックパルス（ＣＬＫ）に
同期した１ハ】Ａタイミングパルス（ＤＭＡＴ　ＩＮ　
Ｉ　ＮＧ　）を発生してカウンタ５４，５５夫々の計数
人力端子に供給する。カウンタ５５はＤへ４Ａタイミン
グパ・レスによってカウントアツプし、その８ビツトの
計数値をアドレスバスドライバ５８に供給する。

また、カウンタ５４はＤＭＡタイミングパルスによって
カウントクーランし、その計数値がｒｏｏｏｏ　０ＯＯ
ＯＪとなったとき、つまり横方向１ラインのアドレス信
号がメモリ６１に供給されたとき「１」となる桁下げ信
号（ＢＯＲＲＯＷ）を発生してこれをカウンタ５６，５
７夫々の計数入力端子に供給すると共ニ、オア回路５３
を介してカウンタ５４１５５夫々のロード端子に供耐す
る。これによって、カウンタ５７はカウントアツプし、
その８ビツトの計数値をアドレスバスドライバ５８に供
給し、また、カウンタ５６はカウントダウンし、また、
カウンタ５４．５５夫々にはレジスタ５１．５２夫々の
８ビット出力信号が再びセットされ、次の１ラインのア
ドレス信号がメモリ６１に供給きれる。このようにして
カウンタ５６の計数値がｒｏｏｏｏ　０ＯＯＯＪとなっ
たとき、つまり最後の１う・ｆンのアドレス信号がメモ
リ６１に供給されたとき、カウンタ５６は「°１」とな
る桁下は信号（ＢＯＩＬＲＯＶｖ　）を発生してこれを
ＬＩＭＡ制御回路５９に供給する。このカウンタ５６よ
シの桁下げ信号が「１」となると、Ｄ　Ｍ　Ａ制御回路
５９はＤ　Ｍ　Ａ要求信号を「０」とし、これによって
ＣＰＵ５０の出力するＤＭＡ可能イ８号ＨｒＯＪとなシ
、アドレスバスドライバ５８はメモリ６１へのアドレス
信号の供給を停止し、データ転送が終了する。

この実施例においてもスタートアドレス及び画素データ
数を１回セットアツプするたけで第１図（５）の斜線部
Ａに示される如き画素データを連続して１回で転送する
ことができる。

なお、上記実施例ではスタートアドレスを第１図の頂点
（ｌｏ、Ｊｏ）とし、エンドアドレスを頂点（ｊ＋、Ｊ
＋）としたが、スタートアドレスは他のｍ点Ｃ’ｏ　＋
Ｊ＋）　＋　（Ｉｔ　＋　Ｊｏ）　＋　（１＋　＋Ｊ＋
）のいずれであっても良く、この場合エンドアドレスは
斜線部Ａの四辺形の−の頂点であるスタートアドレスに
対向する頂点であり、各カウンタはこれに応じてカウン
トアツプもしくはカウントダウンさせれば良く、上記実
施例に限定されない。

なお、上記実施例ではアドレスをｍ＝ｎ＝８゜ｑ＝１６
としたが、これはｍ　４＝　ｎであっても良く、また、
９５ｍ　−１−ｎであっても良く、上記実施例に限定は
れない。

上述の如く、本発明になるデータ転送装置は、縦方向に
’ｌ　（ｍは正の整数）画素以下、横方向に２（ｎは正
の整数）画素以下に分割される１画面の画素データをｑ
（ｑ≧ｍ＋ｎ）ビットのアドレスでアクセスされるメモ
リに書き込み又は読み出しを行なわしめるデータ転送装
置において、画面の横軸及び縦軸で囲まれる四辺形の部
分の画素データを転送する際メモリのアドレスの下位ｎ
ビットを四辺形の−のｍ点に対応するスタートアドレス
の下位ｎビットから−の頂点に対向する損声、に対応す
るエンドアドレスの下位ｎビット寸で順次変化させ、メ
モリのアドレスの上位（ｑ−ｎ）ビットをスタートアド
レス（又はエンドアドレス）の上位（ｑ　−ｎ　）ビッ
トからエンドアドレス（又はスタートアドレス）の上位
（ｑ−ｎ）ビットまで順次変化きせる毎に上記メモリの
アドレスの下位ｎビットの順次変化を繰り返させてメモ
リにアドレスを供給することにより画素データを転送す
るため複数ラインの画素データをスタートアドレス及び
エンドアドレス、または、スタートアドレス及び画素デ
ータ数の１回のセットアツプで連続して１回で転送する
ことができ、その転送時間を短縮することができ、また
、転送効率を改善することができる等の特長を有するも
のである。

【図面の簡単な説明】

第１図は１画面を構成する画素データの配置を示す図、
第２図はメモリ上での第１図示の斜線部の画素データの
配置を模式的に示す図、第３図は従来のデータ転送装置
の一例のブロック系統図、第４図は本発明装置の第１実
施例の回路図、第５図（８）〜Ｇ）は第４図示の装置各
部の波形図、第６図は本発明装置の第２実施例のブロッ
ク系統図である。１０．１１，１８，２０，２２，２４，２８゜２９・・
・入力端子、１２，１５，１７，３１，３４゜４２．４
４・・・インバータ、１３，１９．２３゜５１．５２・
・・レジスタ、１４，２１．５４〜５７・・・カウンタ
、２５．５９・・・ＤＭＡ制御回路、２６゜３０．３２
・・・フリップフロップ、２７．３８・・・出力端子、
３３．３５．４０．４３・・・ナンド回路、３６．３７
．５８・・・アドレスバスドライバ、３９゜４１・・・
比教器、５３・・・オア回路、６１・・・メモリ。第１図第２図

Claims

【特許請求の範囲】

縦方向に２ｍ（ｍは正の整数）画素以下、４Ｖ４方向に
２°（ｎは正の整数）画素以下に分割される１画面の画
素テークをｑ（ｑ≧ｍ＋ｎ）ビットのアドレスでアクセ
スされるメモリに書き込み又は説み出しを行なわしめる
データ転送装置において、画面の横軸及び縦軸で囲まれ
る四辺形の部分の画素データを転送する際該メモリのア
ドレスの下位ｎヒツトを該四辺形の−の頂点に対応する
スタートアドレスの下位ｎビットから該−の頂点に対向
する頂点に対応するエンドアドレスの下位ｎビットまで
順次便化略せ、該メモリのアドレスの上位（ｑ−ｎ）ビ
ットを該スタートアドレス（又はエンドアドレス）の上
位（ｑ　ｌｌ）ビットから該エンドアドレス（又はスタ
ートアドレス）の上位（ｑ−ｎ）ビットまで順次変化さ
せる毎に上記該メモリのアドレスの下位丁１ビットの順
次変化を繰り返させて該メモリにアドレスを供給するこ
とにより画素データを転送することを特徴とするデータ
転送装置。