JPS5896408A - 増幅回路 - Google Patents
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- JPS5896408A JPS5896408A JP57202917A JP20291782A JPS5896408A JP S5896408 A JPS5896408 A JP S5896408A JP 57202917 A JP57202917 A JP 57202917A JP 20291782 A JP20291782 A JP 20291782A JP S5896408 A JPS5896408 A JP S5896408A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
- H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
- H03F3/45991—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction by using balancing means
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分計〕
本発明は直列抵抗を介して二個の入力部の一方に零入力
電流が流れるようにした、二個の同様な分岐を有する差
動入力段を具える増幅回路に関する。
電流が流れるようにした、二個の同様な分岐を有する差
動入力段を具える増幅回路に関する。
演算増幅器は度々このような対称差動入力段な有するも
のである。本発明の説明に入る前に従来のこの種の増幅
器につき先ず説明する。第１図はこのような演算増幅器
によって構成した交流増幅器を示す回路図で、この増幅
器は非反転入力部Ｓ、反転入力部８及び出力ｓ４￥有す
る演算増幅６１を基礎として成る。この演算増幅器１の
非反転入力部２にはコンデンサ？及び抵抗６（この抵抗
は信号源抵抗である）を経て信号源５の一方の端子に接
続しこの信号源の他方の端子を接地し、この信号源５か
も増幅しようとする信号を供給する。
のである。本発明の説明に入る前に従来のこの種の増幅
器につき先ず説明する。第１図はこのような演算増幅器
によって構成した交流増幅器を示す回路図で、この増幅
器は非反転入力部Ｓ、反転入力部８及び出力ｓ４￥有す
る演算増幅６１を基礎として成る。この演算増幅器１の
非反転入力部２にはコンデンサ？及び抵抗６（この抵抗
は信号源抵抗である）を経て信号源５の一方の端子に接
続しこの信号源の他方の端子を接地し、この信号源５か
も増幅しようとする信号を供給する。
この人力抱子２への零入力電流を抵抗８を介して直流電
圧源から供給するが、この電圧源の直流電圧ＵＢ／、は
演算増幅器の給電電圧ＵＢの二分の−に等しい。この電
圧源を抵抗９を介して反転入力端子ＳＫＪ！！続すると
共に抵抗１０を介してこの演算増幅器の出力癩子壱にも
接続している。
圧源から供給するが、この電圧源の直流電圧ＵＢ／、は
演算増幅器の給電電圧ＵＢの二分の−に等しい。この電
圧源を抵抗９を介して反転入力端子ＳＫＪ！！続すると
共に抵抗１０を介してこの演算増幅器の出力癩子壱にも
接続している。
この交流増幅器の利得は抵抗９及びｌＯの比和左右され
、抵抗１０の値が抵抗９の値より大きいと利得も大きく
なる。実際、これら２つの抵抗９及びｌＯの並列回路の
抵抗を信号源の抵抗より小さくし、直列抵抗８の値を信
号源の抵抗より大きくして交流利得に著しい悪影響が及
ばないよう和する必要がある。
、抵抗１０の値が抵抗９の値より大きいと利得も大きく
なる。実際、これら２つの抵抗９及びｌＯの並列回路の
抵抗を信号源の抵抗より小さくし、直列抵抗８の値を信
号源の抵抗より大きくして交流利得に著しい悪影響が及
ばないよう和する必要がある。
抵抗８を介して非反転入力部２１Ｃ流れる零入力電流は
この抵抗８で電圧降下を生ずるが、この電圧降下は反転
入力部８での等しい電圧降下によつ（埋め合わせられる
ものではない。その理由は、この反転入力部に流れる零
入力電流は非反転入力部に流れる零人カ′醒流とはぼ等
しい童であるが、並列回路の抵抗９及び１０の抵抗値が
直列抵抗８の抵抗値に対して無視出来るａ１電に小さい
からである。その結果、入力部にオフセット電圧が生ず
ることとなり、従って演算増幅器の入力段の回路構成又
は零入力電流が抵抗８を経て流れる方向に応じて、非反
転入力部２における零入力電位が反転入力部８における
零入力電位に対しさらに正又は負の電位となってしまう
。
この抵抗８で電圧降下を生ずるが、この電圧降下は反転
入力部８での等しい電圧降下によつ（埋め合わせられる
ものではない。その理由は、この反転入力部に流れる零
入力電流は非反転入力部に流れる零人カ′醒流とはぼ等
しい童であるが、並列回路の抵抗９及び１０の抵抗値が
直列抵抗８の抵抗値に対して無視出来るａ１電に小さい
からである。その結果、入力部にオフセット電圧が生ず
ることとなり、従って演算増幅器の入力段の回路構成又
は零入力電流が抵抗８を経て流れる方向に応じて、非反
転入力部２における零入力電位が反転入力部８における
零入力電位に対しさらに正又は負の電位となってしまう
。
累卵的には、この入力電圧のオフセットを種々の方法で
除去出来る。すなわち、 ａ）演算増幅器の入力段を、零入力電流が著しく小さく
なって入力電圧オフセットが無視出来るように設計する
こと。しかしながら、バイポーラ・トランジスタを含む
低雑音演算増幅器は例えば数１００ｎ八程度という可成
り大きな零入力電流を必要とするので、この方法は必ら
ずしも可能な方法ではない。
除去出来る。すなわち、 ａ）演算増幅器の入力段を、零入力電流が著しく小さく
なって入力電圧オフセットが無視出来るように設計する
こと。しかしながら、バイポーラ・トランジスタを含む
低雑音演算増幅器は例えば数１００ｎ八程度という可成
り大きな零入力電流を必要とするので、この方法は必ら
ずしも可能な方法ではない。
ｂ）入力電圧オフセットを最小限に押える別の方法は反
転入力部８と抵抗９及び１ｏの接続点との間に別の抵抗
を設け、この抵抗による零入力電流に起因する電圧降下
並びに抵抗９及び１ｏの並列回路による電圧降下とによ
って非反転入力部の零入力電流によって抵抗８に生ずる
電圧降下を丁麿補償するようにこの別の抵抗の値を設定
するようにすること。しかしながら、このような値を有
する抵抗は交流増幅器の信号対雑音比を相当悪くしてし
まう。
転入力部８と抵抗９及び１ｏの接続点との間に別の抵抗
を設け、この抵抗による零入力電流に起因する電圧降下
並びに抵抗９及び１ｏの並列回路による電圧降下とによ
って非反転入力部の零入力電流によって抵抗８に生ずる
電圧降下を丁麿補償するようにこの別の抵抗の値を設定
するようにすること。しかしながら、このような値を有
する抵抗は交流増幅器の信号対雑音比を相当悪くしてし
まう。
本発明の目的は特に集積回路技術で形成され、実質的に
追加の回路を必要とせずしかも信号対雑音比を悪化する
ことなく入力電圧オフセットを補償または少なくとも低
減した前述したタイプの増幅回路を提供するにある。
追加の回路を必要とせずしかも信号対雑音比を悪化する
ことなく入力電圧オフセットを補償または少なくとも低
減した前述したタイプの増幅回路を提供するにある。
本発明はこの目的の達成を図るため、抵抗に結合させて
いる、差動増幅回路の分岐の少なくとも一個のトランジ
スタのエミッタ領域（又は面積）を他方の分岐の対応す
るトランジスタのエミッタ領域（又は面積）よりも大き
くすることを４１ｉＦＩＩｋとする。
いる、差動増幅回路の分岐の少なくとも一個のトランジ
スタのエミッタ領域（又は面積）を他方の分岐の対応す
るトランジスタのエミッタ領域（又は面積）よりも大き
くすることを４１ｉＦＩＩｋとする。
本発明は同一の零入力電流すなわち同一のエミッタ１１
Ｅ＋５１ではトランジスタのエミッタ領域が増大すると
そのベース−エミッタ′鑞圧が減少し得るという事実を
利用するものである。このエミッタ領域を増大させてベ
ース−エミッタ電圧を直列トランジスタの癩子間電圧降
下に少なくともほぼ対応するまで低下させることによっ
て、入力電圧オフセットを小さくすることや補慣するこ
とが出来る。
Ｅ＋５１ではトランジスタのエミッタ領域が増大すると
そのベース−エミッタ′鑞圧が減少し得るという事実を
利用するものである。このエミッタ領域を増大させてベ
ース−エミッタ電圧を直列トランジスタの癩子間電圧降
下に少なくともほぼ対応するまで低下させることによっ
て、入力電圧オフセットを小さくすることや補慣するこ
とが出来る。
製造の際しバラツキがあるため、入力１１ｆＥオフセツ
トを正確に補慣するように集積回路を製作することが出
来ない。しかしながら、本発明の他の好適実ｍによれば
、この製造上のバラツキによる影響を減少するために、
前記差動入力段の二個の分岐を流れる零入力電流を定め
る′電流源を具える集積回路の形態とし、該電流源に抵
抗を設け、該電流＃な零入力電流と該抵抗の抵抗値との
積が一定であるように設計し、及び前記直列抵抗を前記
電流源の前記抵抗と同一方法で集積化して作ることが出
来る。
トを正確に補慣するように集積回路を製作することが出
来ない。しかしながら、本発明の他の好適実ｍによれば
、この製造上のバラツキによる影響を減少するために、
前記差動入力段の二個の分岐を流れる零入力電流を定め
る′電流源を具える集積回路の形態とし、該電流源に抵
抗を設け、該電流＃な零入力電流と該抵抗の抵抗値との
積が一定であるように設計し、及び前記直列抵抗を前記
電流源の前記抵抗と同一方法で集積化して作ることが出
来る。
さらに又本発明の実施に当り、直列抵抗を埋込抵抗とし
て形成することが出来る。このようにすると、製造の際
のバラツキに対する依存性をｑ＃に低くすることが出来
る。
て形成することが出来る。このようにすると、製造の際
のバラツキに対する依存性をｑ＃に低くすることが出来
る。
以下図面により本発明の詳細な説明する。
第２図に示す演算増幅器の入力段は二個のトランジスタ
１１及び１Ｂを具え、これらトランジスタのエンツタを
相互接続すると共に一方のトランジスタ１１のベースを
非反転入力部１Ｂに接続し他方のトランジスタ１ｇのベ
ースを反転入力部８＆Ｃ夫身接続する。このバイポーラ
ｎｐｎ ｈランラスタ１１及びＩＢの共通エミッタ線路
中和直流電流源を配設し、この電流源にはトランジスタ
１Ｂのコレクターエミッタ通路と、これに接続したエミ
ッタ抵抗１４とを設け、この抵抗の一端を接地しくいる
。このトランジスタ１８のベースを二個のダイオードＩ
Ｉ）及び１６の直タリ回路に接続する。これらダイオー
ドは順方向に接続されていて、この直列回路の一方の端
子を接地し他方の端子を抵抗１７を介して正の供給電圧
端子ＵＢに接続する。
１１及び１Ｂを具え、これらトランジスタのエンツタを
相互接続すると共に一方のトランジスタ１１のベースを
非反転入力部１Ｂに接続し他方のトランジスタ１ｇのベ
ースを反転入力部８＆Ｃ夫身接続する。このバイポーラ
ｎｐｎ ｈランラスタ１１及びＩＢの共通エミッタ線路
中和直流電流源を配設し、この電流源にはトランジスタ
１Ｂのコレクターエミッタ通路と、これに接続したエミ
ッタ抵抗１４とを設け、この抵抗の一端を接地しくいる
。このトランジスタ１８のベースを二個のダイオードＩ
Ｉ）及び１６の直タリ回路に接続する。これらダイオー
ドは順方向に接続されていて、この直列回路の一方の端
子を接地し他方の端子を抵抗１７を介して正の供給電圧
端子ＵＢに接続する。
これら入力部ｚ及び８にはそれぞれ図示されていない方
法で信号が供給され、この信号をトランジスタ１１及び
１ｚで増幅してそのコレクタで取り出す。これらコレク
タは抵抗１８及び１９を夫々介して正の供給電圧端子Ｕ
Ｂに接続させている。
法で信号が供給され、この信号をトランジスタ１１及び
１ｚで増幅してそのコレクタで取り出す。これらコレク
タは抵抗１８及び１９を夫々介して正の供給電圧端子Ｕ
Ｂに接続させている。
上述した入力段は演算増幅器において慣例のものである
。
。
本発明によれば、第８図からも明らかなようにこれらト
ランジスタのエミッタ領域すなわち面積が相違している
。この第８図は集積回路の半導体結晶の一部分であって
二個のトランジスタ１１及び１Ｂのみを含む部分を示し
、各トランジスタはｎ−ドープト・コレクタ領域Ｃ′及
びＣを夫々有し、このコレクタ領域によってｐ−ドープ
ト・ベース傾城Ｂ′及びＢを夫々囲み、このベース領域
中にｎ−ドープト・エミッタ領域を夫々配設させている
。各領域に導体トラックを備え、ベース領域Ｂ′及びＢ
に夫々接続した導体トラックを外部接続点（ピン）Ｓ及
び８に夫々導出し、二個のエミッタ領域Ｅ及びＥ′を導
体トラックを介して相互接続する。本発明によればトラ
ンジスタ１１の工きツタ領域Ｅ′をトランジスタＩＢの
エミッタ領域Ｅよりも大きくする。
ランジスタのエミッタ領域すなわち面積が相違している
。この第８図は集積回路の半導体結晶の一部分であって
二個のトランジスタ１１及び１Ｂのみを含む部分を示し
、各トランジスタはｎ−ドープト・コレクタ領域Ｃ′及
びＣを夫々有し、このコレクタ領域によってｐ−ドープ
ト・ベース傾城Ｂ′及びＢを夫々囲み、このベース領域
中にｎ−ドープト・エミッタ領域を夫々配設させている
。各領域に導体トラックを備え、ベース領域Ｂ′及びＢ
に夫々接続した導体トラックを外部接続点（ピン）Ｓ及
び８に夫々導出し、二個のエミッタ領域Ｅ及びＥ′を導
体トラックを介して相互接続する。本発明によればトラ
ンジスタ１１の工きツタ領域Ｅ′をトランジスタＩＢの
エミッタ領域Ｅよりも大きくする。
このような構成に対し、次のような式が成立する。
ＵＢｙ −ＵＢＢ ＝ ｕＴｋｎｊ １ ／ｊ 富（１
）ここにおいて、ＵＢＦ、’はトランジスタ１１のベー
ス−エミッタ・バイアス電圧、ＵＢＥはトランジスタ１
ｓのベースーエきツタ・バイアス電ＥＥ、 ｕ、ハｍ１
依存電圧（室温で〜Ｂ ６ ｍＶ ）及びｊｏ及びｊ。
）ここにおいて、ＵＢＦ、’はトランジスタ１１のベー
ス−エミッタ・バイアス電圧、ＵＢＥはトランジスタ１
ｓのベースーエきツタ・バイアス電ＥＥ、 ｕ、ハｍ１
依存電圧（室温で〜Ｂ ６ ｍＶ ）及びｊｏ及びｊ。
は二個のトランジスタ１１及び１ｚのエミッタ電流密聞
を夫々与える。エミッタ電流が等しい場合には、バイア
ス電圧の差はエミッタ領域の商の対数に比例し負となる
。好適な設計例では１−Ｒ＝Ｒ４゜／！β＝’ ｕＴｌ
ｎ ｋ （ｇ）が成立する。ここにおいてＲ
は直列抵抗８の抵抗値、工はこの抵抗を流れる零入力電
流（すなわちトランジスタ１１のベース電流）、ｋは１
より大ｔいファクタであってトランジスタ１１のエミッ
タ領域がトランジスタ１２のエミッタ領域より何倍大き
いかを示すファクタである。Ｉｏは直流電５＠１ｇから
供給される直流電流でβは電流増幅案である。ｋの値が
式（富）で規定される値より小さい場合にはオフセット
電圧は完全には補償されず、ｋの値が式（１）で規定さ
れる値よりも大きい場合には所要の補償量を越えてしま
うが、一般にはその場合には入力電圧オフセットは減少
する。例えば、零入力電流を８６０ ｎＡとし、抵抗８
の抵抗値を５０にΩとすると、トランジスタ１１のエミ
ッタ領域をトランジスタ１Ｂのエミッタ領域よりも２倍
大きくして入力電圧オフセットを補償する必要がある。
を夫々与える。エミッタ電流が等しい場合には、バイア
ス電圧の差はエミッタ領域の商の対数に比例し負となる
。好適な設計例では１−Ｒ＝Ｒ４゜／！β＝’ ｕＴｌ
ｎ ｋ （ｇ）が成立する。ここにおいてＲ
は直列抵抗８の抵抗値、工はこの抵抗を流れる零入力電
流（すなわちトランジスタ１１のベース電流）、ｋは１
より大ｔいファクタであってトランジスタ１１のエミッ
タ領域がトランジスタ１２のエミッタ領域より何倍大き
いかを示すファクタである。Ｉｏは直流電５＠１ｇから
供給される直流電流でβは電流増幅案である。ｋの値が
式（富）で規定される値より小さい場合にはオフセット
電圧は完全には補償されず、ｋの値が式（１）で規定さ
れる値よりも大きい場合には所要の補償量を越えてしま
うが、一般にはその場合には入力電圧オフセットは減少
する。例えば、零入力電流を８６０ ｎＡとし、抵抗８
の抵抗値を５０にΩとすると、トランジスタ１１のエミ
ッタ領域をトランジスタ１Ｂのエミッタ領域よりも２倍
大きくして入力電圧オフセットを補償する必要がある。
式（ｍｌかも、入力電圧オフセットが電流［１Ｂ。
１４からの直流電流に比例することが判かる。製造の際
この値に幅があるので、！！際には正確に式（１１を満
足させることが出来ない。この値の幅は、特に、第Ｓ図
に示す抵抗の許容範囲に依存する。
この値に幅があるので、！！際には正確に式（１１を満
足させることが出来ない。この値の幅は、特に、第Ｓ図
に示す抵抗の許容範囲に依存する。
電流Ｉ０はこの抵抗の値に逆比例する。抵抗８もまた（
非理込抵抗としての）抵抗１４と同様に製造し集積化す
る場合には、これら抵抗のバラツキがＲ１０の値に与え
る影響を除去出来る。その理由はこれら抵抗値の比が製
造時のバラツキとは無関係となるからである。
非理込抵抗としての）抵抗１４と同様に製造し集積化す
る場合には、これら抵抗のバラツキがＲ１０の値に与え
る影響を除去出来る。その理由はこれら抵抗値の比が製
造時のバラツキとは無関係となるからである。
しかしながら、このような場合でも、零入力電流は依然
としてこのバラツキに相当依存する。七〇坤由はこれら
抵抗を埋込抵抗として形成しない場合には電流増幅率β
が集積化された抵抗８及び１４の値よりもさらに大きく
愛化し得るからである。
としてこのバラツキに相当依存する。七〇坤由はこれら
抵抗を埋込抵抗として形成しない場合には電流増幅率β
が集積化された抵抗８及び１４の値よりもさらに大きく
愛化し得るからである。
これがため、この抵抗８を埋込抵抗として形成するのが
％忙有益である。このような埋込抵抗の値は一回の拡散
工程によって作られる集積化された抵抗よりもバラツキ
が大きいが、このようにすると電流増幅基βはりかほぼ
一定状態を取るように変化する。従ってこの場合には入
力電圧オフセットはほとんど直流電流工。の拡がりにの
みに依存することとなる。
％忙有益である。このような埋込抵抗の値は一回の拡散
工程によって作られる集積化された抵抗よりもバラツキ
が大きいが、このようにすると電流増幅基βはりかほぼ
一定状態を取るように変化する。従ってこの場合には入
力電圧オフセットはほとんど直流電流工。の拡がりにの
みに依存することとなる。
第４図は本発明を適用出来る、演算増幅器に普通に使用
される別のタイプの入力段を示す回路図である。この人
力段に含まれる二個のトランジスタｓＯ及びｚｌのコレ
クタを相互接続すると共にそのベースで反転入力部３及
び非反転入力ｍｓを夫々構成する。これら二個のｎｐｎ
）ランジスタのエミッタをｐｎｐ ）ランジスタＢｚ
及びｉＩ８のエミッタに夫々接続し、後者のトランジス
タのベースを相互接続すると共にコレクタを二個の別の
ｎｐｎトランジスタ１１４．８ｆｉのコレクタに夫々接
続する。これら別めトランジスタのベース及びエミッタ
を相互接続しこの場合ベースとエミッタとの間に抵抗ｚ
６を配設する。この入力段のそれ以上の回路構成は本発
明とは無関係でありその部分については例えば文献：
「Ｖａｌｖｏ−Ｈａｎｄｂｕｃｈ” Ｉｎｔｅｇｒｉｅ
ｆｔｅ Ｌｉｎｅａｒｓｃｈａｌｔｕｎｇｅｎ″’１９
？ＩＪＫ開示されている演算増幅器ＴＥＡ Ｓ Ｓ ２
からも既知である。
される別のタイプの入力段を示す回路図である。この人
力段に含まれる二個のトランジスタｓＯ及びｚｌのコレ
クタを相互接続すると共にそのベースで反転入力部３及
び非反転入力ｍｓを夫々構成する。これら二個のｎｐｎ
）ランジスタのエミッタをｐｎｐ ）ランジスタＢｚ
及びｉＩ８のエミッタに夫々接続し、後者のトランジス
タのベースを相互接続すると共にコレクタを二個の別の
ｎｐｎトランジスタ１１４．８ｆｉのコレクタに夫々接
続する。これら別めトランジスタのベース及びエミッタ
を相互接続しこの場合ベースとエミッタとの間に抵抗ｚ
６を配設する。この入力段のそれ以上の回路構成は本発
明とは無関係でありその部分については例えば文献：
「Ｖａｌｖｏ−Ｈａｎｄｂｕｃｈ” Ｉｎｔｅｇｒｉｅ
ｆｔｅ Ｌｉｎｅａｒｓｃｈａｌｔｕｎｇｅｎ″’１９
？ＩＪＫ開示されている演算増幅器ＴＥＡ Ｓ Ｓ ２
からも既知である。
このように入力段は二個の対称的に設けた分岐２０．１
１８．１４及び２１．＄１８．２１Ｓを夫々具えている
。この場合には、入力部２に接続した直列抵抗に流れる
零入力電流によって生ずる入力電圧オフセットを除去又
は低減するため、式（ｓ） Ｋ従ってトランジスタｚ１
のエミッタ領域をトランジスタｚＯのエミッタ領域より
も大きくすることが出来る。さらに、この電圧オフセッ
トを補償するためにはトランジスタｚ８のエミッタ領域
をトランジスタＢＢのエミッタ領域に比べて拡大するの
がよい。必要に応じ、トランジスタｉｌｌ及びｓ８の二
個のエミッタ領域をトランジスタＢＯ及びｓｉｌのエミ
ッタ領域に比べて拡大してもよい。
１８．１４及び２１．＄１８．２１Ｓを夫々具えている
。この場合には、入力部２に接続した直列抵抗に流れる
零入力電流によって生ずる入力電圧オフセットを除去又
は低減するため、式（ｓ） Ｋ従ってトランジスタｚ１
のエミッタ領域をトランジスタｚＯのエミッタ領域より
も大きくすることが出来る。さらに、この電圧オフセッ
トを補償するためにはトランジスタｚ８のエミッタ領域
をトランジスタＢＢのエミッタ領域に比べて拡大するの
がよい。必要に応じ、トランジスタｉｌｌ及びｓ８の二
個のエミッタ領域をトランジスタＢＯ及びｓｉｌのエミ
ッタ領域に比べて拡大してもよい。
トランジスタｚ６のエミッタ領域を変えても入力電圧オ
フセットには実質的に何ら影響を与えないこと明らかで
ある。これらトランジスタのエミッタ領域のみを増大さ
せ、これらトランジスタのベース−エミッタ接合を、二
個の入力部間において他方の分岐の対応するトランジス
タのベース−エミッタ接合と直列に配設することが必要
である。
フセットには実質的に何ら影響を与えないこと明らかで
ある。これらトランジスタのエミッタ領域のみを増大さ
せ、これらトランジスタのベース−エミッタ接合を、二
個の入力部間において他方の分岐の対応するトランジス
タのベース−エミッタ接合と直列に配設することが必要
である。
またこのことは異なる回路構成をもった入力段にも適用
出来る。
出来る。
本発明は、例えば、文献： 「Ｖａｌｖｏ Ｈａｎｄｂ
ｕｃｈ” ＰｒｏｆｅｓｓｌｏｎｓｌｌｅＩｎｔｅｇｒ
ｉｅｒｔｅ Ａｎａｌｏｇ −ｕｎｄＳｐｅｚｉａｌｓ
ｃｈａｌ ｔｕｎｇｅｎ”」に開示されている集積回路
タイプＴＤＡ ］ ０７８に採用されているようなダー
リントン型差動増幅器の如き、他の異なる回路構成の入
力段をもった増幅器（も適用し得る。
ｕｃｈ” ＰｒｏｆｅｓｓｌｏｎｓｌｌｅＩｎｔｅｇｒ
ｉｅｒｔｅ Ａｎａｌｏｇ −ｕｎｄＳｐｅｚｉａｌｓ
ｃｈａｌ ｔｕｎｇｅｎ”」に開示されている集積回路
タイプＴＤＡ ］ ０７８に採用されているようなダー
リントン型差動増幅器の如き、他の異なる回路構成の入
力段をもった増幅器（も適用し得る。
第１図は直列抵抗によって入力電圧オフセットが生ずる
交流増幅器を示す回路図、 第２図は演算増幅器と慣例の入力段を示す回路図、 第８図は本発明による回路の一部分を具える半導体結晶
を示すＶ成約平面図、 第４図は本発明の適用が可能な別の入力段を示す回路図
である。 ２・・・非反転入力部、８・・・反転入力部、８・・・
直列抵抗、 ］】〜１Ｂ、１１０〜２ｂ・・・トランジスタ、１４
Ｉ ］、７〜１９．ｉａ６・・・抵抗、（１８，１４）
・・・［ｉ源、 Ｋ 、 Ｋ’・・・エミッタ、Ｃ，Ｃ’・・・コレクタ
、Ｂ 、 Ｂｌ・・・ベース。 手続補正書 １．事件の表示 昭和５７年 特 許 願第２０２９１７号２発明の名称 増幅回路 ３、補正をする者 事件との関係 特許出願人 名称 エヌーベー・フィリップス・ フルーイランペンファブリケン １、明細書第１頁第８行〜第２頁第１行の特許請求の範
囲を下記の通りに訂正する。 「２特許請求の範囲 Ｌ 直列抵抗を介して二個の入力部の一万に零入力電流
が流れるようにした、二個の同様な分岐を有する差動入
力段を具える増幅回路において、前記直列抵抗に結合し
ている差動入力段の分岐の少なくとも一個のトランジス
タのエミッタ領域を他方の分岐の対応するトランジスタ
のエミッタ領域よりも大きくしたことを特徴とする増幅
回路。 ｉ 前記差動入力段の二個の分岐を流れる零入力電流を
定める電流源を具える集積回路の形態とし、該電流源に
抵抗を設け、該電例するように設計し、及び前記直列抵
抗を前記電流源の前記抵抗と同一方法で集積化して作る
ことを特徴とする特許請求の範囲１記載の増幅回路。
交流増幅器を示す回路図、 第２図は演算増幅器と慣例の入力段を示す回路図、 第８図は本発明による回路の一部分を具える半導体結晶
を示すＶ成約平面図、 第４図は本発明の適用が可能な別の入力段を示す回路図
である。 ２・・・非反転入力部、８・・・反転入力部、８・・・
直列抵抗、 ］】〜１Ｂ、１１０〜２ｂ・・・トランジスタ、１４
Ｉ ］、７〜１９．ｉａ６・・・抵抗、（１８，１４）
・・・［ｉ源、 Ｋ 、 Ｋ’・・・エミッタ、Ｃ，Ｃ’・・・コレクタ
、Ｂ 、 Ｂｌ・・・ベース。 手続補正書 １．事件の表示 昭和５７年 特 許 願第２０２９１７号２発明の名称 増幅回路 ３、補正をする者 事件との関係 特許出願人 名称 エヌーベー・フィリップス・ フルーイランペンファブリケン １、明細書第１頁第８行〜第２頁第１行の特許請求の範
囲を下記の通りに訂正する。 「２特許請求の範囲 Ｌ 直列抵抗を介して二個の入力部の一万に零入力電流
が流れるようにした、二個の同様な分岐を有する差動入
力段を具える増幅回路において、前記直列抵抗に結合し
ている差動入力段の分岐の少なくとも一個のトランジス
タのエミッタ領域を他方の分岐の対応するトランジスタ
のエミッタ領域よりも大きくしたことを特徴とする増幅
回路。 ｉ 前記差動入力段の二個の分岐を流れる零入力電流を
定める電流源を具える集積回路の形態とし、該電流源に
抵抗を設け、該電例するように設計し、及び前記直列抵
抗を前記電流源の前記抵抗と同一方法で集積化して作る
ことを特徴とする特許請求の範囲１記載の増幅回路。
Claims (1)
- 【特許請求の範囲】 ｔ 直列抵抗を介して二個の入力部の一方に零入力電流
が流れるようにした、二個の同様な分岐を有する差動入
力段を具える増幅回路において、前記直列抵抗に結合し
ている差動増幅回路の分岐の少なくとも一個のトランジ
スタのエミッタ領域を他方の分岐の対応するトランジス
タのエミッタ領域よりも大きくしたことを特徴とする増
幅回路。 ｉ 前記差動入力段の二個の分岐を流れる零入力電流を
定める電流源を具える集積回路の形態とし、該電流源に
抵抗を設け、該電流源を零入力電流と該抵抗の抵抗値と
の積が一定であるように設計し、及び前記直列抵抗を前
記電流源の前記抵抗と同一方法で集積化して作ることを
特徴とする特許請求の範囲１記載の増幅回路。 ＆ 前記直列抵抗を埋込抵抗としたことを特徴とする特
許請求の範囲１！に！載の増幅回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE31463576 | 1981-11-23 | ||
| DE19813146357 DE3146357A1 (de) | 1981-11-23 | 1981-11-23 | Verstaerkerschaltung mit einer symmetrisch aufgebauten eingangsstufe |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5896408A true JPS5896408A (ja) | 1983-06-08 |
Family
ID=6146991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202917A Pending JPS5896408A (ja) | 1981-11-23 | 1982-11-20 | 増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0080242A1 (ja) |
| JP (1) | JPS5896408A (ja) |
| DE (1) | DE3146357A1 (ja) |
| ES (1) | ES8308458A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19527384C2 (de) * | 1995-07-27 | 1997-08-21 | Zentr Mikroelekt Dresden Gmbh | Schaltungsanordnung zur Analogsignalverarbeitung |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3761787A (en) * | 1971-09-01 | 1973-09-25 | Motorola Inc | Method and apparatus for adjusting transistor current |
| US4064527A (en) * | 1976-09-20 | 1977-12-20 | Intersil, Inc. | Integrated circuit having a buried load device |
| US4207536A (en) * | 1978-03-02 | 1980-06-10 | Michigan Technological University | Dual-adjustment balance circuit for operational amplifiers |
| US4210875A (en) * | 1978-12-29 | 1980-07-01 | Harris Corporation | Integrated amplifier with adjustable offset voltage |
-
1981
- 1981-11-23 DE DE19813146357 patent/DE3146357A1/de not_active Withdrawn
-
1982
- 1982-11-19 EP EP82201475A patent/EP0080242A1/de not_active Withdrawn
- 1982-11-20 JP JP57202917A patent/JPS5896408A/ja active Pending
- 1982-11-22 ES ES517550A patent/ES8308458A1/es not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| ES517550A0 (es) | 1983-08-16 |
| ES8308458A1 (es) | 1983-08-16 |
| EP0080242A1 (de) | 1983-06-01 |
| DE3146357A1 (de) | 1983-06-01 |
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