JPS586587A - メモリ・セル - Google Patents
メモリ・セルInfo
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- JPS586587A JPS586587A JP57064849A JP6484982A JPS586587A JP S586587 A JPS586587 A JP S586587A JP 57064849 A JP57064849 A JP 57064849A JP 6484982 A JP6484982 A JP 6484982A JP S586587 A JPS586587 A JP S586587A
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- tunnel diode
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/36—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic)
- G11C11/38—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic) using tunnel diodes
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はソリッド・ステート・メモリ・セルに関し、更
に詳細にいうと、トランジスタ及びこれと一体に形成さ
れたトンネル・ダイオードを含むメモリ・セルに関する
。
に詳細にいうと、トランジスタ及びこれと一体に形成さ
れたトンネル・ダイオードを含むメモリ・セルに関する
。
トンネル・ダイオードにおいて見られるようなトンネリ
ング現象は半導体分野の熟練者には周知である。簡単に
いうと、トンネリングは粒子が“〒゛の粒子エネルギよ
りも高い障壁の高さを持つ障壁を突抜ける量子力学的メ
カニズムである。物理的にいうと、トンネリングのため
には、多数め電子が有限の高さの狭い障壁によって多数
の空準位から分離されるような、ドーピング濃度の高い
急勾配PN接合が必要である。
ング現象は半導体分野の熟練者には周知である。簡単に
いうと、トンネリングは粒子が“〒゛の粒子エネルギよ
りも高い障壁の高さを持つ障壁を突抜ける量子力学的メ
カニズムである。物理的にいうと、トンネリングのため
には、多数め電子が有限の高さの狭い障壁によって多数
の空準位から分離されるような、ドーピング濃度の高い
急勾配PN接合が必要である。
上記のようなPN接合はトンネル・ダイオードとして知
られている。第1図はトンネル・ダイオードの典型的な
電主−電流特性を示している。第1図かられかるように
トンネル・ダイオードはN字形の電圧−電流特性を示す
。トンネル・ダイオードの電流はピーク電圧vpに対応
するピーク電流I を示す。電流が!、よりも増えると
トンネル・ダイオードは不安定な負性抵抗領域を示す。
られている。第1図はトンネル・ダイオードの典型的な
電主−電流特性を示している。第1図かられかるように
トンネル・ダイオードはN字形の電圧−電流特性を示す
。トンネル・ダイオードの電流はピーク電圧vpに対応
するピーク電流I を示す。電流が!、よりも増えると
トンネル・ダイオードは不安定な負性抵抗領域を示す。
ピーク電流Xpと各電流Ivとの間の値を持つ動作電流
■。、においてはトンネル・ダイオードは双安定装置で
ある。トンネル・ダイオードは2つの安定な電圧状態v
h、 v4の1つに存在する。
■。、においてはトンネル・ダイオードは双安定装置で
ある。トンネル・ダイオードは2つの安定な電圧状態v
h、 v4の1つに存在する。
トンネル・ダイオードは、2つの論理状態の1つを記惺
するディジタル・メモリに非常に適している。更にトン
ネル・ダイオードは普通のPN接合の電荷貯蔵の問題を
含まないから、2つの安定な電圧状態vh%Vd間のス
イッチングは非常に迅速に生じる。高速スイッチングは
ディジタル・メモリの設計において最も重要である。
するディジタル・メモリに非常に適している。更にトン
ネル・ダイオードは普通のPN接合の電荷貯蔵の問題を
含まないから、2つの安定な電圧状態vh%Vd間のス
イッチングは非常に迅速に生じる。高速スイッチングは
ディジタル・メモリの設計において最も重要である。
トンネル・ダイオードはメモリのだめの2つの重要な特
性、即ち双安定性及び高速スイッチング特性を示すから
、これまで、トンネル・ダイオードをメモリ素子として
用いる種々の試みがなされた。しかしすべての従来の試
みはトンネル・ダイオードを用いることにより得られる
利点を少な(−9とも部分に打消すような欠点を有する
。
性、即ち双安定性及び高速スイッチング特性を示すから
、これまで、トンネル・ダイオードをメモリ素子として
用いる種々の試みがなされた。しかしすべての従来の試
みはトンネル・ダイオードを用いることにより得られる
利点を少な(−9とも部分に打消すような欠点を有する
。
トンネル・ダイオードを単独でメモリ・セルとして用い
る試みがなされたが、トンネル・ダイオードは2端子素
子であるから、大きなメモリ・セル・アレイで必要とさ
れるように別々の線を介してメモリ・セルをアドレスし
、読取り、書込みを行なうのが難しい。トンネル・ダイ
オードは単独で用いられた場合は、他の2端子素子と同
様に、メモリ・セルとしての適用に限界がある。
る試みがなされたが、トンネル・ダイオードは2端子素
子であるから、大きなメモリ・セル・アレイで必要とさ
れるように別々の線を介してメモリ・セルをアドレスし
、読取り、書込みを行なうのが難しい。トンネル・ダイ
オードは単独で用いられた場合は、他の2端子素子と同
様に、メモリ・セルとしての適用に限界がある。
米国特許第3943554号はバイポーラ・トランジス
タのベース・エミッタ接合の両端にトンネル・ダイオー
ドを用いた6端子メモリ・セルを示している。トンネル
・ダイオードはバイポーラ・トランジスタと一体に形成
され、トランジスタ以上に付加的チップ面積を必要とし
ない。従って記憶密度は普通の交差結合型フリップ・フ
ロップ・メモリ・セル構成よりも高い。
タのベース・エミッタ接合の両端にトンネル・ダイオー
ドを用いた6端子メモリ・セルを示している。トンネル
・ダイオードはバイポーラ・トランジスタと一体に形成
され、トランジスタ以上に付加的チップ面積を必要とし
ない。従って記憶密度は普通の交差結合型フリップ・フ
ロップ・メモリ・セル構成よりも高い。
しかし上記米国特許のメモリ・セルはトンネル・ダイオ
ードを用いることによって得られる利点を相殺する大き
な欠点を有する。先ず、このトンネル・ダイオードはバ
イポーラ・トランジスタのベース・エミッタ接合の両端
に接続されるから、バイポーラ・トランジスタはトンネ
ル・ダイオードが状態をスイッチするときオン、オフ・
スイッチする。即ち、トンネル・ダイオードが低電圧状
態にあるときトランジスタがオフになり、トンネル・ダ
イオードが高電圧状態にあるときトランジスタがオンに
なる。従って、低速の装置であるバイポーラ・トランジ
スタが記憶状態の変化毎にオン、オフ・スイッチしなけ
ればならないから、トンネル・ダイオードの高速スイッ
チング特性の利点が部分的に損われる。従ってメモリ・
セル全体の速度が減少する。更にトランジスタはオン、
オフ・スイッチされる必要があるから、メモリ・デコー
ダ/ドライバ回路はトランジスタ・スイッチングのだめ
の電流を与えることができなければならない。
ードを用いることによって得られる利点を相殺する大き
な欠点を有する。先ず、このトンネル・ダイオードはバ
イポーラ・トランジスタのベース・エミッタ接合の両端
に接続されるから、バイポーラ・トランジスタはトンネ
ル・ダイオードが状態をスイッチするときオン、オフ・
スイッチする。即ち、トンネル・ダイオードが低電圧状
態にあるときトランジスタがオフになり、トンネル・ダ
イオードが高電圧状態にあるときトランジスタがオンに
なる。従って、低速の装置であるバイポーラ・トランジ
スタが記憶状態の変化毎にオン、オフ・スイッチしなけ
ればならないから、トンネル・ダイオードの高速スイッ
チング特性の利点が部分的に損われる。従ってメモリ・
セル全体の速度が減少する。更にトランジスタはオン、
オフ・スイッチされる必要があるから、メモリ・デコー
ダ/ドライバ回路はトランジスタ・スイッチングのだめ
の電流を与えることができなければならない。
また、バイポーラ・トランジスタのスイッチングの結果
として、トンネル・ダイオードの電流はI、近くの大き
な値から■7近くの小さな値へ変化する。トンネル・ダ
イオードの電流が不安定点I、、Ivに近づくため、ノ
イズ又は他の望ましくない現象による誤スイッチングの
可能性が増大する。従ってメモリ・セルのノイズ・マー
ジンが悪化し、誤スイッチングに対して何らかの保護策
を講じなければ、典型的な環境において使用することが
できない。
として、トンネル・ダイオードの電流はI、近くの大き
な値から■7近くの小さな値へ変化する。トンネル・ダ
イオードの電流が不安定点I、、Ivに近づくため、ノ
イズ又は他の望ましくない現象による誤スイッチングの
可能性が増大する。従ってメモリ・セルのノイズ・マー
ジンが悪化し、誤スイッチングに対して何らかの保護策
を講じなければ、典型的な環境において使用することが
できない。
従って本発明の目的はトンネル・ダイオードを用いた、
高速スイッチングをする改良された6端子メモリ・セル
を提供することである。
高速スイッチングをする改良された6端子メモリ・セル
を提供することである。
他の目的はトンネル・ダイオード及びトランジスタを有
し、メモリの状態変化の際にトランジスタがオン、オフ
・スイッチしないようにトランジスタ電流を一定に保ち
、これにより、トランジスタのスイッチングによるメモ
リ・セル速度の低下を防止するようにしたメモリ・セル
を提供することである。
し、メモリの状態変化の際にトランジスタがオン、オフ
・スイッチしないようにトランジスタ電流を一定に保ち
、これにより、トランジスタのスイッチングによるメモ
リ・セル速度の低下を防止するようにしたメモリ・セル
を提供することである。
他の目的はトンネル・ダイオードの電流をピーク電流I
、と谷電流■7との間の一定値に保ち、これにより、ト
ンネル・ダイオードの小さなピーク電流/谷電流比(I
p、/ Iv )にかかわらず、メモリ・セルのノイ
ズ・マージンを改善するようにしたメモリ・セルを提供
することである。
、と谷電流■7との間の一定値に保ち、これにより、ト
ンネル・ダイオードの小さなピーク電流/谷電流比(I
p、/ Iv )にかかわらず、メモリ・セルのノイ
ズ・マージンを改善するようにしたメモリ・セルを提供
することである。
これらの目的は普通のバイポーラ・トランジスタ及びこ
のバイポーラ・トランジスタのベース・コレクタ接合の
両端にシャントされたトンネル・ダイオードを用いた3
端子メモリ装置を設けることによって達成される。トン
ネル・ダイオードはバイポーラ・トランジスタと一体に
形成され、1つのトランジスタ以上に付加的チップ面積
を必要としない。トンネル・ダイオードはベース・コレ
フタ接合間にシャントされるから、トランジスタはトン
ネル・ダイオードが2つの安定な状態間でスイッチする
ときオン、オフ・スイッチしプよい。
のバイポーラ・トランジスタのベース・コレクタ接合の
両端にシャントされたトンネル・ダイオードを用いた3
端子メモリ装置を設けることによって達成される。トン
ネル・ダイオードはバイポーラ・トランジスタと一体に
形成され、1つのトランジスタ以上に付加的チップ面積
を必要としない。トンネル・ダイオードはベース・コレ
フタ接合間にシャントされるから、トランジスタはトン
ネル・ダイオードが2つの安定な状態間でスイッチする
ときオン、オフ・スイッチしプよい。
トランジスタはトンネル・ダイオードの電圧状態に関係
なく常にオシ゛状態に保たれる、トンネル・ダイオード
の電流もピーク電流と浴電流との間の動作レベルに一定
に保たれる。この動作レベルは最大のノイズ・マージン
を与えるようにピーク電流及び谷電流の中間であるのが
好ましい。
なく常にオシ゛状態に保たれる、トンネル・ダイオード
の電流もピーク電流と浴電流との間の動作レベルに一定
に保たれる。この動作レベルは最大のノイズ・マージン
を与えるようにピーク電流及び谷電流の中間であるのが
好ましい。
トランジスタのコレクタ電圧は記憶されたメモリ状態を
読取るためにモニタしうる。トランジスタの電流は一定
であるから、ベース・エミッタ電圧も一定であり、2つ
の安定な状態間におけるトンネル・ダイオードのスイッ
チングはトランジスタのコレクタ電圧の変化によって示
される。
読取るためにモニタしうる。トランジスタの電流は一定
であるから、ベース・エミッタ電圧も一定であり、2つ
の安定な状態間におけるトンネル・ダイオードのスイッ
チングはトランジスタのコレクタ電圧の変化によって示
される。
第1の実施例において、メモリ・セルはアッパ及びロア
・ワード線並びに1つのビット線を含む。
・ワード線並びに1つのビット線を含む。
アッパ・ワード線は抵抗を介してバイポーラ・トランジ
スタのベースに接続される。抵抗の値はトンネル・ダイ
オード及びバイポーラ・トランジスタにおける一定の動
作電流を決める。ロアーワード線はバイポーラ拳トラン
ジスタのエミッタに接続される。ビットの書込み及び読
取りはショットキ・ダイオードを介してトランジスタの
コレクタに接続された1つのビット線によって行なわn
る。
スタのベースに接続される。抵抗の値はトンネル・ダイ
オード及びバイポーラ・トランジスタにおける一定の動
作電流を決める。ロアーワード線はバイポーラ拳トラン
ジスタのエミッタに接続される。ビットの書込み及び読
取りはショットキ・ダイオードを介してトランジスタの
コレクタに接続された1つのビット線によって行なわn
る。
第2の実施例において、3端子メモリ・セルは、セルを
選択する為の1つのワード線及びセルに対して書込み、
読取りを行なうための1対のビット線を用いる。ワード
線はバイポーラ・トランジスタのエミッタに接続される
。一方のビット線は抵抗を介してバイポーラ・トランジ
スタのベースに接続される。抵抗の値はトンネル・ダイ
オード及びバイポーラ・トランジスタを通る一定の動作
電流を決める。他方のビット線はメモリ・ワードを読取
るためにコレクタ電圧を感知するのに用いらnる。
選択する為の1つのワード線及びセルに対して書込み、
読取りを行なうための1対のビット線を用いる。ワード
線はバイポーラ・トランジスタのエミッタに接続される
。一方のビット線は抵抗を介してバイポーラ・トランジ
スタのベースに接続される。抵抗の値はトンネル・ダイ
オード及びバイポーラ・トランジスタを通る一定の動作
電流を決める。他方のビット線はメモリ・ワードを読取
るためにコレクタ電圧を感知するのに用いらnる。
上述した基本のメモリ・セルは2つのビット線及び2つ
のワード線を持つ4端子メモリ・セルを達成するように
変更できる。また、より簡単な書込み、読取り、あるい
は改善されたノイズ・マージンを与えるように基本のメ
モリ・セルに対して改良を加えることができる。
のワード線を持つ4端子メモリ・セルを達成するように
変更できる。また、より簡単な書込み、読取り、あるい
は改善されたノイズ・マージンを与えるように基本のメ
モリ・セルに対して改良を加えることができる。
次に良好な実施例について説明する。第2図は本発明の
メモリ・セルの第1の実施例を示している。メ、モリ・
セル10はNPN)ランジスタ11及びこのトランジス
タ11のベース・コレクタ接合の両端にシャントされた
トンネル・ダイオード12を含む。トンネル・ダイオー
ドの陽極はノード14においてベースに接続され、その
陰極はノード13においてコレクタに接続される。抵抗
15はトンネル・ダイオード12のための動作電流レベ
ルを設定するっショットキ・ダイオード16は、以後述
べるように、コレクタ電圧を感知するためトランジスタ
11のコレクタへ接続される。
メモリ・セルの第1の実施例を示している。メ、モリ・
セル10はNPN)ランジスタ11及びこのトランジス
タ11のベース・コレクタ接合の両端にシャントされた
トンネル・ダイオード12を含む。トンネル・ダイオー
ドの陽極はノード14においてベースに接続され、その
陰極はノード13においてコレクタに接続される。抵抗
15はトンネル・ダイオード12のための動作電流レベ
ルを設定するっショットキ・ダイオード16は、以後述
べるように、コレクタ電圧を感知するためトランジスタ
11のコレクタへ接続される。
トランジスタ11のベースは抵抗15を介してアッパ・
ワード線17に接続され、エミッタはロア・ワード線1
9に接続され、コレクタはショットキ・ダイオード16
を介してビット線18に接続される。
ワード線17に接続され、エミッタはロア・ワード線1
9に接続され、コレクタはショットキ・ダイオード16
を介してビット線18に接続される。
第4図は、第2図の回路を実施するために本発明に従っ
て形成された集積回路の構造を示している。NPN)ラ
ンジスタ11はP−基板31に普通に形成されるが、第
4図において、32はN+サブコレクタ、43はP サ
ブアイソレーション領域、33はN−エピタキシャル・
シリコン層、38は埋設酸化物アイソレーション領域、
44はN+リーチスルー領域、39はNエピタキシャル
領域、34はPベース領域、66はN+エミッタ領域で
ある。集積回路の表面には酸化物層42が形成される。
て形成された集積回路の構造を示している。NPN)ラ
ンジスタ11はP−基板31に普通に形成されるが、第
4図において、32はN+サブコレクタ、43はP サ
ブアイソレーション領域、33はN−エピタキシャル・
シリコン層、38は埋設酸化物アイソレーション領域、
44はN+リーチスルー領域、39はNエピタキシャル
領域、34はPベース領域、66はN+エミッタ領域で
ある。集積回路の表面には酸化物層42が形成される。
酸化物層は以後の処理のために選択的に除去される。
ベース・コレクタ接合間にトンネル・ダイオードを形成
する1つの方法は、N リーチスルー領域44上の酸化
物−42を除去して、例えばひ素を更にドープレ N+
+領域46を形成するものである。領域46には薄いポ
リシリコン層が付着され、P型ドーパント(典型的には
ほう素)を高度にドープされる。ポリシリコンは次に、
急勾配のN++/P++接合を形成するため、例えばζ
−ザ加熱によりアニールされ再結晶化される。Pベース
領域!14反びN+エミッタ66上の酸化物層42が除
去され、金曜化層が形成されて、P ポリシリコン領域
47及びPベース領域34が金属線48によって接続さ
れる。エミッタ56のための金属37及びN領域39の
ための金属41も形成される。この金属41はショット
キ+ d<リアーダイ・オードを形成する。
する1つの方法は、N リーチスルー領域44上の酸化
物−42を除去して、例えばひ素を更にドープレ N+
+領域46を形成するものである。領域46には薄いポ
リシリコン層が付着され、P型ドーパント(典型的には
ほう素)を高度にドープされる。ポリシリコンは次に、
急勾配のN++/P++接合を形成するため、例えばζ
−ザ加熱によりアニールされ再結晶化される。Pベース
領域!14反びN+エミッタ66上の酸化物層42が除
去され、金曜化層が形成されて、P ポリシリコン領域
47及びPベース領域34が金属線48によって接続さ
れる。エミッタ56のための金属37及びN領域39の
ための金属41も形成される。この金属41はショット
キ+ d<リアーダイ・オードを形成する。
第4図のトンネル・ダイオード/バイポーラ・トランジ
スタの組合わせを第2図のメモリ・セルとして用いるた
め、ショットキ金属41はビット線18に接続され、エ
ミッタ金属37はロア・ワード線19に接続される。抵
抗15は金属層48上に、ドープしたアモルファス・シ
リコン層49を付着することによって形成できる。抵抗
49上にもう1つの金属層50が形成され、これはアッ
パ・ワード線17に接続される。アッパ・ワード線17
とペース端子14との間にイオン注入抵抗を与えるよう
に他の普通の寸法も使用しうる。
スタの組合わせを第2図のメモリ・セルとして用いるた
め、ショットキ金属41はビット線18に接続され、エ
ミッタ金属37はロア・ワード線19に接続される。抵
抗15は金属層48上に、ドープしたアモルファス・シ
リコン層49を付着することによって形成できる。抵抗
49上にもう1つの金属層50が形成され、これはアッ
パ・ワード線17に接続される。アッパ・ワード線17
とペース端子14との間にイオン注入抵抗を与えるよう
に他の普通の寸法も使用しうる。
以上の説明から明らかなように本発明のメモリ・セルは
1つのNPN)?ンジスタの形成に必要なチップ面積以
上の面積を必要としない。
1つのNPN)?ンジスタの形成に必要なチップ面積以
上の面積を必要としない。
次に第2図のメモリ・セルの動作を説明する。
待機状態即ちセルが読取り又は書込み動作を受けないと
きはワード線17と19の間に所定の電圧差が保たれる
。例えばアッパ・ワード線17は+1.2V、ロア・ワ
ード線は0.Ovに保たれる。−°同様にビット線18
は0.Ovに保たれる。トランジスタ11は導通し、従
ってエミッタ・ペース電圧は約0.8vである。抵抗1
5の電圧降下は1.2v−0,8V = 0.4 Vで
ある。抵抗15はこれを通る電流が所望のトンネル・ダ
イオード動作電流■叶に等しくなるように選ばれる。動
作電流■。、はピーク電流!、と谷電流工、の中間にあ
るのが好ましく、従ってメモリ・セルのノイズ・マージ
ンは最大にされる。
きはワード線17と19の間に所定の電圧差が保たれる
。例えばアッパ・ワード線17は+1.2V、ロア・ワ
ード線は0.Ovに保たれる。−°同様にビット線18
は0.Ovに保たれる。トランジスタ11は導通し、従
ってエミッタ・ペース電圧は約0.8vである。抵抗1
5の電圧降下は1.2v−0,8V = 0.4 Vで
ある。抵抗15はこれを通る電流が所望のトンネル・ダ
イオード動作電流■叶に等しくなるように選ばれる。動
作電流■。、はピーク電流!、と谷電流工、の中間にあ
るのが好ましく、従ってメモリ・セルのノイズ・マージ
ンは最大にされる。
トランジスタ11のペース電流は無視しうる程度である
から、抵抗15v通る電流■。、はトンネル・ダイオー
ド12及びトランジスタ11を介してロア・ワード線1
9に流れる。電流I0.ではトンネル・ダイオード12
は高電圧状態vh又は低電圧状態v4に存在する。例示
のため、vhが0.8v、 yltが0.3vに対応す
るものとする。従って2進1の記憶ではノード13は0
.Ovにあり(トンネル・ダイオード12はvh状態に
ある)、2進0の記憶ではノード13は0.5vにある
(トンネル・ダイオード12はyHz状態にある)。ト
ンネル・ダイオードの電圧状態に関係なくトランジスタ
11はオンであり、抵抗15、トンネル・ダイオード1
2及びトランジスタ11を通る電流は!。、により与え
られる一定値である。
から、抵抗15v通る電流■。、はトンネル・ダイオー
ド12及びトランジスタ11を介してロア・ワード線1
9に流れる。電流I0.ではトンネル・ダイオード12
は高電圧状態vh又は低電圧状態v4に存在する。例示
のため、vhが0.8v、 yltが0.3vに対応す
るものとする。従って2進1の記憶ではノード13は0
.Ovにあり(トンネル・ダイオード12はvh状態に
ある)、2進0の記憶ではノード13は0.5vにある
(トンネル・ダイオード12はyHz状態にある)。ト
ンネル・ダイオードの電圧状態に関係なくトランジスタ
11はオンであり、抵抗15、トンネル・ダイオード1
2及びトランジスタ11を通る電流は!。、により与え
られる一定値である。
第2図のメモリ・セルはアツノ(・ワード線17反びロ
ア・ワード線191に約0.5v下げることによって読
取られる。両方のワード線17.19が・同じ電圧だけ
下げられるから抵抗15、トンネル・タイオード12及
びトランジスタ11を通る電流は■。、のままである。
ア・ワード線191に約0.5v下げることによって読
取られる。両方のワード線17.19が・同じ電圧だけ
下げられるから抵抗15、トンネル・タイオード12及
びトランジスタ11を通る電流は■。、のままである。
ノード13の電圧は約0゜5v減少する、即ち、1の記
憶の場合ノード13は−o、5v、0の記憶の場合ノー
ド13は0.Ovになる。次にビット線18は約0.5
v上昇される。
憶の場合ノード13は−o、5v、0の記憶の場合ノー
ド13は0.Ovになる。次にビット線18は約0.5
v上昇される。
1の記憶の場合ショットキ・ダイオード16はその両端
に1■の電圧を持つことになり、深く導通してビット線
18に大きなりC感知電流を供給する。逆に0の記憶の
場合ショットキ・ダイオード16の両端の電圧は約0.
5vであり、これはショットキ・ダイオードを導通させ
るのに十分でない。
に1■の電圧を持つことになり、深く導通してビット線
18に大きなりC感知電流を供給する。逆に0の記憶の
場合ショットキ・ダイオード16の両端の電圧は約0.
5vであり、これはショットキ・ダイオードを導通させ
るのに十分でない。
従ってビット線18のDC電流は無視しうる程度であり
、これにより0の記憶を示す。読取り動作の終了時にア
ッパ及びロア・ワード線17.19は再び待機電圧レベ
ルまで約0.5■上げられ、ビット線18は待機電圧レ
ベルまで約0.5v下げられる。
、これにより0の記憶を示す。読取り動作の終了時にア
ッパ及びロア・ワード線17.19は再び待機電圧レベ
ルまで約0.5■上げられ、ビット線18は待機電圧レ
ベルまで約0.5v下げられる。
記憶データが1か0かに関係なく、抵抗15、トンネル
・ダイオード12、トランジスタ11を通る電流は待機
動作及び読取り動作の開動作レベルI0.に一定に保た
れる。従ってトランジスタ11はオン、オフの状態の間
でスイッチせず、高速動作が得られる。更にトンネル・
ダイオード12はピーク電流及び谷電流の中間の動作電
流に常に維持されるから、セルのノイズ・マージンは最
大に保たれる。
・ダイオード12、トランジスタ11を通る電流は待機
動作及び読取り動作の開動作レベルI0.に一定に保た
れる。従ってトランジスタ11はオン、オフの状態の間
でスイッチせず、高速動作が得られる。更にトンネル・
ダイオード12はピーク電流及び谷電流の中間の動作電
流に常に維持されるから、セルのノイズ・マージンは最
大に保たれる。
ワード線17.19及びビット線18はマトリクス構成
の隣接メモリ・セルへ接続され、個々のワード線17.
19及びビット線18はデコーダ回路で選択されライン
・ドライバで駆動されるが、これらの回路はトランジス
タ11を通る電流をスイッチする必要がないから非常に
簡単になる。本発明のメモリ・セルを用いたメモリ・プ
レイは読取り期間に1全選択一様式で動作する、即ち、
メーモリ・セルの行は適当なアッパ及びロア・ワード線
17.19を下げることによってデコーダ回路により半
選択され、メモリ・セルの列は適当なビット線18を上
げることによってビット・デコーダにより半選択される
。選択された行及び列の交点のメモリ・セルが全選択さ
れたメモリ・セルとなる。トンネル・ダイオードは一定
の動作電流I0.で動作しノイズ・マージンを最大にす
るから半選択されたセルの記憶データを乱す問題は最小
にされる。
の隣接メモリ・セルへ接続され、個々のワード線17.
19及びビット線18はデコーダ回路で選択されライン
・ドライバで駆動されるが、これらの回路はトランジス
タ11を通る電流をスイッチする必要がないから非常に
簡単になる。本発明のメモリ・セルを用いたメモリ・プ
レイは読取り期間に1全選択一様式で動作する、即ち、
メーモリ・セルの行は適当なアッパ及びロア・ワード線
17.19を下げることによってデコーダ回路により半
選択され、メモリ・セルの列は適当なビット線18を上
げることによってビット・デコーダにより半選択される
。選択された行及び列の交点のメモリ・セルが全選択さ
れたメモリ・セルとなる。トンネル・ダイオードは一定
の動作電流I0.で動作しノイズ・マージンを最大にす
るから半選択されたセルの記憶データを乱す問題は最小
にされる。
J2図のメモリ・セルへの書込みは所定のワード線対1
7.19に接続されたすべてのメモリ・セルにおいて生
じる。最初、選択されたセルは、トランジスタ11をオ
フにしてトンネル・2イオードの電流をカット・オフに
しこれを低電圧状態に戻すことによってすべてクリアさ
れる。これはアッパ・ワード線17を0.5v下げるが
又はロア・ワード線19を上げて、トランジスタ11の
ベース・エミッタ接合両端の電圧をそのカット・オフ電
圧よりも低くすることによって行なうことができる。従
ってトランジスタ11及びトンネル・ダイオード12の
電流は0に減じられる。次にワード線12.19は待機
電圧(即ち、アッパ・ワード線17で1.2V、 ロア
・ワード線19でo、 o v )に戻され、従ってト
ンネル・ダイオード12は低電圧状態v7になり、電流
I0.が抵抗15、トンネル・ダイオード12、トラン
ジスタ11に流れる。
7.19に接続されたすべてのメモリ・セルにおいて生
じる。最初、選択されたセルは、トランジスタ11をオ
フにしてトンネル・2イオードの電流をカット・オフに
しこれを低電圧状態に戻すことによってすべてクリアさ
れる。これはアッパ・ワード線17を0.5v下げるが
又はロア・ワード線19を上げて、トランジスタ11の
ベース・エミッタ接合両端の電圧をそのカット・オフ電
圧よりも低くすることによって行なうことができる。従
ってトランジスタ11及びトンネル・ダイオード12の
電流は0に減じられる。次にワード線12.19は待機
電圧(即ち、アッパ・ワード線17で1.2V、 ロア
・ワード線19でo、 o v )に戻され、従ってト
ンネル・ダイオード12は低電圧状態v7になり、電流
I0.が抵抗15、トンネル・ダイオード12、トラン
ジスタ11に流れる。
メモリ・セルに01に書込む場合ピット線18は約0.
5vに上げられる。もし1が書込まれるべきならばビッ
ト線はO,OV、に保たれる。次に、抵抗15の電流を
ピーク電流■、よりも大きくするに十分なだけロア・ワ
ード線19の電圧を下げて、アッパ・ワード線17及び
ロア・ワード線19の間の電圧差を増大させる。例えば
ロア・ワード線19が0.5v下げられて一〇、5vに
され、トランジスタ11のベース・エミッタ接合の両端
で0.8Vの電圧降下があるとすれば、ベース14の電
圧は0..3V、抵抗15の電圧降下は0.9vになり
、抵抗15には電流I、よりも大きな電流が与えられる
。
5vに上げられる。もし1が書込まれるべきならばビッ
ト線はO,OV、に保たれる。次に、抵抗15の電流を
ピーク電流■、よりも大きくするに十分なだけロア・ワ
ード線19の電圧を下げて、アッパ・ワード線17及び
ロア・ワード線19の間の電圧差を増大させる。例えば
ロア・ワード線19が0.5v下げられて一〇、5vに
され、トランジスタ11のベース・エミッタ接合の両端
で0.8Vの電圧降下があるとすれば、ベース14の電
圧は0..3V、抵抗15の電圧降下は0.9vになり
、抵抗15には電流I、よりも大きな電流が与えられる
。
ビット線18が0.5vにあれば、ノード13はトンネ
ル・ダイオードの高電圧状態へのスイッチを阻止するに
十分なだけ正に保たれ、従ってセルに0が書込まれる。
ル・ダイオードの高電圧状態へのスイッチを阻止するに
十分なだけ正に保たれ、従ってセルに0が書込まれる。
逆にビット線18が0.Ovにあれば、ノード16は低
電圧に下がり、トンネル・ダイオードの両端に大きな電
圧降下が生じる。
電圧に下がり、トンネル・ダイオードの両端に大きな電
圧降下が生じる。
この電圧降下によりトンネル・ダイオード12にはI、
よりも大きな電流が流れる。従ってトンネル・ダイオー
ド12は高電圧状態vhヘスイッチし、これにより1が
書込まれる。書込みの後、ワード線電圧はロア・ワード
線19を0.5 V上げることにより待機レベルに戻さ
れる。次にビット線18が正規の待機レベルに戻される
。この書込み動作例ではロア・ワード線19の電圧を変
えるものとして説明したが、書込み動作を一層容易にす
るようにアッパ・ワード線17の電圧ビベルな変えるこ
ともできよう。
よりも大きな電流が流れる。従ってトンネル・ダイオー
ド12は高電圧状態vhヘスイッチし、これにより1が
書込まれる。書込みの後、ワード線電圧はロア・ワード
線19を0.5 V上げることにより待機レベルに戻さ
れる。次にビット線18が正規の待機レベルに戻される
。この書込み動作例ではロア・ワード線19の電圧を変
えるものとして説明したが、書込み動作を一層容易にす
るようにアッパ・ワード線17の電圧ビベルな変えるこ
ともできよう。
第6図は本発明の3端子メモリ・セルの第2の実施例を
示している。第6図のメモリ・セルの動作は第2図のも
のと同様であり、主な相違点は第3図のメモリ・セルが
1つのワード線29及び1対のビット線(即ち書込みビ
ット線27及び読取りビット線28)で動作するように
構成されていることである。第2図のメモリ・セルと同
様に、第3図のメモリ・セルは抵抗25、トンネル・ダ
イオード22、トランジスタ21に一定の動作電流工。
示している。第6図のメモリ・セルの動作は第2図のも
のと同様であり、主な相違点は第3図のメモリ・セルが
1つのワード線29及び1対のビット線(即ち書込みビ
ット線27及び読取りビット線28)で動作するように
構成されていることである。第2図のメモリ・セルと同
様に、第3図のメモリ・セルは抵抗25、トンネル・ダ
イオード22、トランジスタ21に一定の動作電流工。
、を流すように動作する。この電流値は抵抗25によっ
て定まり、好ましくはピーク電流■。
て定まり、好ましくはピーク電流■。
と谷電流Ivの中間に選ばれる。メモリ・セルの状態は
ノード23の電圧によって示される。
ノード23の電圧によって示される。
待機モードにおいて、第3図の回路に存在する電圧は書
込みビット線27をアッパ・ワード線17とすれば第2
図の回路のものと類似する。読取りの際はワード線29
が約0.5v下げられ、読取りビット線28が約0,5
v上げられ、読取りビット線28の電流が感知される。
込みビット線27をアッパ・ワード線17とすれば第2
図の回路のものと類似する。読取りの際はワード線29
が約0.5v下げられ、読取りビット線28が約0,5
v上げられ、読取りビット線28の電流が感知される。
大きなりC感知電流は1の記憶を示し、小さな又はゼロ
のDC感知電流は0の記憶を示す。
のDC感知電流は0の記憶を示す。
書込み動作は第2図の回路の動作と同様である。
先ず、ワード線29の電圧を上げてトンネル・ダイオー
ド22を低電圧状態Vfにすることによりある行のすべ
てのセルがクリアされる。次にワード線電圧は常態の値
に戻される。1が書込まれるべきときは書込みビット線
27が約0.5vだけ上げられ、0が書込まれるときは
書込みビット線27け上げられない。次にワード線29
は約0.5vだけ下げられる。書込みビット線27が0
.5vだけ上げられていればトンネル・ダイオード22
は高電圧状態vhヘスイッチして1を記憶し、逆に書込
みビット線27が上げられていなければトンネル・ダイ
オード22は低電圧状態Vfにとどまり、0を記憶する
。ワード線29及び書込みピッ第5図は本発明の第3の
実施例を示している。
ド22を低電圧状態Vfにすることによりある行のすべ
てのセルがクリアされる。次にワード線電圧は常態の値
に戻される。1が書込まれるべきときは書込みビット線
27が約0.5vだけ上げられ、0が書込まれるときは
書込みビット線27け上げられない。次にワード線29
は約0.5vだけ下げられる。書込みビット線27が0
.5vだけ上げられていればトンネル・ダイオード22
は高電圧状態vhヘスイッチして1を記憶し、逆に書込
みビット線27が上げられていなければトンネル・ダイ
オード22は低電圧状態Vfにとどまり、0を記憶する
。ワード線29及び書込みピッ第5図は本発明の第3の
実施例を示している。
第5図の構成は書込みの際のクリア段階即ちパワー・ダ
ウン段階をなくシ、書込み動作を高速化したものである
。更にこのメモリ・セルは、書込み動作期間に1行のす
べてのメモリ・セルを書込む必要のある第2図及び第3
図のセルと異なり、本当の1全選択胃セルである、即ち
、1行のすべてのセルに書込みをする必要なしに1つの
セルに書込むことができる。第5図のセルは1対のワー
ド線及び1対のビット線を必要とする。
ウン段階をなくシ、書込み動作を高速化したものである
。更にこのメモリ・セルは、書込み動作期間に1行のす
べてのメモリ・セルを書込む必要のある第2図及び第3
図のセルと異なり、本当の1全選択胃セルである、即ち
、1行のすべてのセルに書込みをする必要なしに1つの
セルに書込むことができる。第5図のセルは1対のワー
ド線及び1対のビット線を必要とする。
第5図のメモリ・セルは1対のエミッタ68.69を有
するNPN)ランジスタロ1及びトンネル・ダイオード
62な有し、トンネル・ダイオード62はノード66.
64においてコレクタ・ペース間に接続されている。一
方のエミッタ6日はロア・ワード線71に接続され、他
方のエミッタ69は書込み1ビツト線73に接続される
。トランジスタ61のコレクタと書込み1ビツト線73
の間にはショットキ・ダイオード66が接続される。ノ
ード64とアッパ・ワード線70の間には抵抗65が接
続され、更にノード64はP型ショットキ・ダイオード
67を介して書込み0ビツト線72に接続される。ショ
ットキ・ダイ芽−ド67はトランジスタ61のペースの
砥長部であるP型シリコンの上に、ハフニウムのような
適当な金属を陰極として設けることにより形成される。
するNPN)ランジスタロ1及びトンネル・ダイオード
62な有し、トンネル・ダイオード62はノード66.
64においてコレクタ・ペース間に接続されている。一
方のエミッタ6日はロア・ワード線71に接続され、他
方のエミッタ69は書込み1ビツト線73に接続される
。トランジスタ61のコレクタと書込み1ビツト線73
の間にはショットキ・ダイオード66が接続される。ノ
ード64とアッパ・ワード線70の間には抵抗65が接
続され、更にノード64はP型ショットキ・ダイオード
67を介して書込み0ビツト線72に接続される。ショ
ットキ・ダイ芽−ド67はトランジスタ61のペースの
砥長部であるP型シリコンの上に、ハフニウムのような
適当な金属を陰極として設けることにより形成される。
第5図のメモリ・セルの動作において、待機モードでは
、ロア・ワード線71はO,OV、アッパ・ワード線7
0は1.2vに保たれる。抵抗65、トンネル・ダイオ
ード62及びNPN)ランジスタロ1を介して一定の電
流I。、が流れる。書込みθビット線72は+〇、5V
、書込み1ビツト線73はO,OVに保たれる。書込み
動作では、アッパ及びロア・ワード線70.71は共に
0.5vだけ上げられる。0が書込まれるべきときは書
込み0ビツト線72が0.5vだけ下げられる。1が書
込まれるべきときは書込み1ビツト線73が0.5vだ
け下げられる。読取り動作では、ロア・ワード線71が
0.5vだけ下げられ、ビット線7′5は0.5■だけ
上げられる。ビット線73に大きなりC感知電流が流れ
ればこれは1の記憶を示し、電流が全く又はほとんど流
れなければ0の記憶を示す。
、ロア・ワード線71はO,OV、アッパ・ワード線7
0は1.2vに保たれる。抵抗65、トンネル・ダイオ
ード62及びNPN)ランジスタロ1を介して一定の電
流I。、が流れる。書込みθビット線72は+〇、5V
、書込み1ビツト線73はO,OVに保たれる。書込み
動作では、アッパ及びロア・ワード線70.71は共に
0.5vだけ上げられる。0が書込まれるべきときは書
込み0ビツト線72が0.5vだけ下げられる。1が書
込まれるべきときは書込み1ビツト線73が0.5vだ
け下げられる。読取り動作では、ロア・ワード線71が
0.5vだけ下げられ、ビット線7′5は0.5■だけ
上げられる。ビット線73に大きなりC感知電流が流れ
ればこれは1の記憶を示し、電流が全く又はほとんど流
れなければ0の記憶を示す。
読取り動作期間にはロア・ワード線71だけでなくアッ
パ・ワード線70の電圧を下げることもできよう。
パ・ワード線70の電圧を下げることもできよう。
上記の書込み動作の説明かられかるように、ショットキ
・ダイオード67及びもう1つのエミッタ69を付加し
たことにより、第2図及び第3図に関連して述べたクリ
ア麺階即ちパワー・ダウン段階が不要になる。従って書
込み動作は簡単で高速である。更にセルの全選択を行な
うことができる、即ち、プレイの1つのセルを独立的に
読取り又は書込むことができる。
・ダイオード67及びもう1つのエミッタ69を付加し
たことにより、第2図及び第3図に関連して述べたクリ
ア麺階即ちパワー・ダウン段階が不要になる。従って書
込み動作は簡単で高速である。更にセルの全選択を行な
うことができる、即ち、プレイの1つのセルを独立的に
読取り又は書込むことができる。
第6図は本発明を用いたメモリ・セルのも51つの実施
例を示している。トンネル・ダイオード82はNP’N
)7ンジスタ81のペース・コレクタ間にシャントされ
ている。抵抗85はアツノく・ワード線88とトランジ
スタ81のペースの間に接続される。この実施例では、
読取り/書込み動作を簡単にすると共にセルのノイズ・
マージンを改善するために横方向PNP)ランジスタ8
7が用いられる。PNP)ランジスタ87のコレクタは
ノード84においてNPN)ランラスタ810ペースに
接続され、PNP)ランジスタ87のベースはノード(
83においてNPNトランジスタのコレクタに接続され
、PNPトランジスタ87の工とツタは書込み1ビツト
線91に接続される。
例を示している。トンネル・ダイオード82はNP’N
)7ンジスタ81のペース・コレクタ間にシャントされ
ている。抵抗85はアツノく・ワード線88とトランジ
スタ81のペースの間に接続される。この実施例では、
読取り/書込み動作を簡単にすると共にセルのノイズ・
マージンを改善するために横方向PNP)ランジスタ8
7が用いられる。PNP)ランジスタ87のコレクタは
ノード84においてNPN)ランラスタ810ペースに
接続され、PNP)ランジスタ87のベースはノード(
83においてNPNトランジスタのコレクタに接続され
、PNPトランジスタ87の工とツタは書込み1ビツト
線91に接続される。
NPN)ランジスタ゛81のエミッタはロア・ワード線
89に接続され、トランジスタ81のコレクタと書込み
0ビツト線の間にはショットキ・ダイオード86が接続
されている。
89に接続され、トランジスタ81のコレクタと書込み
0ビツト線の間にはショットキ・ダイオード86が接続
されている。
第6図のメモリ・セルの動作において、待機状態では、
ロア・ワード線89は0.Ovに保たれ、アッパ・ワー
ド線88は+1.2vに保たれる。ビット線90.91
は0.Ovに保たれる。読取り動作では、ロア・ワード
線89は約0.5vだけ下げられ、ビット線91は約0
5vだけ上げられ、そしてビット線91の電流が感知さ
れる。書込み動作ではワード線88.89が共に約0.
5vだけ下げられる。これによりトランジスタ81の一
コレクタ及びトランジスタ87のベースが同じ値だけ低
くなる。、0を書込むときは書込み0ビツト線9゜が約
0.5vだけ上げられ、トンネル・ダイオード82を低
電圧状態にする。1を書込むときは書込み1ビツト線9
1が0.5だけ上げられて、PNPトランジスタ87を
導通させ、周知のSCR効果によりNPNI−ランジス
タ81を通して一層多くの電流を引出す。NPNトラン
ジスタ81を通る余分の電流はトンネル・ダイオード8
2を高電圧状態にする。このメモリ・セルの場合、書込
み動作は横方向PNPトランジスタ87による増巾のた
め非常に迅速に先じる。
ロア・ワード線89は0.Ovに保たれ、アッパ・ワー
ド線88は+1.2vに保たれる。ビット線90.91
は0.Ovに保たれる。読取り動作では、ロア・ワード
線89は約0.5vだけ下げられ、ビット線91は約0
5vだけ上げられ、そしてビット線91の電流が感知さ
れる。書込み動作ではワード線88.89が共に約0.
5vだけ下げられる。これによりトランジスタ81の一
コレクタ及びトランジスタ87のベースが同じ値だけ低
くなる。、0を書込むときは書込み0ビツト線9゜が約
0.5vだけ上げられ、トンネル・ダイオード82を低
電圧状態にする。1を書込むときは書込み1ビツト線9
1が0.5だけ上げられて、PNPトランジスタ87を
導通させ、周知のSCR効果によりNPNI−ランジス
タ81を通して一層多くの電流を引出す。NPNトラン
ジスタ81を通る余分の電流はトンネル・ダイオード8
2を高電圧状態にする。このメモリ・セルの場合、書込
み動作は横方向PNPトランジスタ87による増巾のた
め非常に迅速に先じる。
第7図は本発明を用いたメモリ・セルの更にもう1つの
実施例を示している。第7図のメモリ・セルはNPN)
ランジスタ101及びそのベース・コレクタ間に接続さ
れたトンネル・ダイオード102を有するメモリ・セル
に、ショットキ・ダイオード108によってクランプさ
れた普通のNPN)ランジスタ107を組合わせた構成
を有する。アッパ・ワード線109とトランジスタ10
1のベースの間には、トンネル・ダイオードの動作電流
レベルを設定するだめの抵抗105が接続されている。
実施例を示している。第7図のメモリ・セルはNPN)
ランジスタ101及びそのベース・コレクタ間に接続さ
れたトンネル・ダイオード102を有するメモリ・セル
に、ショットキ・ダイオード108によってクランプさ
れた普通のNPN)ランジスタ107を組合わせた構成
を有する。アッパ・ワード線109とトランジスタ10
1のベースの間には、トンネル・ダイオードの動作電流
レベルを設定するだめの抵抗105が接続されている。
ショットキ・ダイオード106はトランジスタ101の
コレクタを書込み0ビツト線111に接続し、書込み1
ピツト線112はトランジスタ107のベースに接続さ
れる。ロア・ワード線110はトランジスタ101.1
07のエミッタに接続される。
コレクタを書込み0ビツト線111に接続し、書込み1
ピツト線112はトランジスタ107のベースに接続さ
れる。ロア・ワード線110はトランジスタ101.1
07のエミッタに接続される。
動作において、待機状態では、アッパ・ワード線109
とロア・ワード線1100間には約1.2■の電圧差が
保たれ、ビット線111.112は0、Ovに保たれる
。書込み動作では両方のワード線が約0,5■だけ下げ
られる。0書込みの場合は書込み0ビツト線111が約
0.5vだけ上げられて、トランジスタ101のコレク
タ電圧を上げ、トンネル・ダイオード102を低電圧状
態にする。
とロア・ワード線1100間には約1.2■の電圧差が
保たれ、ビット線111.112は0、Ovに保たれる
。書込み動作では両方のワード線が約0,5■だけ下げ
られる。0書込みの場合は書込み0ビツト線111が約
0.5vだけ上げられて、トランジスタ101のコレク
タ電圧を上げ、トンネル・ダイオード102を低電圧状
態にする。
1書込みの場合は書込み1ビツト線112が0.5Vだ
け上げられてトランジスタ107をオンにし、従ってト
ンネル・ダイオード102を通して太きな電流を引出し
、これを高電圧状態にスイッチする。読取り動作は、ロ
ア・ワード線110を下げ、ビット線111を上げ、そ
のビット線のDC電流を感知することにより行なわれる
。ロア・ワード線が読取り期間に下げられるときはアッ
パ・ワーード線も少なくとも部分的に下げられる必要が
あろう。
け上げられてトランジスタ107をオンにし、従ってト
ンネル・ダイオード102を通して太きな電流を引出し
、これを高電圧状態にスイッチする。読取り動作は、ロ
ア・ワード線110を下げ、ビット線111を上げ、そ
のビット線のDC電流を感知することにより行なわれる
。ロア・ワード線が読取り期間に下げられるときはアッ
パ・ワーード線も少なくとも部分的に下げられる必要が
あろう。
へ′第有図は典型的トンネル・ダイオードの電流−電圧
特性を示す図、第2図は本発明を用いたメモリ・セルの
第1の実施例、第3図は本発明を用いたメモリ・セルの
第2の実施例、第4図は第2図及び第5図のメモリ・セ
ルの集積回路構造、第5図は本発明を用いたメモリ・セ
ルの第3の実施例、第6図は本発明を用いたメモリ・セ
ルの第4の実施例、第7図は本発明を用いたメモリ・セ
ルの第5の実施例である。 11.21.61.81.87.101.107・・・
・バイポーラ・トランジスタ、12,22.62.82
.102・・・・トンネル・ダイオード、15.25.
65.85.105・・・・抵抗、16.26.66.
67.86.106%108・・・・ショットキ・ダイ
オード。 出願人 インタi九4リル・ビ銅・マシーンズ・疹カン
代理人 弁理士 岡 1) 灰 生(外1名
) ;j′:r −
特性を示す図、第2図は本発明を用いたメモリ・セルの
第1の実施例、第3図は本発明を用いたメモリ・セルの
第2の実施例、第4図は第2図及び第5図のメモリ・セ
ルの集積回路構造、第5図は本発明を用いたメモリ・セ
ルの第3の実施例、第6図は本発明を用いたメモリ・セ
ルの第4の実施例、第7図は本発明を用いたメモリ・セ
ルの第5の実施例である。 11.21.61.81.87.101.107・・・
・バイポーラ・トランジスタ、12,22.62.82
.102・・・・トンネル・ダイオード、15.25.
65.85.105・・・・抵抗、16.26.66.
67.86.106%108・・・・ショットキ・ダイ
オード。 出願人 インタi九4リル・ビ銅・マシーンズ・疹カン
代理人 弁理士 岡 1) 灰 生(外1名
) ;j′:r −
Claims (1)
- 【特許請求の範囲】 バイポーラ・トランジスタと、前記バイポーラ。 ・トランジスタのペースに陽極を接続しコレクタに陰極
を接続したトンネル・ダイオードと、前記トンネル・ダ
イオードの両端間の電圧を2つの電圧状態の1つに保つ
ための手絞とを有するメモリセル。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US279282 | 1981-06-30 | ||
US06/279,282 US4396999A (en) | 1981-06-30 | 1981-06-30 | Tunneling transistor memory cell |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS586587A true JPS586587A (ja) | 1983-01-14 |
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