JPS586587A - メモリ・セル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はソリッド・ステート・メモリ・セルに関し、更
に詳細にいうと、トランジスタ及びこれと一体に形成さ
れたトンネル・ダイオードを含むメモリ・セルに関する
。

トンネル・ダイオードにおいて見られるようなトンネリ
ング現象は半導体分野の熟練者には周知である。簡単に
いうと、トンネリングは粒子が“〒゛の粒子エネルギよ
りも高い障壁の高さを持つ障壁を突抜ける量子力学的メ
カニズムである。物理的にいうと、トンネリングのため
には、多数め電子が有限の高さの狭い障壁によって多数
の空準位から分離されるような、ドーピング濃度の高い
急勾配ＰＮ接合が必要である。

上記のようなＰＮ接合はトンネル・ダイオードとして知
られている。第１図はトンネル・ダイオードの典型的な
電主−電流特性を示している。第１図かられかるように
トンネル・ダイオードはＮ字形の電圧−電流特性を示す
。トンネル・ダイオードの電流はピーク電圧ｖｐに対応
するピーク電流Ｉ　を示す。電流が！、よりも増えると
トンネル・ダイオードは不安定な負性抵抗領域を示す。

ピーク電流Ｘｐと各電流Ｉｖとの間の値を持つ動作電流
■。、においてはトンネル・ダイオードは双安定装置で
ある。トンネル・ダイオードは２つの安定な電圧状態ｖ
ｈ、　ｖ４の１つに存在する。

トンネル・ダイオードは、２つの論理状態の１つを記惺
するディジタル・メモリに非常に適している。更にトン
ネル・ダイオードは普通のＰＮ接合の電荷貯蔵の問題を
含まないから、２つの安定な電圧状態ｖｈ％Ｖｄ間のス
イッチングは非常に迅速に生じる。高速スイッチングは
ディジタル・メモリの設計において最も重要である。

トンネル・ダイオードはメモリのだめの２つの重要な特
性、即ち双安定性及び高速スイッチング特性を示すから
、これまで、トンネル・ダイオードをメモリ素子として
用いる種々の試みがなされた。しかしすべての従来の試
みはトンネル・ダイオードを用いることにより得られる
利点を少な（−９とも部分に打消すような欠点を有する
。

トンネル・ダイオードを単独でメモリ・セルとして用い
る試みがなされたが、トンネル・ダイオードは２端子素
子であるから、大きなメモリ・セル・アレイで必要とさ
れるように別々の線を介してメモリ・セルをアドレスし
、読取り、書込みを行なうのが難しい。トンネル・ダイ
オードは単独で用いられた場合は、他の２端子素子と同
様に、メモリ・セルとしての適用に限界がある。

米国特許第３９４３５５４号はバイポーラ・トランジス
タのベース・エミッタ接合の両端にトンネル・ダイオー
ドを用いた６端子メモリ・セルを示している。トンネル
・ダイオードはバイポーラ・トランジスタと一体に形成
され、トランジスタ以上に付加的チップ面積を必要とし
ない。従って記憶密度は普通の交差結合型フリップ・フ
ロップ・メモリ・セル構成よりも高い。

しかし上記米国特許のメモリ・セルはトンネル・ダイオ
ードを用いることによって得られる利点を相殺する大き
な欠点を有する。先ず、このトンネル・ダイオードはバ
イポーラ・トランジスタのベース・エミッタ接合の両端
に接続されるから、バイポーラ・トランジスタはトンネ
ル・ダイオードが状態をスイッチするときオン、オフ・
スイッチする。即ち、トンネル・ダイオードが低電圧状
態にあるときトランジスタがオフになり、トンネル・ダ
イオードが高電圧状態にあるときトランジスタがオンに
なる。従って、低速の装置であるバイポーラ・トランジ
スタが記憶状態の変化毎にオン、オフ・スイッチしなけ
ればならないから、トンネル・ダイオードの高速スイッ
チング特性の利点が部分的に損われる。従ってメモリ・
セル全体の速度が減少する。更にトランジスタはオン、
オフ・スイッチされる必要があるから、メモリ・デコー
ダ／ドライバ回路はトランジスタ・スイッチングのだめ
の電流を与えることができなければならない。

また、バイポーラ・トランジスタのスイッチングの結果
として、トンネル・ダイオードの電流はＩ、近くの大き
な値から■７近くの小さな値へ変化する。トンネル・ダ
イオードの電流が不安定点Ｉ、、Ｉｖに近づくため、ノ
イズ又は他の望ましくない現象による誤スイッチングの
可能性が増大する。従ってメモリ・セルのノイズ・マー
ジンが悪化し、誤スイッチングに対して何らかの保護策
を講じなければ、典型的な環境において使用することが
できない。

従って本発明の目的はトンネル・ダイオードを用いた、
高速スイッチングをする改良された６端子メモリ・セル
を提供することである。

他の目的はトンネル・ダイオード及びトランジスタを有
し、メモリの状態変化の際にトランジスタがオン、オフ
・スイッチしないようにトランジスタ電流を一定に保ち
、これにより、トランジスタのスイッチングによるメモ
リ・セル速度の低下を防止するようにしたメモリ・セル
を提供することである。

他の目的はトンネル・ダイオードの電流をピーク電流Ｉ
、と谷電流■７との間の一定値に保ち、これにより、ト
ンネル・ダイオードの小さなピーク電流／谷電流比（Ｉ
　ｐ、／　Ｉｖ　）にかかわらず、メモリ・セルのノイ
ズ・マージンを改善するようにしたメモリ・セルを提供
することである。

これらの目的は普通のバイポーラ・トランジスタ及びこ
のバイポーラ・トランジスタのベース・コレクタ接合の
両端にシャントされたトンネル・ダイオードを用いた３
端子メモリ装置を設けることによって達成される。トン
ネル・ダイオードはバイポーラ・トランジスタと一体に
形成され、１つのトランジスタ以上に付加的チップ面積
を必要としない。トンネル・ダイオードはベース・コレ
フタ接合間にシャントされるから、トランジスタはトン
ネル・ダイオードが２つの安定な状態間でスイッチする
ときオン、オフ・スイッチしプよい。

トランジスタはトンネル・ダイオードの電圧状態に関係
なく常にオシ゛状態に保たれる、トンネル・ダイオード
の電流もピーク電流と浴電流との間の動作レベルに一定
に保たれる。この動作レベルは最大のノイズ・マージン
を与えるようにピーク電流及び谷電流の中間であるのが
好ましい。

トランジスタのコレクタ電圧は記憶されたメモリ状態を
読取るためにモニタしうる。トランジスタの電流は一定
であるから、ベース・エミッタ電圧も一定であり、２つ
の安定な状態間におけるトンネル・ダイオードのスイッ
チングはトランジスタのコレクタ電圧の変化によって示
される。

第１の実施例において、メモリ・セルはアッパ及びロア
・ワード線並びに１つのビット線を含む。

アッパ・ワード線は抵抗を介してバイポーラ・トランジ
スタのベースに接続される。抵抗の値はトンネル・ダイ
オード及びバイポーラ・トランジスタにおける一定の動
作電流を決める。ロアーワード線はバイポーラ拳トラン
ジスタのエミッタに接続される。ビットの書込み及び読
取りはショットキ・ダイオードを介してトランジスタの
コレクタに接続された１つのビット線によって行なわｎ
る。

第２の実施例において、３端子メモリ・セルは、セルを
選択する為の１つのワード線及びセルに対して書込み、
読取りを行なうための１対のビット線を用いる。ワード
線はバイポーラ・トランジスタのエミッタに接続される
。一方のビット線は抵抗を介してバイポーラ・トランジ
スタのベースに接続される。抵抗の値はトンネル・ダイ
オード及びバイポーラ・トランジスタを通る一定の動作
電流を決める。他方のビット線はメモリ・ワードを読取
るためにコレクタ電圧を感知するのに用いらｎる。

上述した基本のメモリ・セルは２つのビット線及び２つ
のワード線を持つ４端子メモリ・セルを達成するように
変更できる。また、より簡単な書込み、読取り、あるい
は改善されたノイズ・マージンを与えるように基本のメ
モリ・セルに対して改良を加えることができる。

次に良好な実施例について説明する。第２図は本発明の
メモリ・セルの第１の実施例を示している。メ、モリ・
セル１０はＮＰＮ）ランジスタ１１及びこのトランジス
タ１１のベース・コレクタ接合の両端にシャントされた
トンネル・ダイオード１２を含む。トンネル・ダイオー
ドの陽極はノード１４においてベースに接続され、その
陰極はノード１３においてコレクタに接続される。抵抗
１５はトンネル・ダイオード１２のための動作電流レベ
ルを設定するっショットキ・ダイオード１６は、以後述
べるように、コレクタ電圧を感知するためトランジスタ
１１のコレクタへ接続される。

トランジスタ１１のベースは抵抗１５を介してアッパ・
ワード線１７に接続され、エミッタはロア・ワード線１
９に接続され、コレクタはショットキ・ダイオード１６
を介してビット線１８に接続される。

第４図は、第２図の回路を実施するために本発明に従っ
て形成された集積回路の構造を示している。ＮＰＮ）ラ
ンジスタ１１はＰ−基板３１に普通に形成されるが、第
４図において、３２はＮ＋サブコレクタ、４３はＰ　サ
ブアイソレーション領域、３３はＮ−エピタキシャル・
シリコン層、３８は埋設酸化物アイソレーション領域、
４４はＮ＋リーチスルー領域、３９はＮエピタキシャル
領域、３４はＰベース領域、６６はＮ＋エミッタ領域で
ある。集積回路の表面には酸化物層４２が形成される。

酸化物層は以後の処理のために選択的に除去される。

ベース・コレクタ接合間にトンネル・ダイオードを形成
する１つの方法は、Ｎ　リーチスルー領域４４上の酸化
物−４２を除去して、例えばひ素を更にドープレ　Ｎ＋
＋領域４６を形成するものである。領域４６には薄いポ
リシリコン層が付着され、Ｐ型ドーパント（典型的には
ほう素）を高度にドープされる。ポリシリコンは次に、
急勾配のＮ＋＋／Ｐ＋＋接合を形成するため、例えばζ
−ザ加熱によりアニールされ再結晶化される。Ｐベース
領域！１４反びＮ＋エミッタ６６上の酸化物層４２が除
去され、金曜化層が形成されて、Ｐ　ポリシリコン領域
４７及びＰベース領域３４が金属線４８によって接続さ
れる。エミッタ５６のための金属３７及びＮ領域３９の
ための金属４１も形成される。この金属４１はショット
キ＋　ｄ＜リアーダイ・オードを形成する。

第４図のトンネル・ダイオード／バイポーラ・トランジ
スタの組合わせを第２図のメモリ・セルとして用いるた
め、ショットキ金属４１はビット線１８に接続され、エ
ミッタ金属３７はロア・ワード線１９に接続される。抵
抗１５は金属層４８上に、ドープしたアモルファス・シ
リコン層４９を付着することによって形成できる。抵抗
４９上にもう１つの金属層５０が形成され、これはアッ
パ・ワード線１７に接続される。アッパ・ワード線１７
とペース端子１４との間にイオン注入抵抗を与えるよう
に他の普通の寸法も使用しうる。

以上の説明から明らかなように本発明のメモリ・セルは
１つのＮＰＮ）？ンジスタの形成に必要なチップ面積以
上の面積を必要としない。

次に第２図のメモリ・セルの動作を説明する。

待機状態即ちセルが読取り又は書込み動作を受けないと
きはワード線１７と１９の間に所定の電圧差が保たれる
。例えばアッパ・ワード線１７は＋１．２Ｖ、ロア・ワ
ード線は０．Ｏｖに保たれる。−°同様にビット線１８
は０．Ｏｖに保たれる。トランジスタ１１は導通し、従
ってエミッタ・ペース電圧は約０．８ｖである。抵抗１
５の電圧降下は１．２ｖ−０，８Ｖ　＝　０．４　Ｖで
ある。抵抗１５はこれを通る電流が所望のトンネル・ダ
イオード動作電流■叶に等しくなるように選ばれる。動
作電流■。、はピーク電流！、と谷電流工、の中間にあ
るのが好ましく、従ってメモリ・セルのノイズ・マージ
ンは最大にされる。

トランジスタ１１のペース電流は無視しうる程度である
から、抵抗１５ｖ通る電流■。、はトンネル・ダイオー
ド１２及びトランジスタ１１を介してロア・ワード線１
９に流れる。電流Ｉ０．ではトンネル・ダイオード１２
は高電圧状態ｖｈ又は低電圧状態ｖ４に存在する。例示
のため、ｖｈが０．８ｖ、　ｙｌｔが０．３ｖに対応す
るものとする。従って２進１の記憶ではノード１３は０
．Ｏｖにあり（トンネル・ダイオード１２はｖｈ状態に
ある）、２進０の記憶ではノード１３は０．５ｖにある
（トンネル・ダイオード１２はｙＨｚ状態にある）。ト
ンネル・ダイオードの電圧状態に関係なくトランジスタ
１１はオンであり、抵抗１５、トンネル・ダイオード１
２及びトランジスタ１１を通る電流は！。、により与え
られる一定値である。

第２図のメモリ・セルはアツノ（・ワード線１７反びロ
ア・ワード線１９１に約０．５ｖ下げることによって読
取られる。両方のワード線１７．１９が・同じ電圧だけ
下げられるから抵抗１５、トンネル・タイオード１２及
びトランジスタ１１を通る電流は■。、のままである。

ノード１３の電圧は約０゜５ｖ減少する、即ち、１の記
憶の場合ノード１３は−ｏ、５ｖ、０の記憶の場合ノー
ド１３は０．Ｏｖになる。次にビット線１８は約０．５
ｖ上昇される。

１の記憶の場合ショットキ・ダイオード１６はその両端
に１■の電圧を持つことになり、深く導通してビット線
１８に大きなりＣ感知電流を供給する。逆に０の記憶の
場合ショットキ・ダイオード１６の両端の電圧は約０．
５ｖであり、これはショットキ・ダイオードを導通させ
るのに十分でない。

従ってビット線１８のＤＣ電流は無視しうる程度であり
、これにより０の記憶を示す。読取り動作の終了時にア
ッパ及びロア・ワード線１７．１９は再び待機電圧レベ
ルまで約０．５■上げられ、ビット線１８は待機電圧レ
ベルまで約０．５ｖ下げられる。

記憶データが１か０かに関係なく、抵抗１５、トンネル
・ダイオード１２、トランジスタ１１を通る電流は待機
動作及び読取り動作の開動作レベルＩ０．に一定に保た
れる。従ってトランジスタ１１はオン、オフの状態の間
でスイッチせず、高速動作が得られる。更にトンネル・
ダイオード１２はピーク電流及び谷電流の中間の動作電
流に常に維持されるから、セルのノイズ・マージンは最
大に保たれる。

ワード線１７．１９及びビット線１８はマトリクス構成
の隣接メモリ・セルへ接続され、個々のワード線１７．
１９及びビット線１８はデコーダ回路で選択されライン
・ドライバで駆動されるが、これらの回路はトランジス
タ１１を通る電流をスイッチする必要がないから非常に
簡単になる。本発明のメモリ・セルを用いたメモリ・プ
レイは読取り期間に１全選択一様式で動作する、即ち、
メーモリ・セルの行は適当なアッパ及びロア・ワード線
１７．１９を下げることによってデコーダ回路により半
選択され、メモリ・セルの列は適当なビット線１８を上
げることによってビット・デコーダにより半選択される
。選択された行及び列の交点のメモリ・セルが全選択さ
れたメモリ・セルとなる。トンネル・ダイオードは一定
の動作電流Ｉ０．で動作しノイズ・マージンを最大にす
るから半選択されたセルの記憶データを乱す問題は最小
にされる。

Ｊ２図のメモリ・セルへの書込みは所定のワード線対１
７．１９に接続されたすべてのメモリ・セルにおいて生
じる。最初、選択されたセルは、トランジスタ１１をオ
フにしてトンネル・２イオードの電流をカット・オフに
しこれを低電圧状態に戻すことによってすべてクリアさ
れる。これはアッパ・ワード線１７を０．５ｖ下げるが
又はロア・ワード線１９を上げて、トランジスタ１１の
ベース・エミッタ接合両端の電圧をそのカット・オフ電
圧よりも低くすることによって行なうことができる。従
ってトランジスタ１１及びトンネル・ダイオード１２の
電流は０に減じられる。次にワード線１２．１９は待機
電圧（即ち、アッパ・ワード線１７で１．２Ｖ、　ロア
・ワード線１９でｏ、　ｏ　ｖ　）に戻され、従ってト
ンネル・ダイオード１２は低電圧状態ｖ７になり、電流
Ｉ０．が抵抗１５、トンネル・ダイオード１２、トラン
ジスタ１１に流れる。

メモリ・セルに０１に書込む場合ピット線１８は約０．
５ｖに上げられる。もし１が書込まれるべきならばビッ
ト線はＯ，ＯＶ、に保たれる。次に、抵抗１５の電流を
ピーク電流■、よりも大きくするに十分なだけロア・ワ
ード線１９の電圧を下げて、アッパ・ワード線１７及び
ロア・ワード線１９の間の電圧差を増大させる。例えば
ロア・ワード線１９が０．５ｖ下げられて一〇、５ｖに
され、トランジスタ１１のベース・エミッタ接合の両端
で０．８Ｖの電圧降下があるとすれば、ベース１４の電
圧は０．．３Ｖ、抵抗１５の電圧降下は０．９ｖになり
、抵抗１５には電流Ｉ、よりも大きな電流が与えられる
。

ビット線１８が０．５ｖにあれば、ノード１３はトンネ
ル・ダイオードの高電圧状態へのスイッチを阻止するに
十分なだけ正に保たれ、従ってセルに０が書込まれる。

逆にビット線１８が０．Ｏｖにあれば、ノード１６は低
電圧に下がり、トンネル・ダイオードの両端に大きな電
圧降下が生じる。

この電圧降下によりトンネル・ダイオード１２にはＩ、
よりも大きな電流が流れる。従ってトンネル・ダイオー
ド１２は高電圧状態ｖｈヘスイッチし、これにより１が
書込まれる。書込みの後、ワード線電圧はロア・ワード
線１９を０．５　Ｖ上げることにより待機レベルに戻さ
れる。次にビット線１８が正規の待機レベルに戻される
。この書込み動作例ではロア・ワード線１９の電圧を変
えるものとして説明したが、書込み動作を一層容易にす
るようにアッパ・ワード線１７の電圧ビベルな変えるこ
ともできよう。

第６図は本発明の３端子メモリ・セルの第２の実施例を
示している。第６図のメモリ・セルの動作は第２図のも
のと同様であり、主な相違点は第３図のメモリ・セルが
１つのワード線２９及び１対のビット線（即ち書込みビ
ット線２７及び読取りビット線２８）で動作するように
構成されていることである。第２図のメモリ・セルと同
様に、第３図のメモリ・セルは抵抗２５、トンネル・ダ
イオード２２、トランジスタ２１に一定の動作電流工。

、を流すように動作する。この電流値は抵抗２５によっ
て定まり、好ましくはピーク電流■。

と谷電流Ｉｖの中間に選ばれる。メモリ・セルの状態は
ノード２３の電圧によって示される。

待機モードにおいて、第３図の回路に存在する電圧は書
込みビット線２７をアッパ・ワード線１７とすれば第２
図の回路のものと類似する。読取りの際はワード線２９
が約０．５ｖ下げられ、読取りビット線２８が約０，５
ｖ上げられ、読取りビット線２８の電流が感知される。

大きなりＣ感知電流は１の記憶を示し、小さな又はゼロ
のＤＣ感知電流は０の記憶を示す。

書込み動作は第２図の回路の動作と同様である。

先ず、ワード線２９の電圧を上げてトンネル・ダイオー
ド２２を低電圧状態Ｖｆにすることによりある行のすべ
てのセルがクリアされる。次にワード線電圧は常態の値
に戻される。１が書込まれるべきときは書込みビット線
２７が約０．５ｖだけ上げられ、０が書込まれるときは
書込みビット線２７け上げられない。次にワード線２９
は約０．５ｖだけ下げられる。書込みビット線２７が０
．５ｖだけ上げられていればトンネル・ダイオード２２
は高電圧状態ｖｈヘスイッチして１を記憶し、逆に書込
みビット線２７が上げられていなければトンネル・ダイ
オード２２は低電圧状態Ｖｆにとどまり、０を記憶する
。ワード線２９及び書込みピッ第５図は本発明の第３の
実施例を示している。

第５図の構成は書込みの際のクリア段階即ちパワー・ダ
ウン段階をなくシ、書込み動作を高速化したものである
。更にこのメモリ・セルは、書込み動作期間に１行のす
べてのメモリ・セルを書込む必要のある第２図及び第３
図のセルと異なり、本当の１全選択胃セルである、即ち
、１行のすべてのセルに書込みをする必要なしに１つの
セルに書込むことができる。第５図のセルは１対のワー
ド線及び１対のビット線を必要とする。

第５図のメモリ・セルは１対のエミッタ６８．６９を有
するＮＰＮ）ランジスタロ１及びトンネル・ダイオード
６２な有し、トンネル・ダイオード６２はノード６６．
６４においてコレクタ・ペース間に接続されている。一
方のエミッタ６日はロア・ワード線７１に接続され、他
方のエミッタ６９は書込み１ビツト線７３に接続される
。トランジスタ６１のコレクタと書込み１ビツト線７３
の間にはショットキ・ダイオード６６が接続される。ノ
ード６４とアッパ・ワード線７０の間には抵抗６５が接
続され、更にノード６４はＰ型ショットキ・ダイオード
６７を介して書込み０ビツト線７２に接続される。ショ
ットキ・ダイ芽−ド６７はトランジスタ６１のペースの
砥長部であるＰ型シリコンの上に、ハフニウムのような
適当な金属を陰極として設けることにより形成される。

第５図のメモリ・セルの動作において、待機モードでは
、ロア・ワード線７１はＯ，ＯＶ、アッパ・ワード線７
０は１．２ｖに保たれる。抵抗６５、トンネル・ダイオ
ード６２及びＮＰＮ）ランジスタロ１を介して一定の電
流Ｉ。、が流れる。書込みθビット線７２は＋〇、５Ｖ
、書込み１ビツト線７３はＯ，ＯＶに保たれる。書込み
動作では、アッパ及びロア・ワード線７０．７１は共に
０．５ｖだけ上げられる。０が書込まれるべきときは書
込み０ビツト線７２が０．５ｖだけ下げられる。１が書
込まれるべきときは書込み１ビツト線７３が０．５ｖだ
け下げられる。読取り動作では、ロア・ワード線７１が
０．５ｖだけ下げられ、ビット線７′５は０．５■だけ
上げられる。ビット線７３に大きなりＣ感知電流が流れ
ればこれは１の記憶を示し、電流が全く又はほとんど流
れなければ０の記憶を示す。

読取り動作期間にはロア・ワード線７１だけでなくアッ
パ・ワード線７０の電圧を下げることもできよう。

上記の書込み動作の説明かられかるように、ショットキ
・ダイオード６７及びもう１つのエミッタ６９を付加し
たことにより、第２図及び第３図に関連して述べたクリ
ア麺階即ちパワー・ダウン段階が不要になる。従って書
込み動作は簡単で高速である。更にセルの全選択を行な
うことができる、即ち、プレイの１つのセルを独立的に
読取り又は書込むことができる。

第６図は本発明を用いたメモリ・セルのも５１つの実施
例を示している。トンネル・ダイオード８２はＮＰ’Ｎ
）７ンジスタ８１のペース・コレクタ間にシャントされ
ている。抵抗８５はアツノく・ワード線８８とトランジ
スタ８１のペースの間に接続される。この実施例では、
読取り／書込み動作を簡単にすると共にセルのノイズ・
マージンを改善するために横方向ＰＮＰ）ランジスタ８
７が用いられる。ＰＮＰ）ランジスタ８７のコレクタは
ノード８４においてＮＰＮ）ランラスタ８１０ペースに
接続され、ＰＮＰ）ランジスタ８７のベースはノード（
８３においてＮＰＮトランジスタのコレクタに接続され
、ＰＮＰトランジスタ８７の工とツタは書込み１ビツト
線９１に接続される。

ＮＰＮ）ランジスタ゛８１のエミッタはロア・ワード線
８９に接続され、トランジスタ８１のコレクタと書込み
０ビツト線の間にはショットキ・ダイオード８６が接続
されている。

第６図のメモリ・セルの動作において、待機状態では、
ロア・ワード線８９は０．Ｏｖに保たれ、アッパ・ワー
ド線８８は＋１．２ｖに保たれる。ビット線９０．９１
は０．Ｏｖに保たれる。読取り動作では、ロア・ワード
線８９は約０．５ｖだけ下げられ、ビット線９１は約０
５ｖだけ上げられ、そしてビット線９１の電流が感知さ
れる。書込み動作ではワード線８８．８９が共に約０．
５ｖだけ下げられる。これによりトランジスタ８１の一
コレクタ及びトランジスタ８７のベースが同じ値だけ低
くなる。、０を書込むときは書込み０ビツト線９゜が約
０．５ｖだけ上げられ、トンネル・ダイオード８２を低
電圧状態にする。１を書込むときは書込み１ビツト線９
１が０．５だけ上げられて、ＰＮＰトランジスタ８７を
導通させ、周知のＳＣＲ効果によりＮＰＮＩ−ランジス
タ８１を通して一層多くの電流を引出す。ＮＰＮトラン
ジスタ８１を通る余分の電流はトンネル・ダイオード８
２を高電圧状態にする。このメモリ・セルの場合、書込
み動作は横方向ＰＮＰトランジスタ８７による増巾のた
め非常に迅速に先じる。

第７図は本発明を用いたメモリ・セルの更にもう１つの
実施例を示している。第７図のメモリ・セルはＮＰＮ）
ランジスタ１０１及びそのベース・コレクタ間に接続さ
れたトンネル・ダイオード１０２を有するメモリ・セル
に、ショットキ・ダイオード１０８によってクランプさ
れた普通のＮＰＮ）ランジスタ１０７を組合わせた構成
を有する。アッパ・ワード線１０９とトランジスタ１０
１のベースの間には、トンネル・ダイオードの動作電流
レベルを設定するだめの抵抗１０５が接続されている。

ショットキ・ダイオード１０６はトランジスタ１０１の
コレクタを書込み０ビツト線１１１に接続し、書込み１
ピツト線１１２はトランジスタ１０７のベースに接続さ
れる。ロア・ワード線１１０はトランジスタ１０１．１
０７のエミッタに接続される。

動作において、待機状態では、アッパ・ワード線１０９
とロア・ワード線１１００間には約１．２■の電圧差が
保たれ、ビット線１１１．１１２は０、Ｏｖに保たれる
。書込み動作では両方のワード線が約０，５■だけ下げ
られる。０書込みの場合は書込み０ビツト線１１１が約
０．５ｖだけ上げられて、トランジスタ１０１のコレク
タ電圧を上げ、トンネル・ダイオード１０２を低電圧状
態にする。

１書込みの場合は書込み１ビツト線１１２が０．５Ｖだ
け上げられてトランジスタ１０７をオンにし、従ってト
ンネル・ダイオード１０２を通して太きな電流を引出し
、これを高電圧状態にスイッチする。読取り動作は、ロ
ア・ワード線１１０を下げ、ビット線１１１を上げ、そ
のビット線のＤＣ電流を感知することにより行なわれる
。ロア・ワード線が読取り期間に下げられるときはアッ
パ・ワーード線も少なくとも部分的に下げられる必要が
あろう。

【図面の簡単な説明】

へ′第有図は典型的トンネル・ダイオードの電流−電圧
特性を示す図、第２図は本発明を用いたメモリ・セルの
第１の実施例、第３図は本発明を用いたメモリ・セルの
第２の実施例、第４図は第２図及び第５図のメモリ・セ
ルの集積回路構造、第５図は本発明を用いたメモリ・セ
ルの第３の実施例、第６図は本発明を用いたメモリ・セ
ルの第４の実施例、第７図は本発明を用いたメモリ・セ
ルの第５の実施例である。 １１．２１．６１．８１．８７．１０１．１０７・・・
・バイポーラ・トランジスタ、１２，２２．６２．８２
．１０２・・・・トンネル・ダイオード、１５．２５．
６５．８５．１０５・・・・抵抗、１６．２６．６６．
６７．８６．１０６％１０８・・・・ショットキ・ダイ
オード。 出願人　インタｉ九４リル・ビ銅・マシーンズ・疹カン
代理人　弁理士　　岡　　　１）　　灰　　生（外１名
） ；ｊ′：ｒ　　−

Claims (1)

1. 【特許請求の範囲】 バイポーラ・トランジスタと、前記バイポーラ。 ・トランジスタのペースに陽極を接続しコレクタに陰極
   を接続したトンネル・ダイオードと、前記トンネル・ダ
   イオードの両端間の電圧を２つの電圧状態の１つに保つ
   ための手絞とを有するメモリセル。