JPS5840913A - 可変減衰回路 - Google Patents
可変減衰回路Info
- Publication number
- JPS5840913A JPS5840913A JP14836582A JP14836582A JPS5840913A JP S5840913 A JPS5840913 A JP S5840913A JP 14836582 A JP14836582 A JP 14836582A JP 14836582 A JP14836582 A JP 14836582A JP S5840913 A JPS5840913 A JP S5840913A
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- JP
- Japan
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- source
- fet
- drain
- terminal
- resistors
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
Landscapes
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
スイッチング素子としてFITを使用した直列形のスイ
ッチ回路は、原理的には、第1図に示すように、信号源
(1)と負荷(2)との間に、FET(3)のドレイ・
・ソース間が直列接続され餐′構成され、このとき制御
信号s0によってFIT (3)がオンオフされること
kよシ信号のオンオフが行なわれるものである。仁の場
合、記号を以下のように定めると、r、、 : IPN
T (3)がオンのときのドレイン・ソース間インピー
ダンスで通常、5000〜2にΩ程度 r、、、 : Mじ〈オフのときのドレイン・ソース間
インピーダンスで通常50MΩ〜 100MΩ程度 RL=負荷(2)のインピーダンス Vゎ : PET (3)のドレイン電位V、:FE丁
(3)のソース電位 z、:スイッチ回路の入力インピーダンスz、:スイッ
チ回路の出力インピーダンスこのスイッチ回路には、次
のような条件A〜Eを満たすことが必要とされる。
ッチ回路は、原理的には、第1図に示すように、信号源
(1)と負荷(2)との間に、FET(3)のドレイ・
・ソース間が直列接続され餐′構成され、このとき制御
信号s0によってFIT (3)がオンオフされること
kよシ信号のオンオフが行なわれるものである。仁の場
合、記号を以下のように定めると、r、、 : IPN
T (3)がオンのときのドレイン・ソース間インピー
ダンスで通常、5000〜2にΩ程度 r、、、 : Mじ〈オフのときのドレイン・ソース間
インピーダンスで通常50MΩ〜 100MΩ程度 RL=負荷(2)のインピーダンス Vゎ : PET (3)のドレイン電位V、:FE丁
(3)のソース電位 z、:スイッチ回路の入力インピーダンスz、:スイッ
チ回路の出力インピーダンスこのスイッチ回路には、次
のような条件A〜Eを満たすことが必要とされる。
A ’olL < RL
”onが信号のレベルで変化し、これにょシ出力レベル
が変化して、これがひずみとして表われるので) B r、、、)RL (入力を十分に減衰させオフとみなせるようにするため
) CvD=v。
が変化して、これがひずみとして表われるので) B r、、、)RL (入力を十分に減衰させオフとみなせるようにするため
) CvD=v。
(vD4 v、だと、FET (3) K増幅作用が表
われ、制御信号S8が増幅されて出力中に含まれるよう
になるので) D Z、は十分に大きいこと (信号源(1)に影響を与えないため)KZ は十分に
小さいこと (出力が損失なく負荷(3)K供給されるようにするた
め) そして、辷れ以外にも、 F 許容入力レイルが大きいこと G 集積回路化ができること などの条件が満たされることが好ましい。
われ、制御信号S8が増幅されて出力中に含まれるよう
になるので) D Z、は十分に大きいこと (信号源(1)に影響を与えないため)KZ は十分に
小さいこと (出力が損失なく負荷(3)K供給されるようにするた
め) そして、辷れ以外にも、 F 許容入力レイルが大きいこと G 集積回路化ができること などの条件が満たされることが好ましい。
この発明は、これらの条件A−Gのすべてを満たすこと
ができるようにしようとするものである。
ができるようにしようとするものである。
以下この発明の一例について説明しよう。
第2図において、α力は入力側のnチャンネルデプレツ
シコンタイプ接合形FETを示し、そのダートはコンデ
ンサに)を通じて入力端子CIK接続され、そのドレイ
ンは電源端子(ロ)K接続され、そのソースは抵抗器@
論、−の直列回路を通じて接地されると共に1抵抗器θ
ηとに)との接続点−は抵抗器(至)を通じてダートに
接続され、FETQI)はソースフォロワとされる。
シコンタイプ接合形FETを示し、そのダートはコンデ
ンサに)を通じて入力端子CIK接続され、そのドレイ
ンは電源端子(ロ)K接続され、そのソースは抵抗器@
論、−の直列回路を通じて接地されると共に1抵抗器θ
ηとに)との接続点−は抵抗器(至)を通じてダートに
接続され、FETQI)はソースフォロワとされる。
また、(ロ)は出力側のUチャンネルデプレッションタ
イプ接合形FETを示し、そのドレインは端子(ロ)K
m続され、そのソースは抵抗器(ハ)、に)の直列回路
を通じて接地され、抵抗器に)と(ハ)との接続点−が
抵抗6勧を通じてr−)K接続されると共に、そのソー
スがコンデンサ器を通じて出力端子(ロ)に接続され、
FET(2)はソースフォロワとされる。なお、この場
合、抵抗器61、に)、に)、−の値をR1、R鵞、R
鄭、R@とするとき、 R1(R,RsくR・ とされる、tた、例えばFETα力と02とを同特性と
すると共に1 R1w= Rs R@ !:
R・とするととによシ接続点(財)と輪とは同電位と
される・ そして、スイッチング用にpチャンネルデグレツション
タイ!接合形PET(至)が設けられ、そのドレインは
接続点−1/C接続され、そのソースはFETaつのダ
ートに接続され、FET(Llのダートは高抵抗器、例
えばIMΩの抵抗器−を通じて制御端子(至)に接続さ
れる。
イプ接合形FETを示し、そのドレインは端子(ロ)K
m続され、そのソースは抵抗器(ハ)、に)の直列回路
を通じて接地され、抵抗器に)と(ハ)との接続点−が
抵抗6勧を通じてr−)K接続されると共に、そのソー
スがコンデンサ器を通じて出力端子(ロ)に接続され、
FET(2)はソースフォロワとされる。なお、この場
合、抵抗器61、に)、に)、−の値をR1、R鵞、R
鄭、R@とするとき、 R1(R,RsくR・ とされる、tた、例えばFETα力と02とを同特性と
すると共に1 R1w= Rs R@ !:
R・とするととによシ接続点(財)と輪とは同電位と
される・ そして、スイッチング用にpチャンネルデグレツション
タイ!接合形PET(至)が設けられ、そのドレインは
接続点−1/C接続され、そのソースはFETaつのダ
ートに接続され、FET(Llのダートは高抵抗器、例
えばIMΩの抵抗器−を通じて制御端子(至)に接続さ
れる。
このような構成によれば、FETα力、αつのソース電
流によって接続点−、幹は正電位となシ、FETQlの
ドレイン及びソースは正電位となっている。
流によって接続点−、幹は正電位となシ、FETQlの
ドレイン及びソースは正電位となっている。
従って、端子(至)が所定電位以下、例えば接地電位の
ときには、FET(1:lは逆バイアスされてオフとな
るので、端子Hの入力信号が端子0→に取り出されるこ
とがない。しかし、端子(2)がある所薙の電位以上の
ときには、FET(11は順79イアスされてオンとな
るので、端子0カよシの入力信号は、ソースフォロワの
FETaめ→FET(イ)→ソースフォロワ0FET(
ロ)の信号路を通じて端子(2)に取シ出される。すな
わち、制御信号Scによってスイッチ動作が行なわれる
・ そして、この場合、FET(2)はソースフォロワとさ
れ、そのλカインピーダンスは高いので、条件Aが満た
され、ひずみのない出力を得ることができる。tた、F
IT(2)はr02.が大きいので、条件Bが満たされ
、オフのときには入力を十分に遮断できる。さらに%接
続点■と輔とは同電位であり、抵抗器(At)Kは電流
が流れないので、条件Cが満たされ、制御信号8゜の成
分が出力中に含まれることがない、また、FETQI)
、υはソースフォロワとされているのて、条件り、Eが
満たされ、前段に影響を与える仁とがないと共に、出力
を損失なく後段に供給できる。
ときには、FET(1:lは逆バイアスされてオフとな
るので、端子Hの入力信号が端子0→に取り出されるこ
とがない。しかし、端子(2)がある所薙の電位以上の
ときには、FET(11は順79イアスされてオンとな
るので、端子0カよシの入力信号は、ソースフォロワの
FETaめ→FET(イ)→ソースフォロワ0FET(
ロ)の信号路を通じて端子(2)に取シ出される。すな
わち、制御信号Scによってスイッチ動作が行なわれる
・ そして、この場合、FET(2)はソースフォロワとさ
れ、そのλカインピーダンスは高いので、条件Aが満た
され、ひずみのない出力を得ることができる。tた、F
IT(2)はr02.が大きいので、条件Bが満たされ
、オフのときには入力を十分に遮断できる。さらに%接
続点■と輔とは同電位であり、抵抗器(At)Kは電流
が流れないので、条件Cが満たされ、制御信号8゜の成
分が出力中に含まれることがない、また、FETQI)
、υはソースフォロワとされているのて、条件り、Eが
満たされ、前段に影響を与える仁とがないと共に、出力
を損失なく後段に供給できる。
また、第1図の回路では、入力信号のレベルが大きいと
、その入力信号のピーク部分において、FET (3)
にf−)電流が流れ、これはひずみとなって表われ、従
って、許容入力レベルは小さいが、第2図の回路では、
入力信号のピーク部分において、 FIT(2)kゲー
ト電流が流れると、抵抗器(へ)に電圧降下を生じてF
ET(2)のIfイアス電圧が大きくなるので、r−)
電流は流れず、従って、許容入力レベルが大きくなる。
、その入力信号のピーク部分において、FET (3)
にf−)電流が流れ、これはひずみとなって表われ、従
って、許容入力レベルは小さいが、第2図の回路では、
入力信号のピーク部分において、 FIT(2)kゲー
ト電流が流れると、抵抗器(へ)に電圧降下を生じてF
ET(2)のIfイアス電圧が大きくなるので、r−)
電流は流れず、従って、許容入力レベルが大きくなる。
さらに1集積回路化の場合、抵抗器Oメ、に)、に)、
−(誤差を生じても、そのとき抵抗値の比は一定にでき
るので、条件、Cを乱すことがなく、従って、集積回路
化ができる。
−(誤差を生じても、そのとき抵抗値の比は一定にでき
るので、条件、Cを乱すことがなく、従って、集積回路
化ができる。
第3図はこの回路の特性の測定結果の一例を示すもので
、曲l1111)はひずみ率特性、曲線■ね減衰量特性
を示す。そして、この曲線O◇かられかるように、ひず
み率が小さく、また許容入力レベルが+15 dB、以
上と大きい。なお、従来例では、許容入力レベルは−5
dB程度である。
、曲l1111)はひずみ率特性、曲線■ね減衰量特性
を示す。そして、この曲線O◇かられかるように、ひず
み率が小さく、また許容入力レベルが+15 dB、以
上と大きい。なお、従来例では、許容入力レベルは−5
dB程度である。
第4図は、第2図の抵抗器θや、(ロ)K代ってダイオ
ード(2)、(ハ)をインピーダンス素子とした場合で
、このようにすれば、ダイオード(ハ)、(ハ)は交流
インピーダンスが小さいので、出力の損失が小さくなる
。
ード(2)、(ハ)をインピーダンス素子とした場合で
、このようにすれば、ダイオード(ハ)、(ハ)は交流
インピーダンスが小さいので、出力の損失が小さくなる
。
なお、上述においては、この発明の回路をスイッチ回路
として説明したが、制御信号Sのレベルヲ、FET(1
1がオンないしオフする間のレベルで変更すれば、これ
に応じてFET(至)のドレイン・ソース間インピーダ
ンスが変化するので、この回路は可変減衰回路としても
動作する。
として説明したが、制御信号Sのレベルヲ、FET(1
1がオンないしオフする間のレベルで変更すれば、これ
に応じてFET(至)のドレイン・ソース間インピーダ
ンスが変化するので、この回路は可変減衰回路としても
動作する。
第1図はスイッチ回路を示す図、第2図及び第4図はこ
の発明の一例を示す接続図、第3図はその測定結果を示
す図である。 01)は入力端子、0→は出力端子、(至)は制御端子
である。 第1図 第3図 λカレヤル(cfBs)l畿 第2図 第4図
の発明の一例を示す接続図、第3図はその測定結果を示
す図である。 01)は入力端子、0→は出力端子、(至)は制御端子
である。 第1図 第3図 λカレヤル(cfBs)l畿 第2図 第4図
Claims (1)
- 第1及び第2のソースフォロワのFETが設ケラれ、上
記第1OFETのソース回路と、上記第20FET (
2)ダートとの間に、第3のFITのドレイン・ソース
間が接続され、この第3のFETのドレインとソースと
は同電位とされると共に1上記第10FETのダートに
入力信号が供給され、上記第3OFETのダートに制御
信号が供給され、この制御信号によって上記第3のPE
Tのドレイン・ソース間インピーダンスが制御され、上
記第2のFETのソースよシ出力信号が取シ出される可
変減衰回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14836582A JPS5951170B2 (ja) | 1982-08-26 | 1982-08-26 | 可変減衰回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14836582A JPS5951170B2 (ja) | 1982-08-26 | 1982-08-26 | 可変減衰回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5840913A true JPS5840913A (ja) | 1983-03-10 |
JPS5951170B2 JPS5951170B2 (ja) | 1984-12-12 |
Family
ID=15451130
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14836582A Expired JPS5951170B2 (ja) | 1982-08-26 | 1982-08-26 | 可変減衰回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5951170B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8164316B2 (en) | 2006-06-26 | 2012-04-24 | Renesas Electronics Corporation | DC/DC converter |
-
1982
- 1982-08-26 JP JP14836582A patent/JPS5951170B2/ja not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8164316B2 (en) | 2006-06-26 | 2012-04-24 | Renesas Electronics Corporation | DC/DC converter |
Also Published As
Publication number | Publication date |
---|---|
JPS5951170B2 (ja) | 1984-12-12 |
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