JPS5836197Y2 - パツケ−ジの給電回路 - Google Patents
パツケ−ジの給電回路Info
- Publication number
- JPS5836197Y2 JPS5836197Y2 JP1982086240U JP8624082U JPS5836197Y2 JP S5836197 Y2 JPS5836197 Y2 JP S5836197Y2 JP 1982086240 U JP1982086240 U JP 1982086240U JP 8624082 U JP8624082 U JP 8624082U JP S5836197 Y2 JPS5836197 Y2 JP S5836197Y2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- voltage
- circuit
- supply voltage
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E30/00—Energy generation of nuclear origin
- Y02E30/10—Nuclear fusion reactors
Landscapes
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
- Protection Of Static Devices (AREA)
Description
【考案の詳細な説明】
考案の技術分野
本考案はパッケージの給電回路に関する。
従来技術と問題点
MO5ICを使用する回路は複数個の異なる電圧の電源
が必要であり、電源の投入、切断時に際しては、素子の
劣化あるいは破壊防止また回路の誤動作防止のため電源
を一定の順序で投入切断を行なう必要がある。
が必要であり、電源の投入、切断時に際しては、素子の
劣化あるいは破壊防止また回路の誤動作防止のため電源
を一定の順序で投入切断を行なう必要がある。
通常は電源投入時には該素子のサブストレート電圧を供
給する電源(第1の電源電圧)の投入が優先し、切断時
には他の駆動電圧(第2の電源電圧)を先に切断し、サ
ブストレート電圧の切断が最後となる。
給する電源(第1の電源電圧)の投入が優先し、切断時
には他の駆動電圧(第2の電源電圧)を先に切断し、サ
ブストレート電圧の切断が最後となる。
以下、サブストレート電源電圧を第1の電源電圧、他の
駆動電圧の電源電圧を第2の電源電圧と称する。
駆動電圧の電源電圧を第2の電源電圧と称する。
またMO5ICを使用した回路の稼動中に給電部の障害
その他による電源の遮断は特別な手段を講じてない限り
、上記の正しいシーケンスで行なわれるとは限らないの
で、素子の劣化破壊あるいは該回路の誤動作の原因とな
る。
その他による電源の遮断は特別な手段を講じてない限り
、上記の正しいシーケンスで行なわれるとは限らないの
で、素子の劣化破壊あるいは該回路の誤動作の原因とな
る。
正規の動作を行なっている際は、電源スィッチを順序正
しく操作することによって上記の不都合は避けられるが
、複数個のスイッチを一定順序で操作することは誤操作
を行ない易く、また電源自身および給電回路に発生する
障害に対しては上記の不都合がおこることは避けられな
い。
しく操作することによって上記の不都合は避けられるが
、複数個のスイッチを一定順序で操作することは誤操作
を行ない易く、また電源自身および給電回路に発生する
障害に対しては上記の不都合がおこることは避けられな
い。
考案の目的
本考案はMOS ICなどのような複数個の電源を一定
の順序にて投入あるいは切断を行なう必要のある素子を
使用する電子回路パッケージに対して、電源の投入、切
断時および電源あるいは給電回路の障害時に上記不都合
を防止し、素子の劣化、破壊の防止および装置の誤動作
防止が可能であって、しかも1枚のパッケージ毎に設け
る要なく、例えば記憶装置のような一定の機能を行なう
装置を構成する複数枚のパッケージに対して共通に設け
ることが可能な経済的なパッケージの給電回路を提供す
ることを目的とするものである。
の順序にて投入あるいは切断を行なう必要のある素子を
使用する電子回路パッケージに対して、電源の投入、切
断時および電源あるいは給電回路の障害時に上記不都合
を防止し、素子の劣化、破壊の防止および装置の誤動作
防止が可能であって、しかも1枚のパッケージ毎に設け
る要なく、例えば記憶装置のような一定の機能を行なう
装置を構成する複数枚のパッケージに対して共通に設け
ることが可能な経済的なパッケージの給電回路を提供す
ることを目的とするものである。
考案の構成
本考案によれば、この目的は、第1の電源電圧の印加後
毛2の電源電圧を接続し第2電源電圧の遮断後毛1の電
源電圧を遮断することが必要な素子を含む電子回路パッ
ケージには第1の電源用の導体パターンを有し、上記電
子回路パッケージの複数個の所定のものの装着によって
前記導体パターンを介して1個のループ回路が構成され
、上記ループ回路の一端には第1の電源電圧を他端には
第1の電源電圧検出回路を接続し、上記検出回路におい
て第1の電源電圧が規定値を割ったことを検出したとき
第2の電源電圧の遮断制御を行なうよう構成したパッケ
ージの給電回路によって達せられる。
毛2の電源電圧を接続し第2電源電圧の遮断後毛1の電
源電圧を遮断することが必要な素子を含む電子回路パッ
ケージには第1の電源用の導体パターンを有し、上記電
子回路パッケージの複数個の所定のものの装着によって
前記導体パターンを介して1個のループ回路が構成され
、上記ループ回路の一端には第1の電源電圧を他端には
第1の電源電圧検出回路を接続し、上記検出回路におい
て第1の電源電圧が規定値を割ったことを検出したとき
第2の電源電圧の遮断制御を行なうよう構成したパッケ
ージの給電回路によって達せられる。
考案の実施例
次に図面について本考案の実施例を説明する。
第1図は本考案の一実施例のブロック図である。
図において1は電子回路パッケージであって例えばMO
S ICを素子として含む電子回路2が搭載されており
、本電子回路2の電源用端子、入力および出力端子はそ
れぞれパッケージ端子に接続され、コネクタ端子を経て
外部に接続される。
S ICを素子として含む電子回路2が搭載されており
、本電子回路2の電源用端子、入力および出力端子はそ
れぞれパッケージ端子に接続され、コネクタ端子を経て
外部に接続される。
MOS ICを駆動するには第1の電源電圧すなわちサ
ブストレート電圧VSUB(例えば−5V)および第2
の電源電圧、すなわち駆動電圧■1(例えば+12V)
、V2(例えば+5V)が必要であり、電源の投入時に
は先ずサブストレート電圧(第1の電源電圧)を投入し
て後駆動電圧(第2の電源電圧)を投入し、また切断時
には、先ず駆動電圧(第2の電源電圧)を切断して後サ
ブストレート電圧(第1の電源電圧)を切断することを
要する。
ブストレート電圧VSUB(例えば−5V)および第2
の電源電圧、すなわち駆動電圧■1(例えば+12V)
、V2(例えば+5V)が必要であり、電源の投入時に
は先ずサブストレート電圧(第1の電源電圧)を投入し
て後駆動電圧(第2の電源電圧)を投入し、また切断時
には、先ず駆動電圧(第2の電源電圧)を切断して後サ
ブストレート電圧(第1の電源電圧)を切断することを
要する。
すなわち、サブストレート電圧が印加されていない状態
で駆動電圧が印加されることはMOS IC素子の劣化
、破壊および回路の誤動作を生ずることとなるので避け
なければならない。
で駆動電圧が印加されることはMOS IC素子の劣化
、破壊および回路の誤動作を生ずることとなるので避け
なければならない。
図示の電子回路パッケージ1.1’、1”には導体パタ
ーンで構成されるサブストレート電圧供給用回路のみを
示し、他は省略しである。
ーンで構成されるサブストレート電圧供給用回路のみを
示し、他は省略しである。
また電子回路パッケージ1″には、パッケージ端子9、
コネクタ端子9′を含む地気側の回路を示しであるが、
他の電子回路パッケージ1,1′には省略しである。
コネクタ端子9′を含む地気側の回路を示しであるが、
他の電子回路パッケージ1,1′には省略しである。
いま、電子回路パッケージ1,1′・・・・・・1″を
それに対応するコネクタ11.11’・・・・・・11
″に圧入し装着すれば電子回路パッケージ端子4,5・
・・・・・9,10は対応するコネクタ端子4’、5’
・・・・・・9’、10’に接続される。
それに対応するコネクタ11.11’・・・・・・11
″に圧入し装着すれば電子回路パッケージ端子4,5・
・・・・・9,10は対応するコネクタ端子4’、5’
・・・・・・9’、10’に接続される。
サブストレート電圧電源12の一5V側は端子10’、
10,8.8’・・・・・・7’、7,6.6’、5’
、5,4.4’を経てループが構成されその端末は電圧
検出回路13に接続される。
10,8.8’・・・・・・7’、7,6.6’、5’
、5,4.4’を経てループが構成されその端末は電圧
検出回路13に接続される。
各電子回路パッケージ1.1’、1”の電子回路2゜2
′、2″にはそれぞれ端子4,5,6,7,8.10か
らサブストレート電圧VSUB (5V)が供給される
。
′、2″にはそれぞれ端子4,5,6,7,8.10か
らサブストレート電圧VSUB (5V)が供給される
。
その地、素側は電子回路パッケージ1″においては、端
子9゜9′を介して電子回路2″に接続されていること
は図示の通りであり、他の電子回路パッケージ1,1′
においても、図には省略しであるが同様に接続するもの
とする。
子9゜9′を介して電子回路2″に接続されていること
は図示の通りであり、他の電子回路パッケージ1,1′
においても、図には省略しであるが同様に接続するもの
とする。
なお駆動電圧■1.■2についてもそれぞれの電源14
.15より、コネクタを経て電子回路2.2’、2”に
接続しておくものとする。
.15より、コネクタを経て電子回路2.2’、2”に
接続しておくものとする。
電源投入に当ってはスイッチ回路17のスイッチを操作
する。
する。
まず、スイッチ回路17から電源回路12に至る信号線
に信号電圧を送出し、電源回路12を起動し、サブスト
レート電圧VSUBを供給する。
に信号電圧を送出し、電源回路12を起動し、サブスト
レート電圧VSUBを供給する。
第2図に示すように、サブストレート電圧VSUBは時
点t1において規定値となり、その後時点t2において
スイッチ回路17から電源回路14゜15に至る信号線
に信号電圧を送出して、電源回路14.15を起動し駆
動電圧■1.■2の供給を開始させる。
点t1において規定値となり、その後時点t2において
スイッチ回路17から電源回路14゜15に至る信号線
に信号電圧を送出して、電源回路14.15を起動し駆
動電圧■1.■2の供給を開始させる。
電源切断に当っては、スイッチ回路17のスイッチを操
作して切断を行なう。
作して切断を行なう。
第2図に示すよう時点t3において電源回路14.15
に至る信号線の信号電圧を遮断し、駆動電圧v1.V2
消失(時点tJ後、時点t5において電源回路12に至
る信号線の信号電圧を遮断しこの電源回路12を切断動
作させサブストレート電圧VSUBを切断する。
に至る信号線の信号電圧を遮断し、駆動電圧v1.V2
消失(時点tJ後、時点t5において電源回路12に至
る信号線の信号電圧を遮断しこの電源回路12を切断動
作させサブストレート電圧VSUBを切断する。
以上述べたように、電源投入に当ってはサブストレート
電圧VSUB印加後に駆動電圧■1.v2を印加し、電
源切断に当っては駆動電圧V1. V2遮断後、サブス
トレート電圧を遮断する。
電圧VSUB印加後に駆動電圧■1.v2を印加し、電
源切断に当っては駆動電圧V1. V2遮断後、サブス
トレート電圧を遮断する。
上記のように電源を投入し、電子回路パッケージ1,1
′・・・・・・1“が正常に動作している場合、電源回
路12から発するサブストレート電圧VSUB(5V)
は上記のように電子回路パッケージ1゜1′・・・・・
・1″のそれぞれの端子10,8 ; 7,6 : 5
,4間に設けられた導体パターンを含むループ18を経
てサブストレート電圧検出回路13に導かれ、ここでそ
の電圧が監視される。
′・・・・・・1“が正常に動作している場合、電源回
路12から発するサブストレート電圧VSUB(5V)
は上記のように電子回路パッケージ1゜1′・・・・・
・1″のそれぞれの端子10,8 ; 7,6 : 5
,4間に設けられた導体パターンを含むループ18を経
てサブストレート電圧検出回路13に導かれ、ここでそ
の電圧が監視される。
いま何等かの原因でサブストレート電圧VSUB用電源
回路12に障害が発生し電圧が消失したとする。
回路12に障害が発生し電圧が消失したとする。
そうするとサブストレート電圧VSUBは、第3図に示
すように、時点t1において、その絶対値を減少し始め
OVに接近する。
すように、時点t1において、その絶対値を減少し始め
OVに接近する。
サブストレート電圧VSUBの出力端子間にはコンデン
サCが接続されているので徐々に変化し、時点t2にお
いて規準電圧■。
サCが接続されているので徐々に変化し、時点t2にお
いて規準電圧■。
HKと等しくなると、サブストレート電圧検出回路13
における電圧比較器Cvにおいてこれが検出され該比較
器C■の出力がハイレベル(高電圧)に転する。
における電圧比較器Cvにおいてこれが検出され該比較
器C■の出力がハイレベル(高電圧)に転する。
これにより、駆動電圧■1.■2用の電源回路14.1
5においてそれぞれ出力を橋絡するように挿入されてい
るサイリスタT1およびT2が点火され、駆動電圧へ7
1およびv2用のそれぞれの電源回路14および15の
出力電圧は短絡され消失する。
5においてそれぞれ出力を橋絡するように挿入されてい
るサイリスタT1およびT2が点火され、駆動電圧へ7
1およびv2用のそれぞれの電源回路14および15の
出力電圧は短絡され消失する。
一方駆動電圧■1.■2用電源回路14および15の出
力電圧は電圧監視回路16に導かれて常時監視されてい
る。
力電圧は電圧監視回路16に導かれて常時監視されてい
る。
いま上記のような経過でその出力電圧が低下するとこれ
を検出して、この情報をスイッチ回路17に送り、電源
回路12.14および15に至る信号線上の電圧を遮断
して上記電源回路を切断動作させ、その出力電圧を遮断
する。
を検出して、この情報をスイッチ回路17に送り、電源
回路12.14および15に至る信号線上の電圧を遮断
して上記電源回路を切断動作させ、その出力電圧を遮断
する。
このようにサブストレート電圧用電源に障害を生じたと
きには、直ちに駆動電圧■0.■2用電源を遮断し、サ
ブストレート電圧は、その出力に接続されたコンデンサ
の電荷により電源電圧消失後も暫くは供給され支障を生
じない。
きには、直ちに駆動電圧■0.■2用電源を遮断し、サ
ブストレート電圧は、その出力に接続されたコンデンサ
の電荷により電源電圧消失後も暫くは供給され支障を生
じない。
また、サブストレート電圧監視用ループを構成している
電子回路パッケージのうちの1個例えば第1図において
電子回路パッケージ1′を取り外したとする。
電子回路パッケージのうちの1個例えば第1図において
電子回路パッケージ1′を取り外したとする。
そうすると前記の端子10,8 ; 7,6 ; 5,
4間の導体パターンを含む電圧監視用ループのうちから
端子7,6間の導体が取り去られて上記ループ回路は切
断され、従って、サブストレート電圧監視回路13にお
いてサブストレート電圧VSUBが規定値を割ったこと
を検出して前記と同様な動作をし、駆動電圧■1.■2
用の電源を遮断し、特に架に挿入(装着)されたままの
状態のパッケージ1.1″の電子回路2.2”を保護す
る。
4間の導体パターンを含む電圧監視用ループのうちから
端子7,6間の導体が取り去られて上記ループ回路は切
断され、従って、サブストレート電圧監視回路13にお
いてサブストレート電圧VSUBが規定値を割ったこと
を検出して前記と同様な動作をし、駆動電圧■1.■2
用の電源を遮断し、特に架に挿入(装着)されたままの
状態のパッケージ1.1″の電子回路2.2”を保護す
る。
第1図の実施例において、駆動電圧V 1. V 2を
各電子回路パッケージに供給するには、各電子回路パッ
ケージに駆動電圧■1.■2用の端子をそれぞれ1個づ
つ設け、各電源回路から並列に給電することができる。
各電子回路パッケージに供給するには、各電子回路パッ
ケージに駆動電圧■1.■2用の端子をそれぞれ1個づ
つ設け、各電源回路から並列に給電することができる。
しかし、サブストレート電圧VSUB供給のように各電
子回路パッケージに各駆動電圧■0.■2に対してそれ
ぞれ2個の端子を設け、その間を導体で接続し、所要の
電子回路パッケージを全部装着したとき給電ループを構
成するようにすることもできる。
子回路パッケージに各駆動電圧■0.■2に対してそれ
ぞれ2個の端子を設け、その間を導体で接続し、所要の
電子回路パッケージを全部装着したとき給電ループを構
成するようにすることもできる。
考案の効果
本考案によるパッケージの給電回路は上記のように構成
されているので、第1の電源電圧の印加後毛2の電源電
圧を接続し、第2の電源電圧遮断後毛1の電源電圧を遮
断しなければならないような劣化、破壊し易い素子例え
ばMOS ICを含む電子回路パッケージに対し、電源
投入、切断時特に電源罹障時あるいは電源電圧印加中(
作動中)にパッケージ引抜きを行なったようなときでも
、素子に悪い影響を与えないで給電を停止することが可
能である効果があり、また電子回路パッケージ一枚毎に
設ける要なく、複数枚のパッケージに共通に設けること
が可能であるので経済的である等の効果がある。
されているので、第1の電源電圧の印加後毛2の電源電
圧を接続し、第2の電源電圧遮断後毛1の電源電圧を遮
断しなければならないような劣化、破壊し易い素子例え
ばMOS ICを含む電子回路パッケージに対し、電源
投入、切断時特に電源罹障時あるいは電源電圧印加中(
作動中)にパッケージ引抜きを行なったようなときでも
、素子に悪い影響を与えないで給電を停止することが可
能である効果があり、また電子回路パッケージ一枚毎に
設ける要なく、複数枚のパッケージに共通に設けること
が可能であるので経済的である等の効果がある。
第1図は本考案の実施例のブロック図、第2図は本実施
例の電源投入および切断における第1(VSUB)およ
び第2(Vl、V2)の電源電圧の変化の状態を示す図
、第3図は本実施例における第1(VSUB)の電源罹
障時における第1および第2(Vl、V2)の電圧の消
失の状態を示す図である。 図においてl、 1/、 1//は電子回路パッケージ
、2゜2′、2″は電子回路、4〜10はパッケージ端
子、11゜11’、11“はコネクタ、4′〜10’は
コネクタ端子、12は第1の電圧(サブストレート電圧
VSUB)電源回路、13は第1の電圧検出回路、14
.15は第2の電圧(■1.■2)電源回路、16は電
圧監視回路、17はスイッチ回路、T 1. T 2は
サイリスタで゛ある。
例の電源投入および切断における第1(VSUB)およ
び第2(Vl、V2)の電源電圧の変化の状態を示す図
、第3図は本実施例における第1(VSUB)の電源罹
障時における第1および第2(Vl、V2)の電圧の消
失の状態を示す図である。 図においてl、 1/、 1//は電子回路パッケージ
、2゜2′、2″は電子回路、4〜10はパッケージ端
子、11゜11’、11“はコネクタ、4′〜10’は
コネクタ端子、12は第1の電圧(サブストレート電圧
VSUB)電源回路、13は第1の電圧検出回路、14
.15は第2の電圧(■1.■2)電源回路、16は電
圧監視回路、17はスイッチ回路、T 1. T 2は
サイリスタで゛ある。
Claims (1)
- 第1の電源電圧の印加後毛2の電源電圧を接続し第2電
源電圧の遮断後毛1の電源電圧を遮断することが必要な
素子を含む電子回路パッケージには第1の電源用の導体
パターンを有し、上記電子回路パッケージの複数個の所
定のものの装着によって前記導体パターンを介して1個
のループ回路が構成され、上記ループ回路の一端には第
1の電源電圧を他端には第1の電源電圧検出回路を接続
し、上記検出回路において第1の電源電圧が規定値を割
ったことを検出したとき第2の電源電圧の遮断制御を行
なうよう構成したことを特徴とするパッケージの給電回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1982086240U JPS5836197Y2 (ja) | 1982-06-09 | 1982-06-09 | パツケ−ジの給電回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1982086240U JPS5836197Y2 (ja) | 1982-06-09 | 1982-06-09 | パツケ−ジの給電回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS586541U JPS586541U (ja) | 1983-01-17 |
JPS5836197Y2 true JPS5836197Y2 (ja) | 1983-08-15 |
Family
ID=29881465
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1982086240U Expired JPS5836197Y2 (ja) | 1982-06-09 | 1982-06-09 | パツケ−ジの給電回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5836197Y2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2517807Y2 (ja) * | 1990-04-27 | 1996-11-20 | カルソニック株式会社 | ラッチアップ防止回路 |
-
1982
- 1982-06-09 JP JP1982086240U patent/JPS5836197Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS586541U (ja) | 1983-01-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0373773B1 (en) | Disengaging electrical circuit boards from power-supply units | |
US4642479A (en) | Power distribution device | |
US5511161A (en) | Method and apparatus to reset a microcomputer by resetting the power supply | |
JPS5836197Y2 (ja) | パツケ−ジの給電回路 | |
JPS6128142B2 (ja) | ||
JPS63245115A (ja) | Cmosデバイス用電流サージ排出装置およびその方法 | |
JPH04114221A (ja) | コンピュータに於けるキースイツチ入力部の異常検出方法 | |
US6369998B1 (en) | Electrostatic discharge protection clamp for nominal-voltage power supply or I/O with high-voltage reference | |
US5808377A (en) | Power supply contention prevention circuit | |
JP2520112B2 (ja) | 線路異常監視装置 | |
JPS6250999B2 (ja) | ||
JP3009236B2 (ja) | デバイスの活性保守方式 | |
US20220320853A1 (en) | Systems and methods for overcurrent protection | |
US20030156368A1 (en) | In-rush current controller | |
JP3627481B2 (ja) | インターフェイス回路 | |
US20030088795A1 (en) | In-rush current controller | |
CN111756242A (zh) | 相冗余方案中的or-fet本体制动 | |
EP0571689B1 (en) | Apparatus for electrical powering of removable units | |
JPS6369415A (ja) | 異常電圧保護回路 | |
JPS628211A (ja) | パツケ−ジ交換方式 | |
JPH0622322B2 (ja) | スイッチングトランジスタの保護回路 | |
JP3589273B2 (ja) | パワーデバイスの駆動回路 | |
JPS5879435A (ja) | 電子機器用電源供給方式 | |
JP2002058156A (ja) | 保護回路 | |
JP3158413B2 (ja) | アブソリュートエンコーダへの電源電圧供給装置 |