JPS5827241A - 十進演算装置 - Google Patents
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- JPS5827241A JPS5827241A JP56125179A JP12517981A JPS5827241A JP S5827241 A JPS5827241 A JP S5827241A JP 56125179 A JP56125179 A JP 56125179A JP 12517981 A JP12517981 A JP 12517981A JP S5827241 A JPS5827241 A JP S5827241A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データ処理装置の十進演算装置に関し、特に
符号を営む十進データの加減算の高速処理に関する。
符号を営む十進データの加減算の高速処理に関する。
データ処理装置において、可変オペランド長命令である
十進演算命令を処理する方法として、１バイト中の演算
器で１バイトづつ処理する方法と、４または８バイト巾
の演算器で一度に複数バイト処理する方法とがある。前
者は、オペランドの符号部および数値データ部の処理を
ともに１つの１バイト巾の演算器で逐次処理する方法で
あり、技術的には問題が少ないが、命令の処理性能が低
い。
十進演算命令を処理する方法として、１バイト中の演算
器で１バイトづつ処理する方法と、４または８バイト巾
の演算器で一度に複数バイト処理する方法とがある。前
者は、オペランドの符号部および数値データ部の処理を
ともに１つの１バイト巾の演算器で逐次処理する方法で
あり、技術的には問題が少ないが、命令の処理性能が低
い。
後者の方法として、次の２方式がある。
（ｉ） 第１および第２オペランドの右端を、演算器
の右端に整合して演算する方式。
の右端に整合して演算する方式。
（１１）第２オペランドの右端を第１オペランドの右端
に整合して演算する方式。
に整合して演算する方式。
（１）の方式は、まず主記憶から読出しｆＣ，第１オペ
ランドを右シフトして第１オペランドの右端を演算器の
右端に整合する。次に主記憶から読出した第２オペラン
ドを第１オペランド同様、右シフトして第２オペランド
の右端を演算器の右端に整合する。整合の終了したオペ
ランドを演算器に入力し、演算結果を得る。最後に演算
結果ヲ左シフトして第１オペランド位置に再整合し、主
記憶に格納する。
ランドを右シフトして第１オペランドの右端を演算器の
右端に整合する。次に主記憶から読出した第２オペラン
ドを第１オペランド同様、右シフトして第２オペランド
の右端を演算器の右端に整合する。整合の終了したオペ
ランドを演算器に入力し、演算結果を得る。最後に演算
結果ヲ左シフトして第１オペランド位置に再整合し、主
記憶に格納する。
オペランドの符号はオペランドの右端ディジット（４ビ
ツトからなり、１バイトに２ゲイジツト入る）にあるた
め、（ｉ）の方式では符号処理機能は演算器の右端バイ
トのみに持たせればよス い。しかし両オペランドを演算器の右端に整合するため
に、第１オペランドの右シフト、第２オペランドの右シ
フト、演算結果の左シフトの合計３回にわたるオペラン
ド位置の整合が必要である。この為、実際の演算時間に
対してオペランド位宥の整合に要する時間が長く、巾の
広い演算器を用いる割には命令実行時間が短がくならな
いという欠点があった。
ツトからなり、１バイトに２ゲイジツト入る）にあるた
め、（ｉ）の方式では符号処理機能は演算器の右端バイ
トのみに持たせればよス い。しかし両オペランドを演算器の右端に整合するため
に、第１オペランドの右シフト、第２オペランドの右シ
フト、演算結果の左シフトの合計３回にわたるオペラン
ド位置の整合が必要である。この為、実際の演算時間に
対してオペランド位宥の整合に要する時間が長く、巾の
広い演算器を用いる割には命令実行時間が短がくならな
いという欠点があった。
（１１）の方式は特願昭５５−１１８２１８号に示され
た方式であり、可変オペランド長命令の処理を、４バイ
トまたは８バイト巾等の演算器を用いて一度ＶＣ′４ｉ
数バイト処理するに当り、第２オペランドの右端位置を
第１オペランドの右端位置に整合して演算することによ
り、オペランド位置の整合回数を減らして整合に要する
時間を短縮し、命令の実行性能を向上せしめるようにし
たものである。
た方式であり、可変オペランド長命令の処理を、４バイ
トまたは８バイト巾等の演算器を用いて一度ＶＣ′４ｉ
数バイト処理するに当り、第２オペランドの右端位置を
第１オペランドの右端位置に整合して演算することによ
り、オペランド位置の整合回数を減らして整合に要する
時間を短縮し、命令の実行性能を向上せしめるようにし
たものである。
（１１）の方式では、オペランド位置の整合回数を１回
に削減でき、命令実行性能を向上すること〃できる反面
、オペランドを第１オペランドの右端位ｆｉｌＫ整合し
て演算するため、演算器の全てのバイトに符号処理機能
を持たせる必要が生じる。これは演算器が複雑化し、ゲ
ート数が増加することを意味する。
に削減でき、命令実行性能を向上すること〃できる反面
、オペランドを第１オペランドの右端位ｆｉｌＫ整合し
て演算するため、演算器の全てのバイトに符号処理機能
を持たせる必要が生じる。これは演算器が複雑化し、ゲ
ート数が増加することを意味する。
本発明の目的はハードウェアの大きな増加なく、かつ性
能の低下なしに符号を含む十進データの演算を行なう十
進演算装置を提供することにある。
能の低下なしに符号を含む十進データの演算を行なう十
進演算装置を提供することにある。
本発明は上記目的を達成するために、十進演算を行なう
演算手段と符号処理を行なう符号処理手段とを並設し、
第１および第２オペランドの符号を除く数値部分のみを
演算手段に入力し、第１および第２オペランドの符号を
符号処理手段に入力し、演算手段の出力と符号処理手段
の出力を結合して演算結果とする。
演算手段と符号処理を行なう符号処理手段とを並設し、
第１および第２オペランドの符号を除く数値部分のみを
演算手段に入力し、第１および第２オペランドの符号を
符号処理手段に入力し、演算手段の出力と符号処理手段
の出力を結合して演算結果とする。
これにより、第２オペランドの右端位置を第１オペラン
ドの右端位置に整合して演算するようにしても、演算手
段は符号処理機能を備える必要ない。
ドの右端位置に整合して演算するようにしても、演算手
段は符号処理機能を備える必要ない。
便宜上、以下の説明では、可変オペランド長十進演算命
令として第１図に示す形式の命令を考える。第１図で、
０１部は加減乗除等のオペレーションの種類、Ｌｌ、Ｌ
２部はそれぞれ第１、第２オペランド長、ＡＤＲ＋ 、
ＡＤＨ２部はそれぞれ主記憶上の第１、第２オペランド
の先頭アドレスを示すためのフィールドである。なお、
Ｌｌ 、Ｌ２部はそれぞれ４ピツトで構成される（従っ
て最大オペランド長は１５バイト）ものとする。こ＼で
は、ωＲ１部で示す主記憶上のアドレスから長さＬ１バ
イトの第１オペランドと、 ＡＤＨ２部で示す上記１憶
上のアドレスから長さＬ２バイトの第２オペランドを、
それぞれのオペランドの右端（後端）をそろえて加減算
し、結果を主記憶上の第１オペランドフイールドに格納
するものとする。第１、第２オペランドの右端ディジッ
トは符号ディジットであり、それぞれのオペランドの符
号を表す。なお、処理装置と主記憶装置間のデータ転送
は、８バイト単位に行なうものと仮定する。
令として第１図に示す形式の命令を考える。第１図で、
０１部は加減乗除等のオペレーションの種類、Ｌｌ、Ｌ
２部はそれぞれ第１、第２オペランド長、ＡＤＲ＋ 、
ＡＤＨ２部はそれぞれ主記憶上の第１、第２オペランド
の先頭アドレスを示すためのフィールドである。なお、
Ｌｌ 、Ｌ２部はそれぞれ４ピツトで構成される（従っ
て最大オペランド長は１５バイト）ものとする。こ＼で
は、ωＲ１部で示す主記憶上のアドレスから長さＬ１バ
イトの第１オペランドと、 ＡＤＨ２部で示す上記１憶
上のアドレスから長さＬ２バイトの第２オペランドを、
それぞれのオペランドの右端（後端）をそろえて加減算
し、結果を主記憶上の第１オペランドフイールドに格納
するものとする。第１、第２オペランドの右端ディジッ
トは符号ディジットであり、それぞれのオペランドの符
号を表す。なお、処理装置と主記憶装置間のデータ転送
は、８バイト単位に行なうものと仮定する。
゛まず本発明の理解を容易ならしめるために。
前述した（１１）の方式を簡単に説明する。
第２図は（ＩＩ）の方式の概要を説明するための図で、
主記憶の８バイト内アドレスでバイト位置１から５バイ
トの第１オペランド気αｈｃｄｇｆｙｈｉと符号Ｓｌ／
’と、同８バイト内アドレスでバイト位置２から３バイ
トの第２オペランド％１ｍｎｏｐと符号Ｓ２ Ｎを加算
する例を示す。第２図では、主記憶から読出した第１オ
ペランド責イ）はそのま＼加算器に入力する。主記憶か
ら読出した第２オペランド（ロ）は右端位置を８バイト
内アドレスで見て第１オペランド（イ）の右端位置に整
合する。すなわち第２オペランドの右端（バイト位［Ｔ
４）を第１オペランドの右端（バイト位置５）に整合す
るため、右１バイトシフトを行い、整合データ（ハ）を
加算器に入力する。この結果、加算結果に）（Ｓ ＡＢ
ＣＤＥＦＧＩＩＩと符号Ｓ〃）は第１オペランド位置に
求めることができ、そのま＼主記憶上に格納することが
可能である。
主記憶の８バイト内アドレスでバイト位置１から５バイ
トの第１オペランド気αｈｃｄｇｆｙｈｉと符号Ｓｌ／
’と、同８バイト内アドレスでバイト位置２から３バイ
トの第２オペランド％１ｍｎｏｐと符号Ｓ２ Ｎを加算
する例を示す。第２図では、主記憶から読出した第１オ
ペランド責イ）はそのま＼加算器に入力する。主記憶か
ら読出した第２オペランド（ロ）は右端位置を８バイト
内アドレスで見て第１オペランド（イ）の右端位置に整
合する。すなわち第２オペランドの右端（バイト位［Ｔ
４）を第１オペランドの右端（バイト位置５）に整合す
るため、右１バイトシフトを行い、整合データ（ハ）を
加算器に入力する。この結果、加算結果に）（Ｓ ＡＢ
ＣＤＥＦＧＩＩＩと符号Ｓ〃）は第１オペランド位置に
求めることができ、そのま＼主記憶上に格納することが
可能である。
この方式により演算を行なうためには、第２図の加算の
場合は、第１および第２オペランドの右端より右のバイ
ト位置（すなわち、（イ）および（ハ）のバイト位置６
，７）と左端より左のバイト位ＩＮ（すなわち、（イ）
のバイト位置０および（ハ）のバイト位置０〜２）Ｋゼ
ロが保証されていなければ正しい結果を得ることができ
ず、又、減算の場合は、第１オペランドの右端より右の
バイト位置（すなわち、（イ）のパイ） ６．７ ）と
左端より左のバイト位置（すなわち、（イ）のバイト位
置０）にはゼロが、第２オペランドの右端より右のバイ
ト位置（すなわち、（ハ）のバイト位（５７６，７）と
１左端より左のバイト位置（すなわち、（ハ）のバイト
位置０〜２）にはオール１＼１〃が保証されなければ、
正しい結果を得ることができない。この第１および第２
オペランドの不要部分のゼロ保証あるいは１保証を高速
に行なうのが、第２図に１および２で示した高速ゼロあ
るいは１保証回路である。即ち、第２図の回路１は、第
１オペランドの右端バイト位置と第１オペランド長から
、また１回路２は第１オペランドの右端バイト位置と第
２オペランド長から、それぞれ第１および第２オペラン
ドの不要部分を決定し、その部分のゼロあるいは１を保
証する回路である。
場合は、第１および第２オペランドの右端より右のバイ
ト位置（すなわち、（イ）および（ハ）のバイト位置６
，７）と左端より左のバイト位ＩＮ（すなわち、（イ）
のバイト位置０および（ハ）のバイト位置０〜２）Ｋゼ
ロが保証されていなければ正しい結果を得ることができ
ず、又、減算の場合は、第１オペランドの右端より右の
バイト位置（すなわち、（イ）のパイ） ６．７ ）と
左端より左のバイト位置（すなわち、（イ）のバイト位
置０）にはゼロが、第２オペランドの右端より右のバイ
ト位置（すなわち、（ハ）のバイト位（５７６，７）と
１左端より左のバイト位置（すなわち、（ハ）のバイト
位置０〜２）にはオール１＼１〃が保証されなければ、
正しい結果を得ることができない。この第１および第２
オペランドの不要部分のゼロ保証あるいは１保証を高速
に行なうのが、第２図に１および２で示した高速ゼロあ
るいは１保証回路である。即ち、第２図の回路１は、第
１オペランドの右端バイト位置と第１オペランド長から
、また１回路２は第１オペランドの右端バイト位置と第
２オペランド長から、それぞれ第１および第２オペラン
ドの不要部分を決定し、その部分のゼロあるいは１を保
証する回路である。
このようにオペランド位置の整合回数を１回に削減でき
る反面、演算器の全てのバイトに符号処理機能を持たせ
る必要がある。
る反面、演算器の全てのバイトに符号処理機能を持たせ
る必要がある。
第３図は、本発明の一実施例を示すブロック図である。
同図で、１１．１２は演算器に入力する第１および第２
オペランドを格納するための８バイトのレジスタ、１６
は第２オペランドの右端バイトを第１オペランドの右端
バイト位置に整１合するためのシフタ、１４．４５は第
２図の１，２に相当する回路であり、それぞれ第１．第
２オペランドの不要部分のゼロあるいは１を保証するた
めの回路、１６は十進加減算機能を持りた８バイト巾の
主演算器、１８はその出力レジスタである。また１７は
、レジスター１および１２の任意の１バイトを選択して
入力し演算することが可能な１バイト巾の補助演算器で
あり、十進加減算機能および十進符号処理機能を有する
。１９は補助演算器１７の出力レジスタである。
オペランドを格納するための８バイトのレジスタ、１６
は第２オペランドの右端バイトを第１オペランドの右端
バイト位置に整１合するためのシフタ、１４．４５は第
２図の１，２に相当する回路であり、それぞれ第１．第
２オペランドの不要部分のゼロあるいは１を保証するた
めの回路、１６は十進加減算機能を持りた８バイト巾の
主演算器、１８はその出力レジスタである。また１７は
、レジスター１および１２の任意の１バイトを選択して
入力し演算することが可能な１バイト巾の補助演算器で
あり、十進加減算機能および十進符号処理機能を有する
。１９は補助演算器１７の出力レジスタである。
主演算器１６の出力はレジスター８を介して、レジスタ
ー１および１２に入力可能である。また補助演算器１７
の出力はレジスター９を介して、レジスター１の任意の
バイトに入力可能である。
ー１および１２に入力可能である。また補助演算器１７
の出力はレジスター９を介して、レジスター１の任意の
バイトに入力可能である。
第３図において、Ｌｌ 、Ｌ２は前述した命令から与え
られる第１．第２オペランド長、ＣＮＴ １ （０〜２
）、ＣＮＴ２（０〜２）は命令から与えられる第１．第
２オペランドの先頭アドレス（右端アドレス）の下３ピ
ットであり、８バイト内バイト位置ポインタを示す。
られる第１．第２オペランド長、ＣＮＴ １ （０〜２
）、ＣＮＴ２（０〜２）は命令から与えられる第１．第
２オペランドの先頭アドレス（右端アドレス）の下３ピ
ットであり、８バイト内バイト位置ポインタを示す。
８バイトのレジスター１の第１オペランドの符号ディジ
ットを含む１バイトはＣＮＴ１（０〜２）で指定選択さ
れ、補助演算器１７に入力される。また８バイトのレジ
スター２の第２オペランドの符号ディジットを含む１バ
イトはＣＮＴ ２ （０〜２）で指定選択され、補助演
算器１７に入力される。補助演算器１７の出力レジスタ
ー９からの１バイトはＣＷＴ １（０〜２）で指定され
るレジスター１のパイ）位１ｔに格納される。
ットを含む１バイトはＣＮＴ１（０〜２）で指定選択さ
れ、補助演算器１７に入力される。また８バイトのレジ
スター２の第２オペランドの符号ディジットを含む１バ
イトはＣＮＴ ２ （０〜２）で指定選択され、補助演
算器１７に入力される。補助演算器１７の出力レジスタ
ー９からの１バイトはＣＷＴ １（０〜２）で指定され
るレジスター１のパイ）位１ｔに格納される。
レジスター１の８バイトはそのままゼロ保証回路１１に
入力される。ゼロ保証回路１１にはＬｌと、Ｃ＃７″１
（０〜２）が与えられ、ゼロ保証回路１１は演算に不要
な部分、即ち第１オペランドの右端より右側の不要バイ
ト、左端より左側の不要バイトおよび符号ディジット位
置にゼロを挿入して主演算器１６に入力する。
入力される。ゼロ保証回路１１にはＬｌと、Ｃ＃７″１
（０〜２）が与えられ、ゼロ保証回路１１は演算に不要
な部分、即ち第１オペランドの右端より右側の不要バイ
ト、左端より左側の不要バイトおよび符号ディジット位
置にゼロを挿入して主演算器１６に入力する。
レジスタ１２０８バイトはシフタ１３に入力される。シ
フタ１３は衆知の７フタが利用され、シフタ１３にはＣ
ＮＴ１Ｃ０〜２）とＣＮＴ ２ （０〜２）が与えられ
、シフタ１３はこのＣＮＴ１（０〜２）とＣＮＴ ２
（０〜２）の差に応じて、入力された８バイトを右ある
いは左シフトし、第２オペランドの右端を第１オペラン
ドの右端位置に整合する。即ち、ＣＮＴ１（０〜２）か
らＣＨＩ’ ２ （０〜２）を減算し、その結果が正の
場合、右へその差分のバイト数だけシフトし、負の場合
、左へその差分のバイト数だけシフトする。
フタ１３は衆知の７フタが利用され、シフタ１３にはＣ
ＮＴ１Ｃ０〜２）とＣＮＴ ２ （０〜２）が与えられ
、シフタ１３はこのＣＮＴ１（０〜２）とＣＮＴ ２
（０〜２）の差に応じて、入力された８バイトを右ある
いは左シフトし、第２オペランドの右端を第１オペラン
ドの右端位置に整合する。即ち、ＣＮＴ１（０〜２）か
らＣＨＩ’ ２ （０〜２）を減算し、その結果が正の
場合、右へその差分のバイト数だけシフトし、負の場合
、左へその差分のバイト数だけシフトする。
シフタ１３の出力はゼロあるいは１保証回路１５に入力
される。ゼロあるいは１保証回路１５にはＬ２とＣ＃７
’１（０〜２）が与えられ、ゼロあるいは１保証回路１
５は演算に不要な部分、即ちシフトされた第２オペラン
ドの右端より右側の不要バイト、左端より左側の不要バ
イトおよび符号ディジット位置にゼロあるいは１を挿入
して主演算器１６に入力する。
される。ゼロあるいは１保証回路１５にはＬ２とＣ＃７
’１（０〜２）が与えられ、ゼロあるいは１保証回路１
５は演算に不要な部分、即ちシフトされた第２オペラン
ドの右端より右側の不要バイト、左端より左側の不要バ
イトおよび符号ディジット位置にゼロあるいは１を挿入
して主演算器１６に入力する。
第４図および第５図は具体例をもって第３図に示す演算
装置の動作を説明する図である。
装置の動作を説明する図である。
これらの図において、イ１１ロ、ハ二、ホ、チ、りはそ
れぞれ第４図のＮ、１２，１５，１４，１５，１８．１
９の出力データ、へ、トは１７の入力データ、又は演算
結果をレジスタ１１に格納する際の入力データを示す。
れぞれ第４図のＮ、１２，１５，１４，１５，１８．１
９の出力データ、へ、トは１７の入力データ、又は演算
結果をレジスタ１１に格納する際の入力データを示す。
この例では、主記憶上の８バイト境界内の第１バイトか
ら始まる５バイトの第１オペランド覧αｈｃｄｔｆ ｆ
ｈｉと符号５１ｔｔ、および８バイト境界内の第２バイ
トから始まる３バイトの第２オペ２ンド％ １ｍｒＬｏ
ｐと符号Ｓ２ ／ｌを加減算して、演算結釆亀ＡＢＣＤ
ＥＦＧＥＩと符号Ｓ〃を得る。α〜ｉ＋ ｔ−Ｐ ＋Ａ
〜１はそれぞれ４ビツトの１デイジツトからなる十進数
値ディジット、Ｓ＋ 、Ｓ２．Ｓはそれぞれ１デイジツ
トからなる符号ディジットである。
ら始まる５バイトの第１オペランド覧αｈｃｄｔｆ ｆ
ｈｉと符号５１ｔｔ、および８バイト境界内の第２バイ
トから始まる３バイトの第２オペ２ンド％ １ｍｒＬｏ
ｐと符号Ｓ２ ／ｌを加減算して、演算結釆亀ＡＢＣＤ
ＥＦＧＥＩと符号Ｓ〃を得る。α〜ｉ＋ ｔ−Ｐ ＋Ａ
〜１はそれぞれ４ビツトの１デイジツトからなる十進数
値ディジット、Ｓ＋ 、Ｓ２．Ｓはそれぞれ１デイジツ
トからなる符号ディジットである。
第４図は加算の例である。本方式の特長は。
１
主演算器１６に符号処理機能を持たすことを避けるため
、符号を含むバイト（オペランドの右端バイト）の演算
は補助演算器１７で、十進数値ディジットの演算は主演
算器１６で同時に実行し、両者の出力をマージして最終
結果を得るようにした点である。
、符号を含むバイト（オペランドの右端バイト）の演算
は補助演算器１７で、十進数値ディジットの演算は主演
算器１６で同時に実行し、両者の出力をマージして最終
結果を得るようにした点である。
第４図において、第１オペランド責イ）はゼロ保証回路
（第６図の１４）に入力され、不要部分がゼロ保証され
に）の形式になる。第２オペランド（ロ）はシフタ（第
５図の１３）により右に１バイトシフトされ、右端バイ
ｉ・位置が第１オペランドの右端バイト位置に整合さ１
ｚｙｔ（ハ）の形式になり、さらにゼロ／１保証回路（
第３図の１５）に入力されて不要部分がゼロ保証され／
′ｃ（ホ）の形式になる。に）と（ホ）は主演算器１６
に入力され、加算結果（７）を得る。一方、（イ）と（
ロ）の符号を含むバイトは補助演算器１７に入力され、
データ部の演算（ｉ ＋ｐ−＋Ｉ）と符号の処理を受け
、演算結果（す）を得る。最後に例の符号を含むバイト
以外（０〜４および６〜７バイト）と（男をマージし、
最終結果（ヌ）２ を得る。
（第６図の１４）に入力され、不要部分がゼロ保証され
に）の形式になる。第２オペランド（ロ）はシフタ（第
５図の１３）により右に１バイトシフトされ、右端バイ
ｉ・位置が第１オペランドの右端バイト位置に整合さ１
ｚｙｔ（ハ）の形式になり、さらにゼロ／１保証回路（
第３図の１５）に入力されて不要部分がゼロ保証され／
′ｃ（ホ）の形式になる。に）と（ホ）は主演算器１６
に入力され、加算結果（７）を得る。一方、（イ）と（
ロ）の符号を含むバイトは補助演算器１７に入力され、
データ部の演算（ｉ ＋ｐ−＋Ｉ）と符号の処理を受け
、演算結果（す）を得る。最後に例の符号を含むバイト
以外（０〜４および６〜７バイト）と（男をマージし、
最終結果（ヌ）２ を得る。
ここで任意を要するのは、ゼロ／１保証回路（第４図の
１４．１５ ）の動作である。第１および第２オペラン
ドの領域以外の不要バイトのみゼロ保証し、符号部はそ
のままの形で出力するようにすれば、主演算器１６は符
号処理機能を持たないため、第１および第２オペランド
の符号を単純に加算してしまい、正しい十進加算結果が
祷られない。また不要部分と同時に、符号を含むバイト
全てをゼロ保証すると、主演算器１６で１は最下位桁の
演算（ｉ ＋ｐ ）が行７よりれないため、この桁から
のキャリが上位桁に伝わらない。従って、補助演算器１
７で行なった最下位桁の演算のキャリを主演算器で行な
う上位桁の演算へ伝える手段が必要に７’Ｊｌ：す、ハ
ードウェアの複雑化、あるいは性能の低下を来たす。
１４．１５ ）の動作である。第１および第２オペラン
ドの領域以外の不要バイトのみゼロ保証し、符号部はそ
のままの形で出力するようにすれば、主演算器１６は符
号処理機能を持たないため、第１および第２オペランド
の符号を単純に加算してしまい、正しい十進加算結果が
祷られない。また不要部分と同時に、符号を含むバイト
全てをゼロ保証すると、主演算器１６で１は最下位桁の
演算（ｉ ＋ｐ ）が行７よりれないため、この桁から
のキャリが上位桁に伝わらない。従って、補助演算器１
７で行なった最下位桁の演算のキャリを主演算器で行な
う上位桁の演算へ伝える手段が必要に７’Ｊｌ：す、ハ
ードウェアの複雑化、あるいは性能の低下を来たす。
これを防ぐため、ゼロ／１保証回路に、不要バイトと同
時に、符号を含むバイトの右側のディジット（符号ディ
ジット）をゼロ／１保証する機能を有している。すなわ
ち第４図のに）および０９に示すとうり第１および第２
オペランドの数値部のみ残し、他は符号ディジットを含
み全てゼロ保証したデータが主演算器１６に入力される
。この結果、最下位桁からのキャリを含む上位桁の正し
い演算結果が容易に得られる。ここで、主演算器１６に
おける最下位桁の演算は、上位桁にキャリを伝えるため
だけでめり、最終的な最下位桁の演算結果は、符号を含
めて補助演算器１７からの出力が使われる。
時に、符号を含むバイトの右側のディジット（符号ディ
ジット）をゼロ／１保証する機能を有している。すなわ
ち第４図のに）および０９に示すとうり第１および第２
オペランドの数値部のみ残し、他は符号ディジットを含
み全てゼロ保証したデータが主演算器１６に入力される
。この結果、最下位桁からのキャリを含む上位桁の正し
い演算結果が容易に得られる。ここで、主演算器１６に
おける最下位桁の演算は、上位桁にキャリを伝えるため
だけでめり、最終的な最下位桁の演算結果は、符号を含
めて補助演算器１７からの出力が使われる。
補助演算器１７における符号処理は従来とられてきた符
号処理と同じである。簡単に説明すれば、主演算器で加
算操作が行なわれる場合、結果の符号は第１オペランド
の符号に等しく、従ってこの符号処理は第１オペランド
の符号をそのまま出力することにより行なわれる。主演
算器で加算操作が行なわれる場合とは、命令で指示され
るオペレーションが加算で第１および第２オペランドが
共に正（結果の符号も正）か負（結果の符号も負）の場
合と、命令で指示されるオペレーションが減算でオペラ
ンドの一方が正で他方が負（第１オペランドが正の時、
結果の符号も正、第１オペランドが負の時、結果の符号
も負）の場合である。
号処理と同じである。簡単に説明すれば、主演算器で加
算操作が行なわれる場合、結果の符号は第１オペランド
の符号に等しく、従ってこの符号処理は第１オペランド
の符号をそのまま出力することにより行なわれる。主演
算器で加算操作が行なわれる場合とは、命令で指示され
るオペレーションが加算で第１および第２オペランドが
共に正（結果の符号も正）か負（結果の符号も負）の場
合と、命令で指示されるオペレーションが減算でオペラ
ンドの一方が正で他方が負（第１オペランドが正の時、
結果の符号も正、第１オペランドが負の時、結果の符号
も負）の場合である。
第５図は十進減算の例であり、第１オペランドのゼロ保
証回路の出力に）は、オペランドの領域以外の不要バイ
トおよびオペランドの右端バイトの右側ディジット（符
号部）がゼロ保証されている。−実弟２オペランドのゼ
ロ／１保証回路の出力（ホ）は、オペランドの領域以外
の不要バイトおよびオペランドの右端バイトの右側ディ
ジットがオール１（１６進表示でＦ）ｇ！、証されてい
る。この結果、減算時の初期キャリは常に演算器の７バ
イト位置に入力すればよく、演算結果の最上位桁からの
キャリ（これにより第１゜第２オペランドの大小判断等
を行なう）は演算１器のＤバイト位置からのキャリと一
値するため。
証回路の出力に）は、オペランドの領域以外の不要バイ
トおよびオペランドの右端バイトの右側ディジット（符
号部）がゼロ保証されている。−実弟２オペランドのゼ
ロ／１保証回路の出力（ホ）は、オペランドの領域以外
の不要バイトおよびオペランドの右端バイトの右側ディ
ジットがオール１（１６進表示でＦ）ｇ！、証されてい
る。この結果、減算時の初期キャリは常に演算器の７バ
イト位置に入力すればよく、演算結果の最上位桁からの
キャリ（これにより第１゜第２オペランドの大小判断等
を行なう）は演算１器のＤバイト位置からのキャリと一
値するため。
演算器の制御、大小比較判定制御が簡略化される。
減算時の補助演算器１７における符号処理も従来とられ
てきた符号処理と同じである。減算時５ においても、まず第１オペランドの符号をそのまま結果
の符号として出力する。しかし第２オペランドの数値の
力が大きい場合、結果の符号は第１オペランドの符号と
逆であり、補数をとって演算が再び行なわれる時に符号
を反転する。
てきた符号処理と同じである。減算時５ においても、まず第１オペランドの符号をそのまま結果
の符号として出力する。しかし第２オペランドの数値の
力が大きい場合、結果の符号は第１オペランドの符号と
逆であり、補数をとって演算が再び行なわれる時に符号
を反転する。
次にゼロあるいは１保証回路１４，１５について説明す
る。
る。
いま第１オペランドの右端アドレスの下６ビｙ ） ７
＞！ ＣＮＴ１（０）、ＣＭ’１″１（１）、Ｃ’ＮＴ
１（２）と呼ばれる８バイト内バイト位置ポインタにセ
ントされているものとする。
＞！ ＣＮＴ１（０）、ＣＭ’１″１（１）、Ｃ’ＮＴ
１（２）と呼ばれる８バイト内バイト位置ポインタにセ
ントされているものとする。
第１表はオペランドの右端より右側の不要バイト位置を
示している。例えばＣＮＴ１（ｏ〜２）が５の場合は、
バイト位置６〜７が不要バイトである。
示している。例えばＣＮＴ１（ｏ〜２）が５の場合は、
バイト位置６〜７が不要バイトである。
（第４図、第５図の第１オペランドに）、第２オペラン
ド（ホ）の例） ６ 第２表はオペランドの左端より左側の不要バイト位置を
示している。例えば（：’＃７’＋（０〜２）が５であ
り、オペランド長が３バイトの場合は、バイト位置Ｏ〜
２が不要バイトである。（第４図、第５図の第２オペラ
ンド（ホ）の例） 従って、第１表と第２表で示される全ての不要バイトお
よび符号ディジットについてゼロあるいは１を保証した
第１および第２オペランドを演算器に入力すれば、正し
い演算結果が得られる。なお、第１表、第２表で記号「
−」は不要バイトが無いことを示す。
ド（ホ）の例） ６ 第２表はオペランドの左端より左側の不要バイト位置を
示している。例えば（：’＃７’＋（０〜２）が５であ
り、オペランド長が３バイトの場合は、バイト位置Ｏ〜
２が不要バイトである。（第４図、第５図の第２オペラ
ンド（ホ）の例） 従って、第１表と第２表で示される全ての不要バイトお
よび符号ディジットについてゼロあるいは１を保証した
第１および第２オペランドを演算器に入力すれば、正し
い演算結果が得られる。なお、第１表、第２表で記号「
−」は不要バイトが無いことを示す。
第３図のゼロあるいは１保証回路１４．１５の構成例を
第６図に示す。第６図で、２０はゼロあるいは１保証回
路の制御部であり、入力１５０〜１５２゜１７０〜１７
６より第１および第２表に従って不要ディジット抑止信
号１００〜１１５を出力する。入力１５０〜１５２は第
１オペランドの右端バイト位置を示す信号であり、前述
のＣＮＴ１（０〜２）が接続される。１７０〜１７３は
オペランド長を示す信号であり、第３図の保証回路１４
においては第１図のＬ１部４ビットが、同第３図の保証
回路１５においては第１図のＬ２部４ビットが接続され
る。以後、第３図における第１オペランド側の保証回路
１４を例にして説明するが、第６図の第２オペランド側
の保証回路１５については、ゼロ保証の代］１ｃセロま
たは１保証がされることを除いて同じである。
第６図に示す。第６図で、２０はゼロあるいは１保証回
路の制御部であり、入力１５０〜１５２゜１７０〜１７
６より第１および第２表に従って不要ディジット抑止信
号１００〜１１５を出力する。入力１５０〜１５２は第
１オペランドの右端バイト位置を示す信号であり、前述
のＣＮＴ１（０〜２）が接続される。１７０〜１７３は
オペランド長を示す信号であり、第３図の保証回路１４
においては第１図のＬ１部４ビットが、同第３図の保証
回路１５においては第１図のＬ２部４ビットが接続され
る。以後、第３図における第１オペランド側の保証回路
１４を例にして説明するが、第６図の第２オペランド側
の保証回路１５については、ゼロ保証の代］１ｃセロま
たは１保証がされることを除いて同じである。
第６図の２１は８バイト巾のゲート回路であり。
レジスタ１１（第６図）から主演算器１６への第１オペ
ランド入力２００〜２６５のうち、第０〜１５デイジツ
トに対する制御信号１００〜１１５で示される不要ディ
ジットをゼロ保証した信号３００−５６５を出力する。
ランド入力２００〜２６５のうち、第０〜１５デイジツ
トに対する制御信号１００〜１１５で示される不要ディ
ジットをゼロ保証した信号３００−５６５を出力する。
ゲート回路２１の出力３００〜６６６は第３図の主演算
器１６の第１オペランド入力側に接続される。６０はゲ
ート回路２１の第０バイトであり、第７図にその回路図
の一例を示し、８個のＡＮＤゲートで構成される。第７
図で、第Ｏバイトを構成する８ビツトの入力データ信号
２００〜２０７は不要ディジット抑止信号１００および
１０１でゲートされ、出力データ信号５００〜３０７に
出力される。
器１６の第１オペランド入力側に接続される。６０はゲ
ート回路２１の第０バイトであり、第７図にその回路図
の一例を示し、８個のＡＮＤゲートで構成される。第７
図で、第Ｏバイトを構成する８ビツトの入力データ信号
２００〜２０７は不要ディジット抑止信号１００および
１０１でゲートされ、出力データ信号５００〜３０７に
出力される。
即ち、第０デイジツトが不要ディジットで、ゼロ保証を
する必要がある場合、不要ディジット抑止信号１００は
論理気１〃を示し、この時、出力データ信号３００〜６
０３はオール−０〃となる。
する必要がある場合、不要ディジット抑止信号１００は
論理気１〃を示し、この時、出力データ信号３００〜６
０３はオール−０〃となる。
第８図から第１３図は第６図の制御回路２０の一例を示
したものである。
したものである。
第８図は第１オペランドの右端バイト位置を示す信号１
５０〜１５２すなわちＣＭ’ｒ１（０〜２）のデコ−９ ダＤＥＣ１と、第１オペランドのバイト長を示す信号１
７０〜１７３すなわち命令のＴ１部のデコーダＤＥＣ２
である。それぞれのデコーダＤＥＣ１とＤＥＣ２の入力
と出力の関係は第９図（イ）と（口ＩＫ示す通りである
。
５０〜１５２すなわちＣＭ’ｒ１（０〜２）のデコ−９ ダＤＥＣ１と、第１オペランドのバイト長を示す信号１
７０〜１７３すなわち命令のＴ１部のデコーダＤＥＣ２
である。それぞれのデコーダＤＥＣ１とＤＥＣ２の入力
と出力の関係は第９図（イ）と（口ＩＫ示す通りである
。
第１０図は第２表に示したオペラ〉′ドの左端より左側
の不要バイトを決定するための論理回路の一例で、第８
図のデコーダ出力１６０〜１６７．１８０〜１８７より
バイト０〜７の抑止信号１２０〜１２７を出力する。
の不要バイトを決定するための論理回路の一例で、第８
図のデコーダ出力１６０〜１６７．１８０〜１８７より
バイト０〜７の抑止信号１２０〜１２７を出力する。
第１１図は第１表に示したオペランドの右端より右側の
不要バイトを決定するための論理回路の一例で、第８図
のデコーダ出力１６０〜１６６よりバイト１〜７の抑止
信号１５１〜１３７を出力する。
不要バイトを決定するための論理回路の一例で、第８図
のデコーダ出力１６０〜１６６よりバイト１〜７の抑止
信号１５１〜１３７を出力する。
第１２図はオペランドの符号ディジットを決定するため
の論理回路の一例で、第８図のデコーダ出力１６０〜１
６７、および符号ディジットを含むダブルワードの演算
であることを示す信号１９０より、各バイトの右側のデ
ィジット、すなわち第１．３，５，７，９．ＩＩ、１３
．１５デイジツトの抑止信号１４００ 〜１４７を出力する。なお符号ディジットを含まないダ
ブルワードの演算の場合は信号１９０が′１′にならず
、第１２図の出力信号１４０〜１４７は常にゼロである
。
の論理回路の一例で、第８図のデコーダ出力１６０〜１
６７、および符号ディジットを含むダブルワードの演算
であることを示す信号１９０より、各バイトの右側のデ
ィジット、すなわち第１．３，５，７，９．ＩＩ、１３
．１５デイジツトの抑止信号１４００ 〜１４７を出力する。なお符号ディジットを含まないダ
ブルワードの演算の場合は信号１９０が′１′にならず
、第１２図の出力信号１４０〜１４７は常にゼロである
。
第１３図は第１０図から第１２図で示される不要バイト
抑止信号１２０〜１２７． １３１〜１６７および符号
ディジット抑止信号１４０〜１４７のオア回路であり、
本回路の出力１００〜１１５が第６図の制御回路２ｏの
出力すなわち、主演算器への入力データの第０〜１５デ
イジツトの抑止信号１００〜１１５となる。
抑止信号１２０〜１２７． １３１〜１６７および符号
ディジット抑止信号１４０〜１４７のオア回路であり、
本回路の出力１００〜１１５が第６図の制御回路２ｏの
出力すなわち、主演算器への入力データの第０〜１５デ
イジツトの抑止信号１００〜１１５となる。
以上、第３図の第１オペランド側に対応するゼロ保証回
路１４について説明したが、同第２オペランド側に対応
するゼロまたは１保証回路１５についてもゼロ保証の場
合は全く同様にして構成でき、１保証の場合は、第６図
の出力信号が１保証された信号となること、同第６図の
制御回路２０の出力信号１００〜１１５が不要ディジッ
ト１保証信号となること＼Ｉｉｉき換えればよい。
路１４について説明したが、同第２オペランド側に対応
するゼロまたは１保証回路１５についてもゼロ保証の場
合は全く同様にして構成でき、１保証の場合は、第６図
の出力信号が１保証された信号となること、同第６図の
制御回路２０の出力信号１００〜１１５が不要ディジッ
ト１保証信号となること＼Ｉｉｉき換えればよい。
ナオ、第５図の減算処理において、第１オペランド側不
要デイジツトには０を保証し、第２オペランド側不要デ
ィジットに１を保証することにより、初期キャリを最下
位ビット（８バイト巾ではバイト７、ビット７）位置に
入力すれば減算器の中でキャリの伝播が行ｆｌわれ、有
効ディジットの最下位ビット（第５図０８ではバイト位
置５のビット６）にＷ期キｙ ｉ）が伝播され、且つ、
有効バイトの罎上位（第５図（刀ではバイト位ｉ、ｉ１
のビット０）からの最終キャリが１保証姑れ１ヒバ、（
＋−（第６図（ン均ではバイト０）を伝播して、最上位
（８バイト巾ではバイトＯ、ビットＤ）に現われる。
要デイジツトには０を保証し、第２オペランド側不要デ
ィジットに１を保証することにより、初期キャリを最下
位ビット（８バイト巾ではバイト７、ビット７）位置に
入力すれば減算器の中でキャリの伝播が行ｆｌわれ、有
効ディジットの最下位ビット（第５図０８ではバイト位
置５のビット６）にＷ期キｙ ｉ）が伝播され、且つ、
有効バイトの罎上位（第５図（刀ではバイト位ｉ、ｉ１
のビット０）からの最終キャリが１保証姑れ１ヒバ、（
＋−（第６図（ン均ではバイト０）を伝播して、最上位
（８バイト巾ではバイトＯ、ビットＤ）に現われる。
これにより、有効デ・ｆジットの最下位に初期キャリを
入力し！有効ディジットの最上位から最、終キャリをＪ
佼り出すということをしなくて済むようになり、回路の
簡単化が実現できる。すなわち、第２オペランド不要デ
イジツトの１保ｎ＋Ｅがなけねば、演算器の各ディジッ
トの最下位（８バイト巾なら１６７所）に初期キャリな
入力する回路と、最ハキヤリを取り出イ回路とが必要と
なり物量が増加する。
入力し！有効ディジットの最上位から最、終キャリをＪ
佼り出すということをしなくて済むようになり、回路の
簡単化が実現できる。すなわち、第２オペランド不要デ
イジツトの１保ｎ＋Ｅがなけねば、演算器の各ディジッ
トの最下位（８バイト巾なら１６７所）に初期キャリな
入力する回路と、最ハキヤリを取り出イ回路とが必要と
なり物量が増加する。
次に本発明によるゼロあるいは１保証回路を具備した演
算器を用いて、オベラジドが８バイト境界をまたぐ場合
の動作を説明する。例として、第１オペランドの右端バ
イトが８バイト境界内でバイト位置４にあり、第１オペ
ランド長が９バイトの場合を考える。第１回目の演算は
前述のとおりＣＮＴ１（Ｏ〜２）−４で行ない、第１お
よび第２表により主演算器の入力の５〜７バイトおよび
第４バイトの右側ディジットがゼロあるいは１にされ、
０〜４バイト位置に演算結果が得られる。第１回目の演
算終了後（＃Ｔ＋（ｏ〜２）を７にセットするとともに
、オペランド長Ｌ１から、第１回目の演算で処理したバ
イト数だけ減算する。
算器を用いて、オベラジドが８バイト境界をまたぐ場合
の動作を説明する。例として、第１オペランドの右端バ
イトが８バイト境界内でバイト位置４にあり、第１オペ
ランド長が９バイトの場合を考える。第１回目の演算は
前述のとおりＣＮＴ１（Ｏ〜２）−４で行ない、第１お
よび第２表により主演算器の入力の５〜７バイトおよび
第４バイトの右側ディジットがゼロあるいは１にされ、
０〜４バイト位置に演算結果が得られる。第１回目の演
算終了後（＃Ｔ＋（ｏ〜２）を７にセットするとともに
、オペランド長Ｌ１から、第１回目の演算で処理したバ
イト数だけ減算する。
すなわち、この場合は第１回目の演算で５バイト処理し
ているため、残りのオペランド長は９バイトから５バイ
トを減じて４バイトとなる。
ているため、残りのオペランド長は９バイトから５バイ
トを減じて４バイトとなる。
なお、減算処理の場合は、第１回目の減算結果の最終キ
ャリを記憶し、２回目減算の初期キャリとする。この状
態で第２回目の演算を行なうと、第２表からＣＪｖＴｌ
（０〜２）け７．オペランド長は４バイトであり符号デ
ィジットを含まない演算であるから、入力の０〜３バイ
トがゼロあるいは１にされ、演算結果は４〜７バイト位
置に求められる。この２回の演２ｖ：結果を主記憶上の
第１オペランドアドレスに格納することにより、演算を
終了する。たｙし、減算結果、第２回目の最終キーｔり
がない場合は再補数化などの処理をして格納する。
ャリを記憶し、２回目減算の初期キャリとする。この状
態で第２回目の演算を行なうと、第２表からＣＪｖＴｌ
（０〜２）け７．オペランド長は４バイトであり符号デ
ィジットを含まない演算であるから、入力の０〜３バイ
トがゼロあるいは１にされ、演算結果は４〜７バイト位
置に求められる。この２回の演２ｖ：結果を主記憶上の
第１オペランドアドレスに格納することにより、演算を
終了する。たｙし、減算結果、第２回目の最終キーｔり
がない場合は再補数化などの処理をして格納する。
第３図の例において、補助演算器１７はバイトｌ】で十
進加減算機能と十進符号処理機能を有し。
進加減算機能と十進符号処理機能を有し。
符号ディジッ）Ｙ含む１バ、イトが人力され、ま九その
出力の１バイトもレジスタ１１のある１バイトに与えら
れるよう構成されている。これは一般のデータ処理装置
はバイト単位で扱っていることに基づくものであるが、
補助演算器１７を４ビツト巾として符号処理機能のみを
有し、符号ディジットのみを入力するようにしてもよへ
この場合、レジスタ１１および１２から補助演算器１７
へはＣ’Ｎｉ’ １ （０〜２） 、 ＣＮＴ２（０〜
２）が示すバイトの右側ディジットを選択するようにし
、レジスタ４ １９からレジスタ１１への格納は、ＣＮＴ１（０〜２）
が示すバイトの右側ディジットへ行なうようにする。
出力の１バイトもレジスタ１１のある１バイトに与えら
れるよう構成されている。これは一般のデータ処理装置
はバイト単位で扱っていることに基づくものであるが、
補助演算器１７を４ビツト巾として符号処理機能のみを
有し、符号ディジットのみを入力するようにしてもよへ
この場合、レジスタ１１および１２から補助演算器１７
へはＣ’Ｎｉ’ １ （０〜２） 、 ＣＮＴ２（０〜
２）が示すバイトの右側ディジットを選択するようにし
、レジスタ４ １９からレジスタ１１への格納は、ＣＮＴ１（０〜２）
が示すバイトの右側ディジットへ行なうようにする。
その他には変更はない。
本発明によれば、複数バイト巾の主演算器により、十進
演算命令を一度に複数バイト処理するデータ処理装置に
おいて、主演算器に符号処理機能を持たせることなく、
高速な十進演算処理が可能になり、大巾なハードウェア
の増加なく十進演算性能を向上する効果がある。
演算命令を一度に複数バイト処理するデータ処理装置に
おいて、主演算器に符号処理機能を持たせることなく、
高速な十進演算処理が可能になり、大巾なハードウェア
の増加なく十進演算性能を向上する効果がある。
第１図は十進演算命令の命令形式を示す図、第２図は８
バイト巾の演算器を用いて、第１図の命令を一度に複数
バイト処理する従来の方式を示す図、第３図は本発明の
一実施例を示すブロック図、第４図および第５図は第３
図の実施例の動作を説明するための図、第６図は第３図
のゼロ保証回路の詳細を示すブロック図、第７〜１６図
は第６図のゲート回路およびその制御回路の詳細を示す
ブロック図である。 １１・・・第１オペランドレジスタ、 １２・・・第２オペランドレジスタ、 １５・・・シフタ、 １４．４５・・・ゼロ／１保証回路。 １６・・・主演算器、 １７・・・補助演算器。 ７ オ１図 ２２ 図 オ１ハ什 矛２ハ什 才５図 才１オペランド ｆｚオペラレドオ
乙 図 〜Ｊｕｌ −ＪＬり −Ｊｔｓ −ｓｙ＋ −ＪＬ７
〜ｊ９’／ 〜Ｊｂ３ −Ｊ６ｊオフ図 才 ？ ｌ （イ） 才δ図 （ロ） 才１０図 ／６７
／２７ｔ６ｔ、 ””
ＯＦ ｔ２６８２ ０尺 ／２５ ｂｓ ０尺 ／２４ ／６４ ／１ｆ４ ０尺 ／２３ ！ ｊｌＴσｂ ’自ｊＪＯ−ＧｒＧ櫃Ａ（ＩＩ）才 ！１
図 ２」１１−””’ 才ｔ２図
バイト巾の演算器を用いて、第１図の命令を一度に複数
バイト処理する従来の方式を示す図、第３図は本発明の
一実施例を示すブロック図、第４図および第５図は第３
図の実施例の動作を説明するための図、第６図は第３図
のゼロ保証回路の詳細を示すブロック図、第７〜１６図
は第６図のゲート回路およびその制御回路の詳細を示す
ブロック図である。 １１・・・第１オペランドレジスタ、 １２・・・第２オペランドレジスタ、 １５・・・シフタ、 １４．４５・・・ゼロ／１保証回路。 １６・・・主演算器、 １７・・・補助演算器。 ７ オ１図 ２２ 図 オ１ハ什 矛２ハ什 才５図 才１オペランド ｆｚオペラレドオ
乙 図 〜Ｊｕｌ −ＪＬり −Ｊｔｓ −ｓｙ＋ −ＪＬ７
〜ｊ９’／ 〜Ｊｂ３ −Ｊ６ｊオフ図 才 ？ ｌ （イ） 才δ図 （ロ） 才１０図 ／６７
／２７ｔ６ｔ、 ””
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図 ２」１１−””’ 才ｔ２図
Claims (1)
- 【特許請求の範囲】 １、 符号と数値からなる第１オペランドおよび第２オ
ペランドの十進演算を行なう十進演算装置において、上
記第１および第２のオペランドの符号を除く数値部分の
みを演算手段に入力して十進演算を行なうと共に、第１
および第２のオペランドの符号を符号処理手段に入力し
て符号処理を行ない、上記演算手段の出力と符号処理手
段の出力を結合して演算結果とすることを特徴とする十
進演算装置。 乳 主記憶上の任意のアドレスから始まり、任意のバイ
ト数の長さを持ち、複数の十進数値ディジットと１つの
符号ディジットからなる第１および第２オペランドを十
進演算処理する十進演算装置において、１バイト巾の入
力を持ち、第１訃よび第２オペランドのうちの符号ディ
ジットを含む１バイトが入力され、十進加減算機能と符
号処理機能を有する補助演算手段と、複数バイト巾の入
力を持ち、複数バイトの入力データを同時に十進加減算
可能な主演算手段と、該主演算手段に入力されるデータ
のうち、オペランドの領域以外の不要バイトおよびオペ
ランドの符号ディジットを抑止してゼロあるいは１保証
するための回路手段と、上記主演算手段の出力のある１
バイト位置に上記補助演算手段の出力をマージするため
の手段とからなる十進演算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125179A JPS5827241A (ja) | 1981-08-12 | 1981-08-12 | 十進演算装置 |
| US06/403,330 US4536854A (en) | 1981-08-12 | 1982-07-30 | Decimal arithmetic unit |
| GB08222278A GB2104694A (en) | 1981-08-12 | 1982-08-02 | Decimal arithmetic unit |
| DE19823229764 DE3229764A1 (de) | 1981-08-12 | 1982-08-10 | Dezimalrecheneinheit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56125179A JPS5827241A (ja) | 1981-08-12 | 1981-08-12 | 十進演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5827241A true JPS5827241A (ja) | 1983-02-17 |
| JPS6141014B2 JPS6141014B2 (ja) | 1986-09-12 |
Family
ID=14903846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56125179A Granted JPS5827241A (ja) | 1981-08-12 | 1981-08-12 | 十進演算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4536854A (ja) |
| JP (1) | JPS5827241A (ja) |
| DE (1) | DE3229764A1 (ja) |
| GB (1) | GB2104694A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410323A (en) * | 1987-06-26 | 1989-01-13 | Ibm | Arithmetically computing apparatus |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2504847B2 (ja) * | 1989-10-27 | 1996-06-05 | 甲府日本電気株式会社 | １０進デ―タのチェック回路 |
| US7716267B2 (en) * | 2004-08-30 | 2010-05-11 | Casio Computer Co., Ltd. | Decimal computing apparatus, electronic device connectable decimal computing apparatus, arithmetic operation apparatus, arithmetic operation control apparatus, and program-recorded recording medium |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2253415A5 (ja) * | 1973-12-04 | 1975-06-27 | Cii | |
| US3916388A (en) * | 1974-05-30 | 1975-10-28 | Ibm | Shifting apparatus for automatic data alignment |
| US4001570A (en) * | 1975-06-17 | 1977-01-04 | International Business Machines Corporation | Arithmetic unit for a digital data processor |
| US4021655A (en) * | 1976-03-30 | 1977-05-03 | International Business Machines Corporation | Oversized data detection hardware for data processors which store data at variable length destinations |
| US4276596A (en) * | 1979-01-02 | 1981-06-30 | Honeywell Information Systems Inc. | Short operand alignment and merge operation |
| US4224682A (en) * | 1979-01-02 | 1980-09-23 | Honeywell Information Systems Inc. | Pointer for defining the data by controlling merge switches |
| US4384340A (en) * | 1980-12-24 | 1983-05-17 | Honeywell Information Systems Inc. | Data processor having apparatus for controlling the selection of decimal digits of an operand when executing decimal arithmetic instructions |
-
1981
- 1981-08-12 JP JP56125179A patent/JPS5827241A/ja active Granted
-
1982
- 1982-07-30 US US06/403,330 patent/US4536854A/en not_active Expired - Lifetime
- 1982-08-02 GB GB08222278A patent/GB2104694A/en not_active Withdrawn
- 1982-08-10 DE DE19823229764 patent/DE3229764A1/de active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6410323A (en) * | 1987-06-26 | 1989-01-13 | Ibm | Arithmetically computing apparatus |
| JPH0542012B2 (ja) * | 1987-06-26 | 1993-06-25 | Ibm |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6141014B2 (ja) | 1986-09-12 |
| GB2104694B (ja) | |
| GB2104694A (en) | 1983-03-09 |
| US4536854A (en) | 1985-08-20 |
| DE3229764A1 (de) | 1983-03-03 |
| DE3229764C2 (ja) | 1987-08-13 |
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