JPS58172004A - デジタル信号発生装置 - Google Patents
デジタル信号発生装置Info
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- JPS58172004A JPS58172004A JP7016882A JP7016882A JPS58172004A JP S58172004 A JPS58172004 A JP S58172004A JP 7016882 A JP7016882 A JP 7016882A JP 7016882 A JP7016882 A JP 7016882A JP S58172004 A JPS58172004 A JP S58172004A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、所望アナログ波形の各点のデジタル値を順次
発生するデジタル信号発生装置に関する。
発生するデジタル信号発生装置に関する。
デジタル・アナログ変換器、デジタル電子機器、及び初
段にデジタル・アナログ変換器を有するアナログ電子機
器の特性を測定するには、所望アナログ波形の各点のデ
ジタル値を11115次発生するデジタル信号発生装置
が有効である。従来のデジタル信号発生装置は、アナロ
グ信号発生器からのアナログ出力信号をアナログ中デジ
タル変換器によりデジタル信号に変換していたが、特に
、アナログ・デジタル変換器の精度が問題となり、高精
度のデジタル信号を発生することが困難であった。また
、記憶回路にアナログ波形の各点のデジタル値を予め記
憶させておき、記憶回路の内容を順次読み出して、デジ
タル信号を発生させることも考えられる。しかし、デジ
タル信号に対応するアナログ信号の周波数を変化させる
のに、記憶回路の内容の読出し速度、即ちクロック周波
数を変化させると、このデジタル信号が供給される電子
機器のシステム・クロック周波数も変化させなければな
らないという欠点がある。
段にデジタル・アナログ変換器を有するアナログ電子機
器の特性を測定するには、所望アナログ波形の各点のデ
ジタル値を11115次発生するデジタル信号発生装置
が有効である。従来のデジタル信号発生装置は、アナロ
グ信号発生器からのアナログ出力信号をアナログ中デジ
タル変換器によりデジタル信号に変換していたが、特に
、アナログ・デジタル変換器の精度が問題となり、高精
度のデジタル信号を発生することが困難であった。また
、記憶回路にアナログ波形の各点のデジタル値を予め記
憶させておき、記憶回路の内容を順次読み出して、デジ
タル信号を発生させることも考えられる。しかし、デジ
タル信号に対応するアナログ信号の周波数を変化させる
のに、記憶回路の内容の読出し速度、即ちクロック周波
数を変化させると、このデジタル信号が供給される電子
機器のシステム・クロック周波数も変化させなければな
らないという欠点がある。
したがって、本発明の目的の一つは、アナ−ログ波形の
各点のデジタル値を高精度に順次発生するデジタル信号
発生装置の提供にある。
各点のデジタル値を高精度に順次発生するデジタル信号
発生装置の提供にある。
本発明の他の目的は、デジタル信号の周波数を変化させ
ずに、このデジタル信号に対応するアナログ波形の周波
数を変化できるデジタル信号発生装置の提供にある。
ずに、このデジタル信号に対応するアナログ波形の周波
数を変化できるデジタル信号発生装置の提供にある。
以下、添付の図面を参照して本発明の好適実施例を説明
する。
する。
第1図は、本発明の信号発生器の基本的なブロック図で
ある。第1図において、デジタルΦデータ発生器40は
、計数器、記憶回路、或いはサム轡ホイールφスイッチ
であり、デジタル嗜データ発生器40からのデジタルデ
ータはラッチ回路42でラッチされる。デジタル加算器
44(例えば、74LS283型のIC(集積回路))
は、ラッチ回路42及び46からのデジタル・データを
加算し、加算器44の出力はラッチ回路46でラッチさ
れる。ラッチ回路46の出力データは、記憶回路48の
アドレス端子に印加され、記憶回路48は、余弦波形(
余弦表)等の所望アナログ波形を表すデジタル・データ
を記憶する。記憶回路48は、ROM、FROM (プ
ログラマブルROM)、EPROM (イレイザブルF
ROM)、E E F ROM (xレフトリカリ(e
lectrically)EPROM)の何れでもよい
。記憶回路48のデータ出力は、ラッチ回路50を介し
て緩衝器52に印加される。ラッチ回路42.46.5
0は、例えば、74LS162.74LS374.74
LS377型等のICであり、これらの素子のクロック
端子にはクロック発生器54からクロック信号が加えら
れる。クロック周波数は、例えば、14.3MH2であ
る。ラッチ回路46のリセット端子Rは、スイッチ56
を介し、同期信号が印加される端子58或いは正電圧源
子に選択的に接続している。緩衝器52の出力は、記憶
回路48の内容によって決まるアナログ波形を表すデジ
タル・データであるが、緩衝器52の出力データ(デジ
タル信号)をデジタル・アナログ(D/A)変換器30
に印加して、D/A変換器30からアナログ波形を取り
出してもよい。
ある。第1図において、デジタルΦデータ発生器40は
、計数器、記憶回路、或いはサム轡ホイールφスイッチ
であり、デジタル嗜データ発生器40からのデジタルデ
ータはラッチ回路42でラッチされる。デジタル加算器
44(例えば、74LS283型のIC(集積回路))
は、ラッチ回路42及び46からのデジタル・データを
加算し、加算器44の出力はラッチ回路46でラッチさ
れる。ラッチ回路46の出力データは、記憶回路48の
アドレス端子に印加され、記憶回路48は、余弦波形(
余弦表)等の所望アナログ波形を表すデジタル・データ
を記憶する。記憶回路48は、ROM、FROM (プ
ログラマブルROM)、EPROM (イレイザブルF
ROM)、E E F ROM (xレフトリカリ(e
lectrically)EPROM)の何れでもよい
。記憶回路48のデータ出力は、ラッチ回路50を介し
て緩衝器52に印加される。ラッチ回路42.46.5
0は、例えば、74LS162.74LS374.74
LS377型等のICであり、これらの素子のクロック
端子にはクロック発生器54からクロック信号が加えら
れる。クロック周波数は、例えば、14.3MH2であ
る。ラッチ回路46のリセット端子Rは、スイッチ56
を介し、同期信号が印加される端子58或いは正電圧源
子に選択的に接続している。緩衝器52の出力は、記憶
回路48の内容によって決まるアナログ波形を表すデジ
タル・データであるが、緩衝器52の出力データ(デジ
タル信号)をデジタル・アナログ(D/A)変換器30
に印加して、D/A変換器30からアナログ波形を取り
出してもよい。
第2図は、第1図の回路の動作を説明するための波形図
である。ただし、スイッチ56は正電圧源子を選択して
いる。波形Aは余弦波形、波形Bはクロック・パルス(
サンプリング・パルス)である、波形A上に示したx印
はサンプリング点であり、DoND15は、余弦波形A
のサンプリング点のアナログ6レベルに対応するデジタ
ル・データ(例えば、lOビット)である、DO〜D1
5は理論的に求めることができる。余弦波形Aのピーク
・ピーク(P−P)値は、デジタル・データでは最大r
l l 11111111Jで表すことができる。第2
図では、説明を簡単にするため、余弦波形Aの1周期の
サンプリング点を16個としているが、実際の装置或い
はシステムでは、例えば256個のサンプリング点を設
けてもよい、デジタル・データDθ〜015は、第3図
に示すように、記憶回路48の所定アドレスの記憶領域
に記憶される。第3図の左側の数字は記憶回路48のア
ドレスを示し、四角の中の符号はデジタル・データを示
す。尚、パルスBの周波数は、クロック発生器54から
出力するクロックの周波数に等しい。
である。ただし、スイッチ56は正電圧源子を選択して
いる。波形Aは余弦波形、波形Bはクロック・パルス(
サンプリング・パルス)である、波形A上に示したx印
はサンプリング点であり、DoND15は、余弦波形A
のサンプリング点のアナログ6レベルに対応するデジタ
ル・データ(例えば、lOビット)である、DO〜D1
5は理論的に求めることができる。余弦波形Aのピーク
・ピーク(P−P)値は、デジタル・データでは最大r
l l 11111111Jで表すことができる。第2
図では、説明を簡単にするため、余弦波形Aの1周期の
サンプリング点を16個としているが、実際の装置或い
はシステムでは、例えば256個のサンプリング点を設
けてもよい、デジタル・データDθ〜015は、第3図
に示すように、記憶回路48の所定アドレスの記憶領域
に記憶される。第3図の左側の数字は記憶回路48のア
ドレスを示し、四角の中の符号はデジタル・データを示
す。尚、パルスBの周波数は、クロック発生器54から
出力するクロックの周波数に等しい。
今、デジタル−デー2発生器40が連続してデジタル・
データr01J (10進数)を出力し且つラッチ回
路46の内容が「00」と仮定すると、ラッチ回路42
及び46は夫々第1クロツクにより「Ol」及び「00
」をラッチする。同時に、記憶回路48はそのアドレス
端子でラッチ回路46からのデータr00Jを受け、デ
ータ端子からデータDOを出力する。加算器44は、ク
ロックと同期しないで、ラッチ回路42及び46からの
データを加算しその値を出力するので、加算器44は第
1クロック後、データ「01」を出力する1次に、第2
クロツクに応答し、ラッチ回路46は加算器44からの
データ「Ol」を記憶し、ラッチ回路50は記憶回路4
8からのデータDOを記憶する。第2クロック後、記憶
回路48はモのアドレス端子でデータ「01」を受け、
データ端子からデータDIを出力し、加算器44はデー
タ「02」を出力する。尚、ラッチ回路42の内容は、
デジタル・データ発生器40が常時ro IJ (1
0進数)を出力しているので、変化しないことに留意さ
れたい0次に、第3クロツクが出力されると、ラッチ回
路46及び50は、夫々データ「02」及びDiをラッ
チする。第3クロツク後、加算器44及び記憶回路48
は、夫々データ「03」及びD2を出力する。以後、上
述の動作が繰り返えされ、連続したデジタル・データが
出力する。ラッチ回路46の内容が1周期の最後のデー
タr15J (10進数)となると、加算器44はデ
ータ「00」を出力して最初の状態に戻る。緩衝器52
からの一連のデジタル信号(データ)を第2図のCに示
し、D/A変換器30から出力されるアナログ波形を第
2図のAに示す。アナログ波形の周波数熱、び振幅は、
夫々クロック周波数及びD/A変換器30の基準電、圧
に従って決定される。。
データr01J (10進数)を出力し且つラッチ回
路46の内容が「00」と仮定すると、ラッチ回路42
及び46は夫々第1クロツクにより「Ol」及び「00
」をラッチする。同時に、記憶回路48はそのアドレス
端子でラッチ回路46からのデータr00Jを受け、デ
ータ端子からデータDOを出力する。加算器44は、ク
ロックと同期しないで、ラッチ回路42及び46からの
データを加算しその値を出力するので、加算器44は第
1クロック後、データ「01」を出力する1次に、第2
クロツクに応答し、ラッチ回路46は加算器44からの
データ「Ol」を記憶し、ラッチ回路50は記憶回路4
8からのデータDOを記憶する。第2クロック後、記憶
回路48はモのアドレス端子でデータ「01」を受け、
データ端子からデータDIを出力し、加算器44はデー
タ「02」を出力する。尚、ラッチ回路42の内容は、
デジタル・データ発生器40が常時ro IJ (1
0進数)を出力しているので、変化しないことに留意さ
れたい0次に、第3クロツクが出力されると、ラッチ回
路46及び50は、夫々データ「02」及びDiをラッ
チする。第3クロツク後、加算器44及び記憶回路48
は、夫々データ「03」及びD2を出力する。以後、上
述の動作が繰り返えされ、連続したデジタル・データが
出力する。ラッチ回路46の内容が1周期の最後のデー
タr15J (10進数)となると、加算器44はデ
ータ「00」を出力して最初の状態に戻る。緩衝器52
からの一連のデジタル信号(データ)を第2図のCに示
し、D/A変換器30から出力されるアナログ波形を第
2図のAに示す。アナログ波形の周波数熱、び振幅は、
夫々クロック周波数及びD/A変換器30の基準電、圧
に従って決定される。。
次に、デジタル・データ発生器40の出力が連続してデ
ータr02J (10進数)を出力していると仮定す
ると、ラッチ回路42は第1クロツクのサイクルでデー
タ「02」を記憶し、加算器44及び記憶回路48は夫
々データ「02」及びDOを出力する。第2クロツクの
サイクルになると、ラッチ回路46及び50は夫々デー
タ「02」及びDOをラッチする。第2クロツク後、加
算器44及び記憶回路48は夫々データ「04」及びD
2を出力する。上述の動作を繰り返すと、緩衝器52か
らは第2図のDに示す一連のデータを発生し、D/A変
換器30からのアナログ波形を第2図のEのようになる
。次に、デジタル・データ発生器40がデータro 3
J (10進数)を出力すると、緩衝器52からの出
力データは、1rDo、D3、D6、D9、Di2、D
i5、D2、D5・・φ」の順になる。尚、加算器44
、ラッチ回路42及び46は記憶回路4Bに対してアド
レス発生器として動作する。
ータr02J (10進数)を出力していると仮定す
ると、ラッチ回路42は第1クロツクのサイクルでデー
タ「02」を記憶し、加算器44及び記憶回路48は夫
々データ「02」及びDOを出力する。第2クロツクの
サイクルになると、ラッチ回路46及び50は夫々デー
タ「02」及びDOをラッチする。第2クロツク後、加
算器44及び記憶回路48は夫々データ「04」及びD
2を出力する。上述の動作を繰り返すと、緩衝器52か
らは第2図のDに示す一連のデータを発生し、D/A変
換器30からのアナログ波形を第2図のEのようになる
。次に、デジタル・データ発生器40がデータro 3
J (10進数)を出力すると、緩衝器52からの出
力データは、1rDo、D3、D6、D9、Di2、D
i5、D2、D5・・φ」の順になる。尚、加算器44
、ラッチ回路42及び46は記憶回路4Bに対してアド
レス発生器として動作する。
以上の説明から分るように、緩衝器52からのデジタル
信号の周波数は、アナログ波形の周波数に関係なく一定
で且つクロック周波数のみによって決定されるが、D/
A変換器30からのアナログ波形の周波数はクロック周
波数及びデジタル書データ発生器40の動作設定の両方
によって決まる。このように、アナログ波形の周波数を
変更するために、デジタル信号が供給される電子機器の
クロック周波数を変化させる必要がないので、この電子
機器の電気的特性を変える必要がない、第1図に示した
デジタル信号発生装置は、アナログ回路を使用しないで
、デジタル回路のみを用いているので、緩衝器52から
のデジタル信号は高品質であり、このデジタル信号から
アナログ波形を得る場合も、このアナログ波形の品質は
D/A変換器30の特性にのみ関係する。スイッチ56
を、同期信号が印加されている端子58側に切り変える
と、ラッチ回路46は同期信号が印加される毎にリセッ
トされる。即ち、緩衝器52からのデジタル・データは
、外部同期信号に同期する。
信号の周波数は、アナログ波形の周波数に関係なく一定
で且つクロック周波数のみによって決定されるが、D/
A変換器30からのアナログ波形の周波数はクロック周
波数及びデジタル書データ発生器40の動作設定の両方
によって決まる。このように、アナログ波形の周波数を
変更するために、デジタル信号が供給される電子機器の
クロック周波数を変化させる必要がないので、この電子
機器の電気的特性を変える必要がない、第1図に示した
デジタル信号発生装置は、アナログ回路を使用しないで
、デジタル回路のみを用いているので、緩衝器52から
のデジタル信号は高品質であり、このデジタル信号から
アナログ波形を得る場合も、このアナログ波形の品質は
D/A変換器30の特性にのみ関係する。スイッチ56
を、同期信号が印加されている端子58側に切り変える
と、ラッチ回路46は同期信号が印加される毎にリセッ
トされる。即ち、緩衝器52からのデジタル・データは
、外部同期信号に同期する。
周波数が順次変化する掃引周波数アナログ波形−は、デ
ジタル・データ発生器40の出力データを順次変化させ
ることによって取り出すことができる。
ジタル・データ発生器40の出力データを順次変化させ
ることによって取り出すことができる。
第4図は、本発明のデジ?Jし信号発生装置の詳細なブ
ロック図であり、特にデジタル・データ発生器40を詳
細に示している。減数(カウント・ダウン)回路60は
スイッチ64を介し、クロック発生器54或いは外部信
号端子62に選択的に接続する。計数器66は減数回路
60の出力を計数し、アドレスデータをラッチ回路68
に印加する。ラッチ回路68は、クロックに同期し、そ
の出力を記憶回路(掃引記憶回路)70のアドレス端及
びマーカ/リセット回路72に印加する。記憶回路70
は、ROM、FROM、EPROM、EEPROMの何
れでもよく、掃引速度及び直線性に関する情報を記憶す
る。マーカ/リセット回路72は、ラッチ回路68から
のデータに従い、周波数マーカ及びリセット信号を夫々
端子74及び76から出力する。アナログ・デジタル(
A/D)変換器78は、ポテンショメータ80からのア
ナログ電圧をデジタル・データに変換する。記憶回路7
0及びA/I)変換器78の出力は、ラツ子回路42に
印加される。スイッチ82は、記憶回路70のチップ選
択端子C3及びA/D変換器78のイネーブル端子EN
を選択的に接地する。
ロック図であり、特にデジタル・データ発生器40を詳
細に示している。減数(カウント・ダウン)回路60は
スイッチ64を介し、クロック発生器54或いは外部信
号端子62に選択的に接続する。計数器66は減数回路
60の出力を計数し、アドレスデータをラッチ回路68
に印加する。ラッチ回路68は、クロックに同期し、そ
の出力を記憶回路(掃引記憶回路)70のアドレス端及
びマーカ/リセット回路72に印加する。記憶回路70
は、ROM、FROM、EPROM、EEPROMの何
れでもよく、掃引速度及び直線性に関する情報を記憶す
る。マーカ/リセット回路72は、ラッチ回路68から
のデータに従い、周波数マーカ及びリセット信号を夫々
端子74及び76から出力する。アナログ・デジタル(
A/D)変換器78は、ポテンショメータ80からのア
ナログ電圧をデジタル・データに変換する。記憶回路7
0及びA/I)変換器78の出力は、ラツ子回路42に
印加される。スイッチ82は、記憶回路70のチップ選
択端子C3及びA/D変換器78のイネーブル端子EN
を選択的に接地する。
これらのブロック及び素子60乃至82は、第1図のデ
ジタル舎データ発生器40を構成し、他のブロックは第
1図の他のブロックと同一である。
ジタル舎データ発生器40を構成し、他のブロックは第
1図の他のブロックと同一である。
スイッチ82がA/D変換器78を選択すると、記憶回
路70は不動作状態となり、A/D変換器78が動作状
態となる。この場合、ラッチ回路42はA/D変換器7
8のみからデータを受け、D/A変換器30からのアナ
ログ波形の周波数はポテンショメータ80によって制御
される(手動制御モード)。
路70は不動作状態となり、A/D変換器78が動作状
態となる。この場合、ラッチ回路42はA/D変換器7
8のみからデータを受け、D/A変換器30からのアナ
ログ波形の周波数はポテンショメータ80によって制御
される(手動制御モード)。
一方、スイッチ82が記憶回路70を選択すると、ラッ
チ回路42は記憶回路70のみからデータを受ける。記
憶回路70の内容が直線周波数掃引情報であれば、第5
図に示すように、周波数が直線状に変化する余弦(正弦
)波形がD/A変換器30から得られる。第5図におい
て、パルスBは減数回路60の出力であり、計数器66
はパルスBを計数してアドレス・データ(第5図のD)
を出力する。アドレス・データDは、クロック毎にラッ
チ回路68でラッチされ、記憶回路70の番地積重を行
う。例えば、アドレスφデータDが時点10で「00」
とすると、記憶回路70はデータro IJ (10
進数)を出力し、D/A変換器30は低周波の正弦波形
を出力する。データーDが時点t1で「01」になると
、記憶回路70からのデータはro 2J (10進
数)となり、正弦波周波数は上の場合に比べて高くなる
。このように、データDを直線状(連続的)に高くして
いくと、D/A変換器30から得られる掃引周波数正弦
波は、第5図のCに示すようになる。第5図のAは、記
憶回路70の内容、即ち記憶回路70の111カデータ
を模型的に示す。
チ回路42は記憶回路70のみからデータを受ける。記
憶回路70の内容が直線周波数掃引情報であれば、第5
図に示すように、周波数が直線状に変化する余弦(正弦
)波形がD/A変換器30から得られる。第5図におい
て、パルスBは減数回路60の出力であり、計数器66
はパルスBを計数してアドレス・データ(第5図のD)
を出力する。アドレス・データDは、クロック毎にラッ
チ回路68でラッチされ、記憶回路70の番地積重を行
う。例えば、アドレスφデータDが時点10で「00」
とすると、記憶回路70はデータro IJ (10
進数)を出力し、D/A変換器30は低周波の正弦波形
を出力する。データーDが時点t1で「01」になると
、記憶回路70からのデータはro 2J (10進
数)となり、正弦波周波数は上の場合に比べて高くなる
。このように、データDを直線状(連続的)に高くして
いくと、D/A変換器30から得られる掃引周波数正弦
波は、第5図のCに示すようになる。第5図のAは、記
憶回路70の内容、即ち記憶回路70の111カデータ
を模型的に示す。
記憶回路70に記憶されている周波数直線性の情親が、
第6図のAに示すように直線状でなければ、D/A変換
器30の出力は周波数変化が連続していない正弦波とな
る(第6図のC)。スイッチ64のスイッチ位置を端子
62側に選択すると、周波数の変化時間ば、端子62に
印加される外部信号に同期する。この場合、減数回路6
0を省略し、外部信号を直接計数器66に印加するよう
にしてもよい。しかし、外部信号の周波数は、クロック
発生器54からのクロック周波数よりも充分に低いこと
が条件である。
第6図のAに示すように直線状でなければ、D/A変換
器30の出力は周波数変化が連続していない正弦波とな
る(第6図のC)。スイッチ64のスイッチ位置を端子
62側に選択すると、周波数の変化時間ば、端子62に
印加される外部信号に同期する。この場合、減数回路6
0を省略し、外部信号を直接計数器66に印加するよう
にしてもよい。しかし、外部信号の周波数は、クロック
発生器54からのクロック周波数よりも充分に低いこと
が条件である。
マーカ/リセット回路72が、ラッチ回路68の内容か
変化した時点、即ち、周波数変化の時点を検知すると、
マーカ信号が端子74に発生する。更に、マーカ/リセ
ット回路72は、計数器66からのアドレス・データの
1周期が終了したことを検知し、リセット信号を端子7
6から出力する。本発明によるデジタル信号が供給され
るD/A変換器や電子機器からのアナログ信号フオシロ
スコープで測定する場合、これらのマーカ信号及びリセ
ット信号を、夫々、オシロスコープの垂直入力端子及び
トリガ端子に印加すると便利である。尚、ラッチ回路4
2.46.50及び68を設けた理由は、夫々のブロッ
クの伝搬遅延による誤差を防11−するためである。ア
ナログ波形及び掃引速度/直線性を変化させるためには
、記憶回路48及び70の内容を変えればよい。掃引速
;■及び直線性が、第5図に示すようであれば、計数器
66からの出力は直接ラッチ回路42に印加してもよい
。
変化した時点、即ち、周波数変化の時点を検知すると、
マーカ信号が端子74に発生する。更に、マーカ/リセ
ット回路72は、計数器66からのアドレス・データの
1周期が終了したことを検知し、リセット信号を端子7
6から出力する。本発明によるデジタル信号が供給され
るD/A変換器や電子機器からのアナログ信号フオシロ
スコープで測定する場合、これらのマーカ信号及びリセ
ット信号を、夫々、オシロスコープの垂直入力端子及び
トリガ端子に印加すると便利である。尚、ラッチ回路4
2.46.50及び68を設けた理由は、夫々のブロッ
クの伝搬遅延による誤差を防11−するためである。ア
ナログ波形及び掃引速度/直線性を変化させるためには
、記憶回路48及び70の内容を変えればよい。掃引速
;■及び直線性が、第5図に示すようであれば、計数器
66からの出力は直接ラッチ回路42に印加してもよい
。
1、述の如く、本発明のデジタル信号発生装置によれば
、アナログ回路を使用せずにデジタル回路のみでアナロ
グ波形の各点のデジタル値を表わすデジタル信号を発生
できるので、このデジタル信号は高精度である。また、
デジタル信号の周波数を変化Sせずに、このデジタル信
号に列記:するアナログ信号の周波数を変化させること
ができる。
、アナログ回路を使用せずにデジタル回路のみでアナロ
グ波形の各点のデジタル値を表わすデジタル信号を発生
できるので、このデジタル信号は高精度である。また、
デジタル信号の周波数を変化Sせずに、このデジタル信
号に列記:するアナログ信号の周波数を変化させること
ができる。
第1図は本発明のデジタル信号発生装置の好適な一実施
例の簡゛単なブロック図、 第2図及び第3図は、夫々第1図のブロック図の動作を
説明するための波形図及び記憶回路の内容等を模型的に
示した図、 第4図は本発明のデジタル信号発生装置の好適な一実施
例の詳細なブロック図、 第5図及び第6図は、第4図のブロック図の動作を説明
するための波形図及びデータを示す図である。 40:デジタル・データ発生器 44:デジタル加算器 48:記憶回路 特許出願人 テクトロニクス・インコーポレイテッド代理人 弁理8
士 森崎 俊明
例の簡゛単なブロック図、 第2図及び第3図は、夫々第1図のブロック図の動作を
説明するための波形図及び記憶回路の内容等を模型的に
示した図、 第4図は本発明のデジタル信号発生装置の好適な一実施
例の詳細なブロック図、 第5図及び第6図は、第4図のブロック図の動作を説明
するための波形図及びデータを示す図である。 40:デジタル・データ発生器 44:デジタル加算器 48:記憶回路 特許出願人 テクトロニクス・インコーポレイテッド代理人 弁理8
士 森崎 俊明
Claims (1)
- デジタル・データを発生するデジタル・データ発生器と
、デジタル加算器と、クロック信号毎に上記加算器のデ
ジタル出力信号をラッチするラッチ回路と、所望アナロ
グ波形の各点のデジタル値を記憶し、アドレス端子に上
記ラッチ回路のデジタル出力信号が供給される記憶回路
とを具え、上記加算器は上記デジタル・データ発生器か
らのデジタル出力信号及び上記ラッチ回路からのデジタ
ル出力信号をデジタル的に加算し、上記デジタル拳デー
タにより周波数が決まる上記所望アナログ波形の各点の
デジタル値を表わすデジタル信号を、上記記憶回路のデ
ータ端子から、順次得ることを特徴とするデジタル信号
発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7016882A JPS58172004A (ja) | 1982-04-26 | 1982-04-26 | デジタル信号発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7016882A JPS58172004A (ja) | 1982-04-26 | 1982-04-26 | デジタル信号発生装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58172004A true JPS58172004A (ja) | 1983-10-08 |
Family
ID=13423741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7016882A Pending JPS58172004A (ja) | 1982-04-26 | 1982-04-26 | デジタル信号発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58172004A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6326116U (ja) * | 1986-08-06 | 1988-02-20 | ||
JPH0555832A (ja) * | 1990-11-19 | 1993-03-05 | Sony Tektronix Corp | デジタル信号発生器 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5137771A (ja) * | 1974-09-12 | 1976-03-30 | Owens Illinois Inc | Hotsutodorinkuyoyoki |
JPS5336154A (en) * | 1976-09-16 | 1978-04-04 | Kokusai Denshin Denwa Co Ltd | Method of reading out digital function generator |
-
1982
- 1982-04-26 JP JP7016882A patent/JPS58172004A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5137771A (ja) * | 1974-09-12 | 1976-03-30 | Owens Illinois Inc | Hotsutodorinkuyoyoki |
JPS5336154A (en) * | 1976-09-16 | 1978-04-04 | Kokusai Denshin Denwa Co Ltd | Method of reading out digital function generator |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6326116U (ja) * | 1986-08-06 | 1988-02-20 | ||
JPH0555832A (ja) * | 1990-11-19 | 1993-03-05 | Sony Tektronix Corp | デジタル信号発生器 |
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