JPS5812199A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS5812199A JPS5812199A JP56108960A JP10896081A JPS5812199A JP S5812199 A JPS5812199 A JP S5812199A JP 56108960 A JP56108960 A JP 56108960A JP 10896081 A JP10896081 A JP 10896081A JP S5812199 A JPS5812199 A JP S5812199A
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- JP
- Japan
- Prior art keywords
- address
- error
- signal
- memory
- correctable
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
-
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- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、情報処理装置、特にアドレス再構成メモリ愛
育する情報処理装置に関する。
育する情報処理装置に関する。
従来誤シ訂正可能な記憶装置會含む情報処理装置におい
ては、記憶装置の１部アドレスに不良のある場合に記憶
装置の不良アドレスを含”まないアドレス構成にするア
ドレス再構成メモリを設けることが知られていた。
ては、記憶装置の１部アドレスに不良のある場合に記憶
装置の不良アドレスを含”まないアドレス構成にするア
ドレス再構成メモリを設けることが知られていた。
しかし、この主記憶装置が誤９訂正可能であっても、誤
９訂正の行なわれたアドレスは、このアドレス再構成メ
モリに記憶されていないため、どのアドレスに：＠シ訂
正可能な誤りがあり、しかもその誤）が放射線等による
偶発故障なのか、固定故障なのか判断できない欠点がら
りた。
９訂正の行なわれたアドレスは、このアドレス再構成メ
モリに記憶されていないため、どのアドレスに：＠シ訂
正可能な誤りがあり、しかもその誤）が放射線等による
偶発故障なのか、固定故障なのか判断できない欠点がら
りた。
本発明の目的は、誤り訂正可能な記憶装置と、仁の記憶
装置のアドレスを再構成する再構成メモリとを含む情報
処理装置において、再構成メモリ円にアドレス再構成用
アドレスおよび誤り訂正可能な記竺媒体Ｏ位置を記憶す
ることによ〕、誤り訂正可能な記憶媒体の位置を識別す
ることのできる情報処理装置管提供することにある。
装置のアドレスを再構成する再構成メモリとを含む情報
処理装置において、再構成メモリ円にアドレス再構成用
アドレスおよび誤り訂正可能な記竺媒体Ｏ位置を記憶す
ることによ〕、誤り訂正可能な記憶媒体の位置を識別す
ることのできる情報処理装置管提供することにある。
また、本発明の他の目的は、前記情報処理装置において
、再構成メモリ内にアドレス再構成用アドレスおよび誤
り訂正可能な記憶媒体の位置ならびに誤夕発生が１回か
２＠以上かを記憶することにより、誤り訂正可能な誤９
が偶発故障か固定故障かｔ識別できる情報処理装置を提
供することにある。
、再構成メモリ内にアドレス再構成用アドレスおよび誤
り訂正可能な記憶媒体の位置ならびに誤夕発生が１回か
２＠以上かを記憶することにより、誤り訂正可能な誤９
が偶発故障か固定故障かｔ識別できる情報処理装置を提
供することにある。
本発明線誤り訂正可能な記憶装置と、前記記憶装置へ与
えるアドレス、を再構成するアドレス再構成メモリと、
前記記憶装置およびアドレス再構成メモリに接続された
処理装置とｔ含み、前記アドレス再構成メモリはアドレ
ス変換用情報の他に前記アドレス変換情報に対応して誤
シ訂正可能な誤りの位置指定情報およびその誤り回数が
１回か複数回かｔ識別する情報を記憶す名手Ｒｔ−有し
て構成される。
えるアドレス、を再構成するアドレス再構成メモリと、
前記記憶装置およびアドレス再構成メモリに接続された
処理装置とｔ含み、前記アドレス再構成メモリはアドレ
ス変換用情報の他に前記アドレス変換情報に対応して誤
シ訂正可能な誤りの位置指定情報およびその誤り回数が
１回か複数回かｔ識別する情報を記憶す名手Ｒｔ−有し
て構成される。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示すブロック図で、図にお
いてアドレス制御信号１０．記憶装置への制御信号１１
を出力として、記憶装置からの読出し情報１４に入力と
する処理装置１と、アドレス制御信号１０および第１．
ｉｆ！２の誤り位置指定信号１７，１８ｔ−人力として
、変換されたアドレス信号１２．第１．ａｔｒ２の位置
指定信号１５，１６を出力とするアドレス再構成メモリ
２と、変換されたアドレス信号１２．制御信号１１を入
力とし、誤〉位置指定信号１３および読出しデータ１４
ｔ−出力とする誤り訂正可能な記憶装置３と、それぞれ
第１．第２の誤り位置指定信号１５．１６および誤り位
置指定信号１３ｔ−人力とし、それぞれ第１、第２の誤
シ位置指定信号１７，１８ｔ−出力とする第１．第２の
比較回路４．５とから構成される。
いてアドレス制御信号１０．記憶装置への制御信号１１
を出力として、記憶装置からの読出し情報１４に入力と
する処理装置１と、アドレス制御信号１０および第１．
ｉｆ！２の誤り位置指定信号１７，１８ｔ−人力として
、変換されたアドレス信号１２．第１．ａｔｒ２の位置
指定信号１５，１６を出力とするアドレス再構成メモリ
２と、変換されたアドレス信号１２．制御信号１１を入
力とし、誤〉位置指定信号１３および読出しデータ１４
ｔ−出力とする誤り訂正可能な記憶装置３と、それぞれ
第１．第２の誤り位置指定信号１５．１６および誤り位
置指定信号１３ｔ−人力とし、それぞれ第１、第２の誤
シ位置指定信号１７，１８ｔ−出力とする第１．第２の
比較回路４．５とから構成される。
次に本発明の実施例につきその動作を説明する。
先ず、処理装置１が記憶装置３内に割付けられたアドレ
スに対し書込み動作を行なう場合には、アドレス制御信
号１０および制御信号１１が発せられて、アドレス制御
信号１０に含まれるアドレス情報と制御信号とにニジ再
構成メモリ２から変換されたアドレス信号１２が出力さ
れて、制御信号１１に含まれる書込みデータおよび書込
み制御信号とにより、記憶装置３のアドレスに前記書込
みデータが書込まれる。一方、処理装置ｌが記憶装置３
内に割付けられたアドレスから読出し動作上行なう場合
、アドレス制御信号１０および制御信号１１が発せられ
て、アドレス制御信号１０．に：含まれるアドレス情報
と制御信号とによシ、再構成メモリ２から変換されたア
ドレス信号１２および第１．第２の−り位置指定信号１
５．１６が読出され、制御信号１１に含まれる読出し制
御信号によ）記憶装置３内の変換されたアドレスから読
出しデータ１４および誤シ位置指定信号１３が読出され
、誤り位置指定信号１３から訂正可能な誤りが発見され
れば、読出しデータ１４は記憶装置３内で訂正が行なわ
れるとともに、比較回路４，５により誤シ位置指定信号
１３はそれぞれ誤シ位置指定信号１５．１６と比較され
、誤り位置指定信号１７または１８とＣて出力し、信号
１３次信号１７．１８のいずれかと一致していれ杖、一
致している誤り位置指定信号１５また紘１６の一部に複
数回の誤りがあったことを識別できるよう再構成メモリ
２内に記憶させ、またいずれとも一致していない時鉱、
誤り位置指定信号１５．１６として再構成メモリｚ内の
対応するアドレスに記憶させる余地のめる場合にはこれ
ｔ記憶させる。
スに対し書込み動作を行なう場合には、アドレス制御信
号１０および制御信号１１が発せられて、アドレス制御
信号１０に含まれるアドレス情報と制御信号とにニジ再
構成メモリ２から変換されたアドレス信号１２が出力さ
れて、制御信号１１に含まれる書込みデータおよび書込
み制御信号とにより、記憶装置３のアドレスに前記書込
みデータが書込まれる。一方、処理装置ｌが記憶装置３
内に割付けられたアドレスから読出し動作上行なう場合
、アドレス制御信号１０および制御信号１１が発せられ
て、アドレス制御信号１０．に：含まれるアドレス情報
と制御信号とによシ、再構成メモリ２から変換されたア
ドレス信号１２および第１．第２の−り位置指定信号１
５．１６が読出され、制御信号１１に含まれる読出し制
御信号によ）記憶装置３内の変換されたアドレスから読
出しデータ１４および誤シ位置指定信号１３が読出され
、誤り位置指定信号１３から訂正可能な誤りが発見され
れば、読出しデータ１４は記憶装置３内で訂正が行なわ
れるとともに、比較回路４，５により誤シ位置指定信号
１３はそれぞれ誤シ位置指定信号１５．１６と比較され
、誤り位置指定信号１７または１８とＣて出力し、信号
１３次信号１７．１８のいずれかと一致していれ杖、一
致している誤り位置指定信号１５また紘１６の一部に複
数回の誤りがあったことを識別できるよう再構成メモリ
２内に記憶させ、またいずれとも一致していない時鉱、
誤り位置指定信号１５．１６として再構成メモリｚ内の
対応するアドレスに記憶させる余地のめる場合にはこれ
ｔ記憶させる。
このように、再構成メモリ内にアドレス再構成用アドレ
スおよび誤り訂正可能な記憶媒体の位置を記憶すること
により、誤り訂正可能な記憶媒体の位置を識別すること
ができ、また再構成メモリ内にアドレス再構成用アドレ
スおよび誤り訂正可能な記憶媒体の位置ならびに誤り発
生が１回か２回以上かｔ記憶することにより、誤シ訂正
可能な誤りが偶発故障か固定故障かを職別できる。
スおよび誤り訂正可能な記憶媒体の位置を記憶すること
により、誤り訂正可能な記憶媒体の位置を識別すること
ができ、また再構成メモリ内にアドレス再構成用アドレ
スおよび誤り訂正可能な記憶媒体の位置ならびに誤り発
生が１回か２回以上かｔ記憶することにより、誤シ訂正
可能な誤りが偶発故障か固定故障かを職別できる。
なお、図では再構成メモリ２の対応するアドレスに対し
て、誤）位置指定信号は、２つ迄記憶でき、それぞれの
誤）位置指定信号１７または１８には同一アドレスまた
は同一アドレス群に対して、ｌ＠あるいは多数回の誤シ
訂正可能な誤りがあったかを示す情報を記憶するものと
しているが、誤り位置指定信号は同一アドレスまたは同
一アドレス群に対・（て１つでも２以上の多数が記憶で
きるとしてもよく、誤り発生回数も２回以上登録しても
よい。
て、誤）位置指定信号は、２つ迄記憶でき、それぞれの
誤）位置指定信号１７または１８には同一アドレスまた
は同一アドレス群に対して、ｌ＠あるいは多数回の誤シ
訂正可能な誤りがあったかを示す情報を記憶するものと
しているが、誤り位置指定信号は同一アドレスまたは同
一アドレス群に対・（て１つでも２以上の多数が記憶で
きるとしてもよく、誤り発生回数も２回以上登録しても
よい。
さらに再構成メモリは、再構成の必要なアドレスまたは
アドレス群および誤り訂正可能なアドレスまたはアドレ
ス群とｗＡシ位置指定信号とｔ記憶する連想メモリでも
よい。
アドレス群および誤り訂正可能なアドレスまたはアドレ
ス群とｗＡシ位置指定信号とｔ記憶する連想メモリでも
よい。
また、再構成メモリに記憶される誤り位置指定信号には
、シンドロームの他にアドレス再構成がアドレス群単位
であれば、アドレス群内の詳細アドレス上水す情報含金
んでもよい。
、シンドロームの他にアドレス再構成がアドレス群単位
であれば、アドレス群内の詳細アドレス上水す情報含金
んでもよい。
ところで、このような再構成メ毫りと記憶装置色処理装
置を含むシステムにおいては、初期状態で全くアドレス
変換を行なわず＝、処理装置から書込み、読出し上行な
って不良アドレスまたは不良アドレス群を調べて、アド
レスの再構成の情報？６らかしめ再構成メモリに登碌し
ておくものとする。
置を含むシステムにおいては、初期状態で全くアドレス
変換を行なわず＝、処理装置から書込み、読出し上行な
って不良アドレスまたは不良アドレス群を調べて、アド
レスの再構成の情報？６らかしめ再構成メモリに登碌し
ておくものとする。
また再構成メモリは、処理装置の一部として含まれても
よく、記憶装置の一部に含まれてもよく、情報処理装置
、記憶装置、再構成メモ９？含む装置でろってもよく、
再構成メモリの置かれる装置に関係しないことは明らか
でるる。
よく、記憶装置の一部に含まれてもよく、情報処理装置
、記憶装置、再構成メモ９？含む装置でろってもよく、
再構成メモリの置かれる装置に関係しないことは明らか
でるる。
本発明には以上説明したように、誤り訂正可能な記憶装
置を含む情報処理装置に、再構成メモリを設けて記憶装
置のアドレス変換情報だけでなく、誤シ訂正可能な誤り
位置指定情報およびその誤り発生が１回か複数回かを識
別する情報ｔ−記憶させて、偶発故障か固定故障かｔ識
別できる効果がある。
置を含む情報処理装置に、再構成メモリを設けて記憶装
置のアドレス変換情報だけでなく、誤シ訂正可能な誤り
位置指定情報およびその誤り発生が１回か複数回かを識
別する情報ｔ−記憶させて、偶発故障か固定故障かｔ識
別できる効果がある。
第１図は本発明の一実施例を示すブロック図である。
Claims (1)
- 誤９訂正可能な記憶装置と、前記記憶装置で与えるアド
レスを再構成するアドレス再構成メモリと、前記記憶装
置およびアドレス再構成メモリに接続され次処理装置と
ｔ含み〉前記アドレス再構成メモリはアドレス変換用情
報の他に、前記アドレス変換情報に対応して誤）訂正可
能な誤りの位置指定情報およびその誤シ回数が１回か複
数回かを識別する情報を記憶する手段を有することに％
微とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108960A JPS5812199A (ja) | 1981-07-13 | 1981-07-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108960A JPS5812199A (ja) | 1981-07-13 | 1981-07-13 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5812199A true JPS5812199A (ja) | 1983-01-24 |
Family
ID=14498013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56108960A Pending JPS5812199A (ja) | 1981-07-13 | 1981-07-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812199A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51144134A (en) * | 1975-06-06 | 1976-12-10 | Hitachi Ltd | Defet allowable storage unit |
| JPS55142500A (en) * | 1979-04-19 | 1980-11-07 | Sperry Rand Corp | Hard or soft cell fault discriminator |
| JPS5622293A (en) * | 1979-07-30 | 1981-03-02 | Fujitsu Ltd | Control system for replacement memory |
| JPS5661100A (en) * | 1979-10-24 | 1981-05-26 | Fujitsu Ltd | Error information collecting system |
-
1981
- 1981-07-13 JP JP56108960A patent/JPS5812199A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51144134A (en) * | 1975-06-06 | 1976-12-10 | Hitachi Ltd | Defet allowable storage unit |
| JPS55142500A (en) * | 1979-04-19 | 1980-11-07 | Sperry Rand Corp | Hard or soft cell fault discriminator |
| JPS5622293A (en) * | 1979-07-30 | 1981-03-02 | Fujitsu Ltd | Control system for replacement memory |
| JPS5661100A (en) * | 1979-10-24 | 1981-05-26 | Fujitsu Ltd | Error information collecting system |
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