JPH112666A - テスト回路 - Google Patents
テスト回路Info
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- JPH112666A JPH112666A JP9172873A JP17287397A JPH112666A JP H112666 A JPH112666 A JP H112666A JP 9172873 A JP9172873 A JP 9172873A JP 17287397 A JP17287397 A JP 17287397A JP H112666 A JPH112666 A JP H112666A
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- JP
- Japan
- Prior art keywords
- pll
- reference clock
- output
- subtractor
- clock
- Prior art date
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- Granted
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- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】オシロスコープ等の外部測定機器に頼らなけれ
ば求められなかったPLLのロック判定及びロック所要
時間を容易に算出できるテスト回路をマイクロプロセッ
サに付加することにより、高性能/低電力情報機器の設
計時の設計品質向上を図る半導体集積回路の提供。 【解決手段】PLLに入力する基準クロック、PLLの
出力クロックにそれぞれ同期してカウント値を更新する
第1、第2のカウンタ、第1、第2のカウンタが出力す
るカウント値の差を演算する減算器、減算器の減算結果
出力を基準クロックに同期し過去複数クロック分記憶
し、記憶されている複数の減算結果の値が全て同一であ
るか否かを判定し、同一であればカウント値一致信号
(MATCH信号)を出力する減算結果格納メモリ、を
有する。ロックと判定された際のカウント値を出力する
ことにより、PLLがロックするまでに心要なサイクル
数を算出できる。
ば求められなかったPLLのロック判定及びロック所要
時間を容易に算出できるテスト回路をマイクロプロセッ
サに付加することにより、高性能/低電力情報機器の設
計時の設計品質向上を図る半導体集積回路の提供。 【解決手段】PLLに入力する基準クロック、PLLの
出力クロックにそれぞれ同期してカウント値を更新する
第1、第2のカウンタ、第1、第2のカウンタが出力す
るカウント値の差を演算する減算器、減算器の減算結果
出力を基準クロックに同期し過去複数クロック分記憶
し、記憶されている複数の減算結果の値が全て同一であ
るか否かを判定し、同一であればカウント値一致信号
(MATCH信号)を出力する減算結果格納メモリ、を
有する。ロックと判定された際のカウント値を出力する
ことにより、PLLがロックするまでに心要なサイクル
数を算出できる。
Description
【0001】
【発明の属する技術分野】本発明は位相同期ループ回路
(Phase Locked Loop、以下「PL
L」という)を有する半導体集積回路に関し、特に、P
LLのロック検出、及びPLLがロックするのに必要な
サイクル数を容易に算出することができるようにした半
導体集積回路に関する。
(Phase Locked Loop、以下「PL
L」という)を有する半導体集積回路に関し、特に、P
LLのロック検出、及びPLLがロックするのに必要な
サイクル数を容易に算出することができるようにした半
導体集積回路に関する。
【0002】
【従来の技術】近年、半導体集積回路は動作周波数の高
速化が図られている。特に、高い演算性能が求められる
マイクロプロセッサの動作周波数は急速に高速化が進め
られており、現在、数百MHzで動作するマイクロプロ
セッサも存在する。
速化が図られている。特に、高い演算性能が求められる
マイクロプロセッサの動作周波数は急速に高速化が進め
られており、現在、数百MHzで動作するマイクロプロ
セッサも存在する。
【0003】マイクロプロセッサを使用して情報機器を
設計する場合、マイクロプロセッサの動作周波数の高速
化が実現されているにもかかわらず、性能向上の妨げと
なる幾つかの問題点が生じている。
設計する場合、マイクロプロセッサの動作周波数の高速
化が実現されているにもかかわらず、性能向上の妨げと
なる幾つかの問題点が生じている。
【0004】その問題点の一つは、マイクロプロセッサ
が発するデータ転送要求に対し、データの読み書きに物
理的な動作を必要とする他の周辺機器(ハードディスク
等の各種記憶装置等)のデータ転送速度が追従できず、
マイクロプロセッサが動作を停止してデータ待ち状態と
なることから、情報機器全体の性能向上が図れない。
が発するデータ転送要求に対し、データの読み書きに物
理的な動作を必要とする他の周辺機器(ハードディスク
等の各種記憶装置等)のデータ転送速度が追従できず、
マイクロプロセッサが動作を停止してデータ待ち状態と
なることから、情報機器全体の性能向上が図れない。
【0005】また、情報機器上の他の半導体集積回路
(半導体メモリ、ゲートアレイ等)とマイクロプロセッ
サ間でも動作周波数の格差が広がっており、且つ、情報
機器基盤上の浮遊容量等の負荷による妨げもあって、マ
イクロプロセッサとのデータ転送効率が向上せず、情報
機器全体の性能が向上しない場合もある。
(半導体メモリ、ゲートアレイ等)とマイクロプロセッ
サ間でも動作周波数の格差が広がっており、且つ、情報
機器基盤上の浮遊容量等の負荷による妨げもあって、マ
イクロプロセッサとのデータ転送効率が向上せず、情報
機器全体の性能が向上しない場合もある。
【0006】二つ目の問題点として、コストの問題が存
在する。情報機器上の各種半導体集積回路とのデータ転
送効率を向上するために、基板上に各種の試みを用いる
と、基板設計に必要とする工数が増大し、併せて基板製
造コストも大きくなる。
在する。情報機器上の各種半導体集積回路とのデータ転
送効率を向上するために、基板上に各種の試みを用いる
と、基板設計に必要とする工数が増大し、併せて基板製
造コストも大きくなる。
【0007】また、マイクロプロセッサにクロックを供
給する機器(一般に水晶発振器等)も、高速であるほど
高価であり、情報機器全体の製造コストを上げている。
給する機器(一般に水晶発振器等)も、高速であるほど
高価であり、情報機器全体の製造コストを上げている。
【0008】上記のような問題点を解決するために、近
年のマイクロプロセッサではPLLによって、外部から
の入力クロックを逓倍した内部クロックにて、動作周波
数を上げているものが多い。なお、PLLの機能/構成
自体は公知であるので、ここでは、その説明は省略す
る。
年のマイクロプロセッサではPLLによって、外部から
の入力クロックを逓倍した内部クロックにて、動作周波
数を上げているものが多い。なお、PLLの機能/構成
自体は公知であるので、ここでは、その説明は省略す
る。
【0009】一般に、PLLは、発振開始時(STOP
状態)から発振周波数が安定するまでに、内部のアナロ
グ的な回路が常時動作しており、PLLがロックしてか
らの方が消費電力が小さい。
状態)から発振周波数が安定するまでに、内部のアナロ
グ的な回路が常時動作しており、PLLがロックしてか
らの方が消費電力が小さい。
【0010】ところで、近年、電池駆動の携帯情報機器
用として、高性能/低消費電力のマイクロプロセッサの
需要が高まっている。
用として、高性能/低消費電力のマイクロプロセッサの
需要が高まっている。
【0011】高性能化を実現するためには、他の情報機
器と同様、マイクロプロセッサの動作周波数を上げ、演
算能力を上げている。そして、前述したように、外部周
辺機器とのデータ転送効率の問題、また製品の設計、製
造コストの上昇といった問題を回避するために、PLL
を内蔵しているマイクロプロセッサが多い。
器と同様、マイクロプロセッサの動作周波数を上げ、演
算能力を上げている。そして、前述したように、外部周
辺機器とのデータ転送効率の問題、また製品の設計、製
造コストの上昇といった問題を回避するために、PLL
を内蔵しているマイクロプロセッサが多い。
【0012】また、消費電力を低減するために、通常動
作時の消費電力を下げる工夫を盛り込むのと同様、各種
STOP(ストップ)モードを提供するマイクロプロセ
ッサが開発されている。
作時の消費電力を下げる工夫を盛り込むのと同様、各種
STOP(ストップ)モードを提供するマイクロプロセ
ッサが開発されている。
【0013】STOPモードは大別して、PLLも含め
マイクロプロセッサを全停止させるモード、PLLは動
作しているが他の回路をストップ(停止)させるモード
等がある。
マイクロプロセッサを全停止させるモード、PLLは動
作しているが他の回路をストップ(停止)させるモード
等がある。
【0014】また電池駆動型の携帯情報機器の電池の寿
命を延ばすためには、PLLも含めマイクロプロセッサ
を全て停止させることがよいと一般的に考えられてい
る。
命を延ばすためには、PLLも含めマイクロプロセッサ
を全て停止させることがよいと一般的に考えられてい
る。
【0015】しかしながら、PLLを含めマイクロプロ
セッサを全停止させた場合、マイクロプロセッサが再起
動するためには、PLLがロックする迄の時間が必要と
なる。情報機器の性能指標に一般的に用いられるCPI
(Cycle per Instruction)に対
し高い値を示すマイクロプロセッサを使用したとして
も、PLLがロックする迄の時間が大きなものであれ
ば、実使用上の演算性能が上がったとは言えない。
セッサを全停止させた場合、マイクロプロセッサが再起
動するためには、PLLがロックする迄の時間が必要と
なる。情報機器の性能指標に一般的に用いられるCPI
(Cycle per Instruction)に対
し高い値を示すマイクロプロセッサを使用したとして
も、PLLがロックする迄の時間が大きなものであれ
ば、実使用上の演算性能が上がったとは言えない。
【0016】また、前記の通り、PLLがロックする
迄、PLLそのものが消費する電力は、PLLがロック
している状態よりも大きいため、結果的に、バッテリ駆
動型情報機器等の電池の寿命を短くする可能性がある。
これらの問題を解決するためには、PLLがロックする
迄の所要時間、及び消費電力の特性を踏まえた上で、各
種STOPモードを実使用条件に併せて効率的に使用す
るのがもっとも良いと考えられている。
迄、PLLそのものが消費する電力は、PLLがロック
している状態よりも大きいため、結果的に、バッテリ駆
動型情報機器等の電池の寿命を短くする可能性がある。
これらの問題を解決するためには、PLLがロックする
迄の所要時間、及び消費電力の特性を踏まえた上で、各
種STOPモードを実使用条件に併せて効率的に使用す
るのがもっとも良いと考えられている。
【0017】ところが、これまでのマイクロプロセッサ
では、PLLのロック検出、PLLがロックする迄の所
要時間、ロックする迄の消費電力を容易に算出する機能
を有するものが存在しない。
では、PLLのロック検出、PLLがロックする迄の所
要時間、ロックする迄の消費電力を容易に算出する機能
を有するものが存在しない。
【0018】よってPDA(パーソナルデジタルアシス
タンツ)等、低電力情報機器の設計の際に、対象MPU
(マイクロプロセッサ)が有するPLLの諸特性の実力
が不明である場合が多いため、十分な電力設計が行うこ
とが難しくなっている。
タンツ)等、低電力情報機器の設計の際に、対象MPU
(マイクロプロセッサ)が有するPLLの諸特性の実力
が不明である場合が多いため、十分な電力設計が行うこ
とが難しくなっている。
【0019】PLLのロック検出に関連する公知文献と
して、例えば特開平7−95061号公報には、デジタ
ル回路で構成でき、且つノイズの影響などを受けること
なく的確にロック検出が可能としたロック検出回路の構
成が提案されている。
して、例えば特開平7−95061号公報には、デジタ
ル回路で構成でき、且つノイズの影響などを受けること
なく的確にロック検出が可能としたロック検出回路の構
成が提案されている。
【0020】この従来のロック検出回路の構成、及び動
作原理を概説すると、PLLに入力される基準クロッ
ク、及びVCO(電圧制御発振器)の出力クロックに同
期してカウント値を更新するカウンタを設ける。
作原理を概説すると、PLLに入力される基準クロッ
ク、及びVCO(電圧制御発振器)の出力クロックに同
期してカウント値を更新するカウンタを設ける。
【0021】まず上記したロック検出と同等の回路にて
ロック検出を簡略的に行った後、前記の各カウンタにリ
セット信号を入力し、カウント値の初期化を行った後、
ある一定期間、基準クロックにてカウンタのカウント値
を更新し、結果を保持しておく。次に基準クロックにて
カウンタを動作させた際と同じ期間、VCO出力クロッ
クにてカウンタのカウント値を更新し、結果を保持す
る。基準クロック、VCO出力クロックが同一周波数で
あれば、一定期間にカウントされるカウント値は同一で
あるので、二つのカウンタのカウント値を比較し、一致
しているならばロック検出信号を出力している。
ロック検出を簡略的に行った後、前記の各カウンタにリ
セット信号を入力し、カウント値の初期化を行った後、
ある一定期間、基準クロックにてカウンタのカウント値
を更新し、結果を保持しておく。次に基準クロックにて
カウンタを動作させた際と同じ期間、VCO出力クロッ
クにてカウンタのカウント値を更新し、結果を保持す
る。基準クロック、VCO出力クロックが同一周波数で
あれば、一定期間にカウントされるカウント値は同一で
あるので、二つのカウンタのカウント値を比較し、一致
しているならばロック検出信号を出力している。
【0022】
【発明が解決しようとする課題】これまでPLLのロッ
ク判定、ロック所要サイクル数を求めるためにはオシロ
スコープ等の外部測定機器に頼らなければ不可能であっ
た。
ク判定、ロック所要サイクル数を求めるためにはオシロ
スコープ等の外部測定機器に頼らなければ不可能であっ
た。
【0023】また上記特開平7−95061号公報記載
の回路では、ロック検出そのものは判定できるが、ロッ
クに必要なサイクル数を算出することは不可能である。
の回路では、ロック検出そのものは判定できるが、ロッ
クに必要なサイクル数を算出することは不可能である。
【0024】PLLを内蔵し、かつSTOPモードの機
能を有したマイクロプロセッサを用いてPDA等の電池
駆動の情報機器を設計/製造する場合、高性能化、低消
費電力化を推進するためには、PLLがロックする迄の
所要サイクル数、電力等の諸特性をふまえた上で設計す
ることは不可欠であるが、実際に、前記諸特性を容易に
算出するための手段が存在していないというのが現状で
ある。
能を有したマイクロプロセッサを用いてPDA等の電池
駆動の情報機器を設計/製造する場合、高性能化、低消
費電力化を推進するためには、PLLがロックする迄の
所要サイクル数、電力等の諸特性をふまえた上で設計す
ることは不可欠であるが、実際に、前記諸特性を容易に
算出するための手段が存在していないというのが現状で
ある。
【0025】したがって、本発明は、上記した問題点に
鑑みてなされたものであって、その目的は、従来、オシ
ロスコープ等の外部測定機器に頼らなければ不可能であ
ったPLLのロック判定、及びロック所要サイクル数
(所要時間)を、容易に算出できるテスト回路をマイク
ロプロセッサに付加することにより、高性能/低電力の
情報機器を設計時の設計品質の向上を図るようにした半
導体集積回路装置を提供することにある。
鑑みてなされたものであって、その目的は、従来、オシ
ロスコープ等の外部測定機器に頼らなければ不可能であ
ったPLLのロック判定、及びロック所要サイクル数
(所要時間)を、容易に算出できるテスト回路をマイク
ロプロセッサに付加することにより、高性能/低電力の
情報機器を設計時の設計品質の向上を図るようにした半
導体集積回路装置を提供することにある。
【0026】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、位相同期ループ回路(Phase Lo
cked Loop、以下「PLL」という)を有する
半導体集積回路内にて構成されるテスト回路であって、
PLLの出力クロック、及び前記PLLに入力する基準
クロックにそれぞれ同期してカウント値を更新する第
1、及び第2のカウンタと、前記第1、及び第2のカウ
ンタが出力するカウント値の差を演算する減算器と、前
記減算器の減算結果出力を、前記基準クロックに同期し
て過去複数クロック分を記憶し、記憶されている複数の
減算結果の値が全て同一であるか否かを判定し、同一で
あればカウント値一致信号(「MATCH信号」とい
う)を出力する減算結果記憶手段と、を有することを特
徴とする。
め、本発明は、位相同期ループ回路(Phase Lo
cked Loop、以下「PLL」という)を有する
半導体集積回路内にて構成されるテスト回路であって、
PLLの出力クロック、及び前記PLLに入力する基準
クロックにそれぞれ同期してカウント値を更新する第
1、及び第2のカウンタと、前記第1、及び第2のカウ
ンタが出力するカウント値の差を演算する減算器と、前
記減算器の減算結果出力を、前記基準クロックに同期し
て過去複数クロック分を記憶し、記憶されている複数の
減算結果の値が全て同一であるか否かを判定し、同一で
あればカウント値一致信号(「MATCH信号」とい
う)を出力する減算結果記憶手段と、を有することを特
徴とする。
【0027】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明は、その好ましい実施の形
態において、位相同期ループ回路(Phase Loc
ked Loop、以下「PLL」という)のロック検
出を行うテスト回路において、PLLに入力する基準ク
ロック、及びPLLの出力クロックにそれぞれ同期して
カウント値を更新する第1、及び第2のカウンタ(図1
の11、12)と、第1、及び第2のカウンタが出力す
るカウント値の差を演算する減算器(図1の13)と、
この減算器の減算結果出力を、基準クロックに同期し
て、過去複数クロック分を記憶し、記憶されている複数
の減算結果の値が全て同一である時にロック検出信号を
出力する減算結果記憶手段(図1の14)と、を備えて
構成される。本発明の実施の形態においては、ロックと
判定された際のカウント値を出力することにより、PL
Lがロックするまでに心要としたサイクル数を算出する
ことが可能となる。
いて以下に説明する。本発明は、その好ましい実施の形
態において、位相同期ループ回路(Phase Loc
ked Loop、以下「PLL」という)のロック検
出を行うテスト回路において、PLLに入力する基準ク
ロック、及びPLLの出力クロックにそれぞれ同期して
カウント値を更新する第1、及び第2のカウンタ(図1
の11、12)と、第1、及び第2のカウンタが出力す
るカウント値の差を演算する減算器(図1の13)と、
この減算器の減算結果出力を、基準クロックに同期し
て、過去複数クロック分を記憶し、記憶されている複数
の減算結果の値が全て同一である時にロック検出信号を
出力する減算結果記憶手段(図1の14)と、を備えて
構成される。本発明の実施の形態においては、ロックと
判定された際のカウント値を出力することにより、PL
Lがロックするまでに心要としたサイクル数を算出する
ことが可能となる。
【0028】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【0029】[実施例1]図1は、本発明の一実施例の
構成を示すブロック図である。図1を参照すると、本実
施例のテスト回路(ロック検出回路)100は、基準ク
ロックに同期してカウント値を更新する第1カウンタ1
1と、PLL10内のVCO(電圧制御型発振器)の出
力を分周器(不図示)を介してPLL10内の位相周波
数差検出器(PFD(不図示))に入力されるクロック
(以下「フイードバッククロック」という)に同期して
カウント値を更新する第2のカウンタ12と、第1、及
び第2のカウンタ11、12がそれぞれ出力するカウン
ト値(基準クロックカウント値、フィードバッククロッ
クカウント値)の差を演算する減算器13と、減算器1
3の減算結果出力を、基準クロックに同期して、過去複
数クロック分を記憶し、記憶されている複数の減算結果
の値が全て同一である時にロック検出信号を出力する減
算結果メモリ14と、を備えて構成されている。
構成を示すブロック図である。図1を参照すると、本実
施例のテスト回路(ロック検出回路)100は、基準ク
ロックに同期してカウント値を更新する第1カウンタ1
1と、PLL10内のVCO(電圧制御型発振器)の出
力を分周器(不図示)を介してPLL10内の位相周波
数差検出器(PFD(不図示))に入力されるクロック
(以下「フイードバッククロック」という)に同期して
カウント値を更新する第2のカウンタ12と、第1、及
び第2のカウンタ11、12がそれぞれ出力するカウン
ト値(基準クロックカウント値、フィードバッククロッ
クカウント値)の差を演算する減算器13と、減算器1
3の減算結果出力を、基準クロックに同期して、過去複
数クロック分を記憶し、記憶されている複数の減算結果
の値が全て同一である時にロック検出信号を出力する減
算結果メモリ14と、を備えて構成されている。
【0030】リセット入力端子からリセット信号を入力
して第1、第2のカウンタ11、12が初期化(カウン
ト値=0)を行う。
して第1、第2のカウンタ11、12が初期化(カウン
ト値=0)を行う。
【0031】第1のカウンタ11、及び第2のカウンタ
12は、それぞれの入力クロックの立ち上がりエッジ同
期のカウンタである。カウンタの構成はPLLが動作開
始してからロック終了迄に必要な基準クロック数より、
大きな値をカウントできるビット幅で構成する必要があ
る。必要な基準クロック数はPLL設計時より、ある程
度の見積もりが可能である。設計されたPLLによって
ロックに必要とするサイクル数は異なるので、本実施例
では任意のビット数nで構成する。
12は、それぞれの入力クロックの立ち上がりエッジ同
期のカウンタである。カウンタの構成はPLLが動作開
始してからロック終了迄に必要な基準クロック数より、
大きな値をカウントできるビット幅で構成する必要があ
る。必要な基準クロック数はPLL設計時より、ある程
度の見積もりが可能である。設計されたPLLによって
ロックに必要とするサイクル数は異なるので、本実施例
では任意のビット数nで構成する。
【0032】図1において、減算器13、減算結果格納
メモリ14も同一ビット幅(nビット)で構成される。
メモリ14も同一ビット幅(nビット)で構成される。
【0033】次に本実施例の動作について説明する。
【0034】基準クロックに所定のクロックを入力す
る。第1のカウンタ11のカウント値、及び第2のカウ
ンタ12のカウント値は、それぞれ基準クロックCL
K、及びフィードバッククロックFB−CLKの立ち上
がり毎に、カウント値を1ずつ更新していく。
る。第1のカウンタ11のカウント値、及び第2のカウ
ンタ12のカウント値は、それぞれ基準クロックCL
K、及びフィードバッククロックFB−CLKの立ち上
がり毎に、カウント値を1ずつ更新していく。
【0035】第1のカウンタ11、及び第2のカウンタ
12は逐次そのカウント値を、減算器13の第1、第2
の入力端IN1、IN2に出力し、減算器13は入力さ
れたカウント値の差分を演算し、結果を減算結果格納メ
モリ14に転送する。
12は逐次そのカウント値を、減算器13の第1、第2
の入力端IN1、IN2に出力し、減算器13は入力さ
れたカウント値の差分を演算し、結果を減算結果格納メ
モリ14に転送する。
【0036】演算結果格納メモリ14は、減算器13に
おける減算結果を格納する複数個のエントリで構成され
ている。エントリの数は任意とされ、本実施例では、図
2に示すように、エントリ0からエントリm−1の計m
個として、以下にその動作を説明する。
おける減算結果を格納する複数個のエントリで構成され
ている。エントリの数は任意とされ、本実施例では、図
2に示すように、エントリ0からエントリm−1の計m
個として、以下にその動作を説明する。
【0037】減算結果格納メモリ14は、リセット信号
RESETの入力により初期化される。減算結果格納メ
モリ14に、外部からRESET信号が入力されると、
エントリ0は全ビット値1を保持し、エントリ0以外の
エントリ1〜エントリm−1は全ビット値0を保持す
る。
RESETの入力により初期化される。減算結果格納メ
モリ14に、外部からRESET信号が入力されると、
エントリ0は全ビット値1を保持し、エントリ0以外の
エントリ1〜エントリm−1は全ビット値0を保持す
る。
【0038】次に減算器13より逐次、減算結果が入力
され、基準クロックCLKの立ち下がりエッジに同期し
て、エントリ0にて減算結果を保持する。
され、基準クロックCLKの立ち下がりエッジに同期し
て、エントリ0にて減算結果を保持する。
【0039】エントリ1以降のエントリは、前段のエン
トリが保持していた値を基準クロックCLKの立ち下が
りエッジ毎に、逐次、後段のエントリにデータをシフト
して、各エントリで保持する。
トリが保持していた値を基準クロックCLKの立ち下が
りエッジ毎に、逐次、後段のエントリにデータをシフト
して、各エントリで保持する。
【0040】つまり、各エントリは初期化後、減算器1
3が出力する結果を、クロック端子CLKに入力される
基準クロック立ち下がりエッジ毎に、先読み先出しメモ
リ(First In First Out、FIF
O)と同様な動作を行い、エントリ0からエントリm−
1まで順次値をシフトさせ記憶する。
3が出力する結果を、クロック端子CLKに入力される
基準クロック立ち下がりエッジ毎に、先読み先出しメモ
リ(First In First Out、FIF
O)と同様な動作を行い、エントリ0からエントリm−
1まで順次値をシフトさせ記憶する。
【0041】また、エントリ1〜エントリm−1迄は、
自信が保持している値が更新されると、自身が保持して
いる値とエントリ0が保持している値とを比較し、一致
した場合、MAT出力より論理値“1”を出力する。
自信が保持している値が更新されると、自身が保持して
いる値とエントリ0が保持している値とを比較し、一致
した場合、MAT出力より論理値“1”を出力する。
【0042】エントリ0を除く各エントリの全MAT出
力の論理積(AND)をとり、MATCH信号として外
部に出力する。
力の論理積(AND)をとり、MATCH信号として外
部に出力する。
【0043】MATCH信号は、エントリ0〜エントリ
m−1迄の全エントリが一致した場合のみ論理値“1”
となる。
m−1迄の全エントリが一致した場合のみ論理値“1”
となる。
【0044】再び図1を参照して、PLLが動作を開始
した直後は、基準クロックCLKとフィードバッククロ
ックFB−CLKの周波数が異なり、かつフィードバッ
ククロックFB−CLKの周波数は一定でないことか
ら、それぞれのクロックに同期して値を更新する、第
1、第2のカウンタ11、12は、ある一定期間中に更
新されたカウント数が異なる。
した直後は、基準クロックCLKとフィードバッククロ
ックFB−CLKの周波数が異なり、かつフィードバッ
ククロックFB−CLKの周波数は一定でないことか
ら、それぞれのクロックに同期して値を更新する、第
1、第2のカウンタ11、12は、ある一定期間中に更
新されたカウント数が異なる。
【0045】このため、減算器13が出力する、第1の
カウンタ11、及び第2のカウンタ12のカウント値の
差分も、一方のカウンタの値が更新する度に異なる。
カウンタ11、及び第2のカウンタ12のカウント値の
差分も、一方のカウンタの値が更新する度に異なる。
【0046】ある程度の時間が経過し、PLLがロック
した状態になると、フィードバッククロックFB−CL
Kの周波数は基準クロックCLKと同じになるので、あ
る一定期間中に更新されたカウント値は同じになる。す
なわち、減算器13が出力する減算結果も常に一定とな
る。
した状態になると、フィードバッククロックFB−CL
Kの周波数は基準クロックCLKと同じになるので、あ
る一定期間中に更新されたカウント値は同じになる。す
なわち、減算器13が出力する減算結果も常に一定とな
る。
【0047】上記の動作をタイミングチャートで表す
と、図3に示すようなものとなる。図3では、RESE
T信号により、本実施例の各回路を初期化した後、基準
クロックを入力し、その後の各信号のデータの遷移状態
を示している。
と、図3に示すようなものとなる。図3では、RESE
T信号により、本実施例の各回路を初期化した後、基準
クロックを入力し、その後の各信号のデータの遷移状態
を示している。
【0048】本実施例は、一定期間中、減算器13が出
力する結果を、減算結果格納メモリ14を用いて保持
し、減算結果が常に一定であるかを減算結果格納メモリ
14内で比較し、減算結果が全て等しければ、MATC
H信号を出力することで、PLLのロック検出を行う。
力する結果を、減算結果格納メモリ14を用いて保持
し、減算結果が常に一定であるかを減算結果格納メモリ
14内で比較し、減算結果が全て等しければ、MATC
H信号を出力することで、PLLのロック検出を行う。
【0049】またMATCH信号が論理値“1”を出力
した際の、第1のカウンタ11のカウント値を読み出す
ことにより、PLLがロックする迄の所要クロック数を
算出することが可能となる。
した際の、第1のカウンタ11のカウント値を読み出す
ことにより、PLLがロックする迄の所要クロック数を
算出することが可能となる。
【0050】本実施例では、減算結果格納メモリ14内
のエントリをm個と任意の実数で構成しているが、mの
値が大きいほど、ロック検出の精度があがる。
のエントリをm個と任意の実数で構成しているが、mの
値が大きいほど、ロック検出の精度があがる。
【0051】本実施例の回路を、半導体集積回路内にイ
ンプリメントする際には、本実施例の回路搭載によるチ
ップ面積のオーバーヘッド等を考慮し、個々の半導体集
積回路の仕様に併せて設定するのが望ましい。
ンプリメントする際には、本実施例の回路搭載によるチ
ップ面積のオーバーヘッド等を考慮し、個々の半導体集
積回路の仕様に併せて設定するのが望ましい。
【0052】[実施例2]本発明の第2の実施例とし
て、PLLがロックする迄に消費した電力を求める方式
を説明する。本実施例の目的はPLLがロックする迄の
平均消費電力の算出であり、図4に、その回路構成を示
す。
て、PLLがロックする迄に消費した電力を求める方式
を説明する。本実施例の目的はPLLがロックする迄の
平均消費電力の算出であり、図4に、その回路構成を示
す。
【0053】前記第1の実施例にて説明したとおり、R
ESET信号が入力され、各回路は初期化される。
ESET信号が入力され、各回路は初期化される。
【0054】その後、基準クロックを入力し、時間が経
過すると、PLLがロックし、ロック検出信号であるM
ATCH信号が論理値“0”から論理値“1”へと状態
が遷移する。
過すると、PLLがロックし、ロック検出信号であるM
ATCH信号が論理値“0”から論理値“1”へと状態
が遷移する。
【0055】上記ロック検出信号を基準クロックにて同
期化し、基準クロック1サイクル分のパルス(論理値
“1”)を、第1、第2のラッチ45、46にて生成す
る。
期化し、基準クロック1サイクル分のパルス(論理値
“1”)を、第1、第2のラッチ45、46にて生成す
る。
【0056】第2のラッチ46の出力はPLL40のS
TOP端子に入力され、第2のラッチ46からのパルス
にて、PLL40の内部状態を初期化し、一時発振を停
止させる。この動作に伴い、第2のカウンタ42はカウ
ントを停止するが、第1のカウンタ41は基準クロック
にてカウント値を更新するのでカウント値が更新され、
減算器43の出力結果は、随時、異なる値を出力する。
TOP端子に入力され、第2のラッチ46からのパルス
にて、PLL40の内部状態を初期化し、一時発振を停
止させる。この動作に伴い、第2のカウンタ42はカウ
ントを停止するが、第1のカウンタ41は基準クロック
にてカウント値を更新するのでカウント値が更新され、
減算器43の出力結果は、随時、異なる値を出力する。
【0057】よって減算結果格納メモリ44内の各エン
トリが保持する値は、それぞれ異なるものとなり、ロッ
ク検出信号は論理値“1”から論理値“0”へと状態が
遷移する。
トリが保持する値は、それぞれ異なるものとなり、ロッ
ク検出信号は論理値“1”から論理値“0”へと状態が
遷移する。
【0058】ロック検出信号が論理値“0”へと状態遷
移したことにより、PLL40は、再度、ロックするま
で動作を位相比較を行い、周波数を変動させ、PLLを
ロック状態とする。
移したことにより、PLL40は、再度、ロックするま
で動作を位相比較を行い、周波数を変動させ、PLLを
ロック状態とする。
【0059】再度、PLLがロックすれば、上記の通リ
PLLを強制的に初期化する。これらの動作は、無限に
繰り返されることとなり、この状態のPLLの動作電流
をLSlテスタなどの測定器にて外部測定することによ
り、PLLがロックするまでの消費電力を算出すること
が可能となる。
PLLを強制的に初期化する。これらの動作は、無限に
繰り返されることとなり、この状態のPLLの動作電流
をLSlテスタなどの測定器にて外部測定することによ
り、PLLがロックするまでの消費電力を算出すること
が可能となる。
【0060】
【発明の効果】以上説明したように、本発明によれば、
従来、オシロスコープ等の外部測定機器に頼らなければ
測定不可能であった、PLLのロック判定、及びロック
所要サイクルを容易に算出することができる、という効
果を奏する。
従来、オシロスコープ等の外部測定機器に頼らなければ
測定不可能であった、PLLのロック判定、及びロック
所要サイクルを容易に算出することができる、という効
果を奏する。
【0061】また、本発明によれば、PLLがロックす
るまでの消費電力の算出を容易とするという効果を奏す
る。
るまでの消費電力の算出を容易とするという効果を奏す
る。
【0062】さらに、本発明によれば、上記の機能が付
加されたことにより、PLLを内蔵し、かつSTOPモ
ードの機能を有したマイクロプロセッサを用いて高性能
/低電力の情報機器を設計/製造する場合、PLLがロ
ックする迄の所要サイクル数、電力等の諸特性をふまえ
た上で設計することが可能となり、設計品質を高めるこ
とができる。
加されたことにより、PLLを内蔵し、かつSTOPモ
ードの機能を有したマイクロプロセッサを用いて高性能
/低電力の情報機器を設計/製造する場合、PLLがロ
ックする迄の所要サイクル数、電力等の諸特性をふまえ
た上で設計することが可能となり、設計品質を高めるこ
とができる。
【図1】本発明の第1の実施例の構成を示すブロック図
である。
である。
【図2】本発明の第1の実施例における減算結果格納メ
モリブロック図である。
モリブロック図である。
【図3】本発明の第1の実施例の動作を説明するタイミ
ングチャートであり、PLL発振開始からのカウンタ、
減算器、減算結果格納メモリの状態遷移を示すタイミン
グチャートである。
ングチャートであり、PLL発振開始からのカウンタ、
減算器、減算結果格納メモリの状態遷移を示すタイミン
グチャートである。
【図4】本発明の第2の実施例の構成を示す図である。
10、40 PLL 11、41 第1のカウンタ 12、42 第2のカウンタ 13、43 減算器 14、44 減算結果格納メモリ 45、46 ラッチ
Claims (4)
- 【請求項1】位相同期ループ回路(Phase Loc
ked Loop、以下「PLL」という)を有する半
導体集積回路内にて構成されるテスト回路であって、 前記PLLに入力する基準クロック、及び前記PLLの
出力クロックにそれぞれ同期してカウント値を更新する
第1、及び第2のカウンタと、 前記第1、及び第2のカウンタが出力するカウント値の
差を演算する減算器と、 前記減算器の減算結果出力を、前記基準クロックに同期
して過去複数クロック分を記憶し、記憶されている複数
の減算結果の値が全て同一であるか否かを判定し、同一
であればカウント値一致信号(「MATCH信号」とい
う)を出力する減算結果記憶手段と、 を有することを特徴とするテスト回路。 - 【請求項2】位相同期ループ回路(Phase Loc
ked Loop、以下「PLL」という)のロック検
出を行うテスト回路において、 前記PLLに入力する基準クロック、及び前記PLLの
出力クロックにそれぞれ同期してカウント値を更新する
第1、及び第2のカウンタと、 前記第1、及び第2のカウンタが出力するカウント値の
差を演算する減算器と、 前記減算器の減算結果出力を、前記基準クロックに同期
して、過去複数クロック分を記憶し、記憶されている複
数の減算結果の値が全て同一である時にロック検出信号
を出力する減算結果記憶手段と、 を有することを特徴とするテスト回路。 - 【請求項3】前記減算結果格納手段が、前記複数クロッ
ク分の段数の記憶部(「エントリ」という)を有し、前
記基準クロック入力に同期して前段のエントリの保持デ
ータをら次段のエントリに転送する、ことを特徴とする
請求項2記載のテスト回路。 - 【請求項4】前記ロック検出信号のラッチ出力により前
記PLLがロックした場合、前記PLLを強制的に初期
化し、再び前記PLLのロック検出動作が開始し、これ
らの動作を繰り返し、この状態での前記PLLの動作電
流を外部測定することにより、前記PLLがロックする
までの消費電力を算出することを可能としたことを特徴
とする請求項2記載のテスト回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9172873A JP2998703B2 (ja) | 1997-06-13 | 1997-06-13 | テスト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9172873A JP2998703B2 (ja) | 1997-06-13 | 1997-06-13 | テスト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH112666A true JPH112666A (ja) | 1999-01-06 |
JP2998703B2 JP2998703B2 (ja) | 2000-01-11 |
Family
ID=15949897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9172873A Expired - Fee Related JP2998703B2 (ja) | 1997-06-13 | 1997-06-13 | テスト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2998703B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1249936A2 (en) * | 2001-04-10 | 2002-10-16 | Nec Corporation | Lock detection circuit |
US6621352B2 (en) | 2000-10-30 | 2003-09-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JP2008035217A (ja) * | 2006-07-28 | 2008-02-14 | Asahi Kasei Electronics Co Ltd | 周波数比較回路、pll周波数シンセサイザテスト回路及びそのテスト方法 |
JP2008035048A (ja) * | 2006-07-27 | 2008-02-14 | Asahi Kasei Electronics Co Ltd | 周波数比較回路、pll周波数シンセサイザテスト回路及びそのテスト方法 |
-
1997
- 1997-06-13 JP JP9172873A patent/JP2998703B2/ja not_active Expired - Fee Related
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6621352B2 (en) | 2000-10-30 | 2003-09-16 | Hitachi, Ltd. | Semiconductor integrated circuit device |
EP1249936A2 (en) * | 2001-04-10 | 2002-10-16 | Nec Corporation | Lock detection circuit |
JP2002314409A (ja) * | 2001-04-10 | 2002-10-25 | Nec Corp | ロック検出回路 |
EP1249936A3 (en) * | 2001-04-10 | 2005-04-13 | NEC Electronics Corporation | Lock detection circuit |
JP2008035048A (ja) * | 2006-07-27 | 2008-02-14 | Asahi Kasei Electronics Co Ltd | 周波数比較回路、pll周波数シンセサイザテスト回路及びそのテスト方法 |
JP2008035217A (ja) * | 2006-07-28 | 2008-02-14 | Asahi Kasei Electronics Co Ltd | 周波数比較回路、pll周波数シンセサイザテスト回路及びそのテスト方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2998703B2 (ja) | 2000-01-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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