JPH11265169A - Liquid crystal display, array substrate and driving method for array substrate - Google Patents
Liquid crystal display, array substrate and driving method for array substrateInfo
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- JPH11265169A JPH11265169A JP6723098A JP6723098A JPH11265169A JP H11265169 A JPH11265169 A JP H11265169A JP 6723098 A JP6723098 A JP 6723098A JP 6723098 A JP6723098 A JP 6723098A JP H11265169 A JPH11265169 A JP H11265169A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、信号線に供給する
信号電圧の極性を周期的に切り換える液晶表示装置等の
駆動技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving technique for a liquid crystal display or the like that periodically switches the polarity of a signal voltage supplied to a signal line.
【0002】[0002]
【従来の技術】液晶層に対して常に同じ方向に電圧を印
加すると、液晶の配列が固まって液晶の動きが鈍くな
り、黒ずんだ表示になる。このため、液晶層に印加する
電圧を、1フレーム(1画面)単位、1水平ライン単
位、1垂直ライン端子、あるいは1画素単位で反転させ
る交流駆動方式を採用した液晶表示装置が提案されてい
る。一方、ポリシリコンTFTは、周辺駆動回路の一部
をガラス基板上に一体に形成できるという特徴を有す
る。ポリシリコンTFTを用いた交流駆動方式の液晶表
示装置は、外部から、正極性用のアナログ画素データと
負極性用のアナログ画素データを所定のタイミングで供
給し、駆動回路内部で、いずれか一方の極性のアナログ
画素データを選択してサンプルホールド回路に導く。サ
ンプルホールド回路は信号線ごとに設けられ、所定のタ
イミングでアナログ画素データを保持して対応する信号
線に供給する。各信号線に供給されたアナログ画素デー
タは、画素TFTを介して画素電極に導かれる。2. Description of the Related Art When a voltage is always applied to a liquid crystal layer in the same direction, the arrangement of the liquid crystal is solidified and the movement of the liquid crystal is slowed down, resulting in a dark display. For this reason, there has been proposed a liquid crystal display device employing an AC driving method in which the voltage applied to the liquid crystal layer is inverted in units of one frame (one screen), one horizontal line, one vertical line terminal, or one pixel. . On the other hand, the polysilicon TFT has a feature that a part of the peripheral driving circuit can be integrally formed on a glass substrate. An AC driving type liquid crystal display device using polysilicon TFTs supplies analog pixel data for positive polarity and analog pixel data for negative polarity at a predetermined timing from the outside, and either one of them is provided inside the drive circuit. Polarity analog pixel data is selected and guided to a sample and hold circuit. The sample and hold circuit is provided for each signal line, holds analog pixel data at a predetermined timing, and supplies the analog pixel data to the corresponding signal line. The analog pixel data supplied to each signal line is guided to a pixel electrode via a pixel TFT.
【0003】サンプルホールド回路内には通常、アナロ
グスイッチが設けられ、1水平ラインの表示期間内に1
回だけオンする。実際には、アナログスイッチがオフす
る直前のデータバスライン上の画素データがサンプルホ
ールド回路内で保持される。より詳細には、各信号線に
対応して2個ずつアナログスイッチが設けられ、一方の
アナログスイッチは正極性の画素データを供給するデー
タバスラインに接続され、他方のアナログスイッチは負
極性の画素データを供給するデータバスラインに接続さ
れる。An analog switch is usually provided in the sample-and-hold circuit, and one analog switch is provided in one horizontal line display period.
Turn on only once. Actually, the pixel data on the data bus line immediately before the analog switch is turned off is held in the sample and hold circuit. More specifically, two analog switches are provided for each signal line. One analog switch is connected to a data bus line for supplying pixel data of a positive polarity, and the other analog switch is a pixel switch for a negative polarity. It is connected to a data bus line that supplies data.
【0004】図4は従来の液晶表示装置の動作タイミン
グ図である。図4には、画素の表示周期に対応したシフ
トクロック、画素の表示タイミングを決めるシフトレジ
スタを動作させるためのスタートパルス信号、シフトレ
ジスタから出力される制御パルス信号、極性切換信号、
正極性および負極性のデータバスラインの各タイミング
波形が示されている。FIG. 4 is an operation timing chart of a conventional liquid crystal display device. FIG. 4 shows a shift clock corresponding to the display cycle of the pixel, a start pulse signal for operating the shift register that determines the display timing of the pixel, a control pulse signal output from the shift register, a polarity switching signal,
Each timing waveform of the positive and negative data bus lines is shown.
【0005】図4に示すように、シフトレジスタは、シ
フトクロックの1周期分ずつ位相をずらして、制御パル
ス信号を出力する。制御パルス信号がハイレベルの間だ
け、対応するアナログスイッチがオンする。また、各デ
ータバスラインに供給される画素データの周期は、制御
パルス信号のタイミングに同期しており、制御パルス信
号がハイレベルのときにアナログスイッチがオンして、
データバスライン上の画素データが信号線に供給され
る。As shown in FIG. 4, the shift register outputs a control pulse signal by shifting the phase by one cycle of the shift clock. The corresponding analog switch is turned on only while the control pulse signal is at the high level. The cycle of the pixel data supplied to each data bus line is synchronized with the timing of the control pulse signal, and when the control pulse signal is at a high level, the analog switch is turned on,
Pixel data on the data bus line is supplied to the signal line.
【0006】例えば、図4の時刻T1〜T2の間は、信
号線S1に対応する制御パルス信号G1がハイレベルに
なり、正極性用のデータバスラインにはデータS1(+)
が、負極性用のデータバスラインにはデータS1(-)が
供給される。したがって、信号線S1には、極性切換信
号の論理に応じて、データS1(+),S1(-)のいずれか
一方が供給される。For example, between times T1 and T2 in FIG. 4, the control pulse signal G1 corresponding to the signal line S1 becomes high level, and the data S1 (+) is applied to the data bus line for positive polarity.
However, data S1 (−) is supplied to the data bus line for negative polarity. Therefore, one of the data S1 (+) and S1 (-) is supplied to the signal line S1 according to the logic of the polarity switching signal.
【0007】また、図4の時刻T2〜T3の間は、信号
線S2に対応する制御パルス信号G2がハイレベルにな
り、正極性用のデータバスラインにはデータS2(+)
が、負極性用のデータバスラインにはデータS2(-)が
供給される。したがって、信号線S2には、極性切換信
号の論理に応じて、データS2(+),S2(-)のいずれか
一方が供給される。[0007] Between times T2 and T3 in FIG. 4, the control pulse signal G2 corresponding to the signal line S2 is at a high level, and the data bus line for positive polarity has data S2 (+).
However, the data S2 (−) is supplied to the data bus line for the negative polarity. Therefore, one of the data S2 (+) and S2 (-) is supplied to the signal line S2 according to the logic of the polarity switching signal.
【0008】[0008]
【発明が解決しようとする課題】データバスラインには
多数のサンプルホールド回路が接続されるため、データ
バスライン上の信号波形は一般になまっている。このた
め、図5に示すように、アナログスイッチがオフする直
前にデータバスライン上の信号電圧が所望の電圧に達し
ない場合があり、このような場合には、サンプルホール
ド回路に保持される電圧が本来の電圧よりも低くなり、
輝度が低下してしまう。Since a large number of sample-and-hold circuits are connected to the data bus line, the signal waveform on the data bus line is generally distorted. Therefore, as shown in FIG. 5, the signal voltage on the data bus line may not reach a desired voltage immediately before the analog switch is turned off. In such a case, the voltage held in the sample-and-hold circuit may be reduced. Becomes lower than the original voltage,
The brightness is reduced.
【0009】また、データバスラインの負荷が重いと信
号が遅延するため、最悪の場合には、アナログスイッチ
のオン期間に本来表示すべき画素データが間に合わず、
直前画素のデータがサンプルホールド回路に保持される
おそれがある。このような場合、画像が2重に映るゴー
スト現象が起こり、液晶の表示品質が著しく低下する。If the load on the data bus line is heavy, the signal is delayed. In the worst case, the pixel data to be displayed during the on-period of the analog switch is not enough.
The data of the immediately preceding pixel may be held in the sample and hold circuit. In such a case, a ghost phenomenon in which an image is double reflected occurs, and the display quality of the liquid crystal is significantly reduced.
【0010】本発明は、このような点に鑑みてなされた
ものであり、その目的は、データバスライン上の画素デ
ータが伝搬遅延を起こしたり、画素データの波形がなま
ったりしても、輝度の低下や画像の二重映りなどの不具
合が起きない液晶表示装置、アレイ基板およびアレイ基
板の駆動方法を提供することにある。The present invention has been made in view of such a point, and an object of the present invention is to reduce the luminance even if the pixel data on the data bus line causes a propagation delay or the waveform of the pixel data becomes blunt. It is an object of the present invention to provide a liquid crystal display device, an array substrate, and a method for driving an array substrate, which do not cause a problem such as a reduction in image quality or double reflection of an image.
【0011】[0011]
【課題を解決するための手段】上述した課題を解決する
ために、請求項1の発明は、マトリクス状に配置された
複数の走査線および信号線と、各走査線のそれぞれを駆
動する走査線駆動回路と、各信号線のそれぞれを駆動す
る信号線駆動回路と、走査線および信号線の異なる組み
合わせごとに設けられる複数の画素表示部と、を有する
アレイ基板と、前記アレイ基板と対向配置される対向基
板と、を備え、前記アレイ基板と前記対向基板とを対向
配置して両基板の間に液晶材料を封入した液晶表示装置
において、正極性の画素データを正極性データバスライ
ンに供給し、かつ、負極性の画素データを負極性データ
バスラインに供給する画素データ出力回路と、各信号線
に供給される信号電圧の極性切換を指示する極性切換信
号を出力する極性切換信号出力回路と、信号線ごとに設
けられ、前記極性切換信号に基づいて前記正極性データ
バスライン上の画素データと前記負極性データバスライ
ン上の画素データとのいずれか一方を選択する画素デー
タ選択回路と、を備え、前記画素データ出力回路は、前
記画素データ選択回路が任意の選択を行う前から、その
選択を取りやめた後まで、データバスラインに同一の画
素データを継続して供給するものである。In order to solve the above-mentioned problems, a first aspect of the present invention provides a plurality of scanning lines and signal lines arranged in a matrix and a scanning line for driving each of the scanning lines. An array substrate including a driving circuit, a signal line driving circuit for driving each of the signal lines, and a plurality of pixel display portions provided for different combinations of the scanning lines and the signal lines; and an array substrate facing the array substrate. A liquid crystal display device in which the array substrate and the counter substrate are disposed so as to face each other and a liquid crystal material is sealed between the two substrates. The liquid crystal display device supplies positive pixel data to a positive data bus line. A pixel data output circuit for supplying pixel data of a negative polarity to a data bus line of a negative polarity, and a polarity for outputting a polarity switching signal for instructing a polarity switching of a signal voltage supplied to each signal line A switching signal output circuit, and a pixel provided for each signal line, for selecting one of pixel data on the positive data bus line and pixel data on the negative data bus line based on the polarity switching signal. A data selection circuit, wherein the pixel data output circuit continuously supplies the same pixel data to a data bus line from before the pixel data selection circuit makes an arbitrary selection until after the selection is canceled. Is what you do.
【0012】請求項5の発明は、マトリクス状に配置さ
れた複数の走査線および信号線と、各走査線のそれぞれ
を駆動する走査線駆動回路と、各信号線のそれぞれを駆
動する信号線駆動回路と、走査線および信号線の異なる
組み合わせごとに設けられる複数の画素表示部と、を備
えたアレイ基板において、正極性の画素データを正極性
データバスラインに供給し、かつ、負極性の画素データ
を負極性データバスラインに供給する画素データ出力回
路と、各信号線に供給される信号電圧の極性切換を指示
する極性切換信号を出力する極性切換信号出力回路と、
信号線ごとに設けられ、前記正極性データバスライン上
の画素データと前記負極性データバスライン上の画素デ
ータとのいずれか一方を選択する画素データ選択回路
と、を備え前記画素データ出力回路は、前記画素データ
選択回路が任意の選択を行う前から、その選択を取りや
めた後まで、データバスラインに同一の画素データを継
続して供給するものである。According to a fifth aspect of the present invention, there are provided a plurality of scanning lines and signal lines arranged in a matrix, a scanning line driving circuit for driving each of the scanning lines, and a signal line driving circuit for driving each of the signal lines. Circuit, and a plurality of pixel display units provided for different combinations of scanning lines and signal lines, in an array substrate, supplying pixel data of a positive polarity to a data bus line of a positive polarity, and a pixel of a negative polarity. A pixel data output circuit for supplying data to the negative data bus line, a polarity switching signal output circuit for outputting a polarity switching signal for instructing a polarity switching of a signal voltage supplied to each signal line,
A pixel data selection circuit that is provided for each signal line and selects one of pixel data on the positive data bus line and pixel data on the negative data bus line; The same pixel data is continuously supplied to the data bus line from before the pixel data selection circuit makes an arbitrary selection to after the selection is canceled.
【0013】請求項9の発明は、マトリクス状に配置さ
れた複数の走査線および信号線と、各走査線のそれぞれ
を駆動する走査線駆動回路と、各信号線のそれぞれを駆
動する信号線駆動回路と、走査線および信号線の異なる
組み合わせごとに設けられる複数の画素表示部と、を有
するアレイ基板の駆動方法において、正極性データバス
ラインに供給される正極性の画素データと負極性データ
バスラインに供給される負極性の画素データとのいずれ
か一方を選択して、対応する信号線に供給するように
し、前記正極性の画素データと前記負極性の画素データ
とのいずれか一方を選択する前から、その選択を取りや
めた後まで、選択したデータバスラインに同一の画素デ
ータを継続して供給するものである。According to a ninth aspect of the present invention, there are provided a plurality of scanning lines and signal lines arranged in a matrix, a scanning line driving circuit for driving each of the scanning lines, and a signal line driving circuit for driving each of the signal lines. In a method of driving an array substrate having a circuit and a plurality of pixel display units provided for different combinations of scanning lines and signal lines, a positive pixel data and a negative data bus supplied to a positive data bus line are provided. Select one of the pixel data of the negative polarity supplied to the line and supply it to the corresponding signal line, and select one of the pixel data of the positive polarity and the pixel data of the negative polarity The same pixel data is continuously supplied to the selected data bus line from before the selection to after the selection is cancelled.
【0014】請求項1〜9の発明を、例えば図1に対応
づけて説明すると、「画素データ出力回路」は画素デー
タ出力回路3に、「極性切換信号出力回路」は極性切換
信号出力回路2に、「画素データ選択回路」はアナログ
スイッチSW11〜SWn2に、それぞれ対応する。The first to ninth aspects of the present invention will be described with reference to FIG. 1, for example. A "pixel data output circuit" is a pixel data output circuit 3, and a "polarity switching signal output circuit" is a polarity switching signal output circuit 2. The "pixel data selection circuit" corresponds to each of the analog switches SW11 to SWn2.
【0015】[0015]
【発明の実施の形態】以下、本発明に係る液晶表示装置
およびアレイ基板について、図面を参照しながら具体的
に説明する。図1は本発明に係る液晶表示装置の一実施
形態の概略回路図である。この回路は、ポリシリコンT
FTが形成されたアレイ基板上に形成される。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a liquid crystal display device and an array substrate according to the present invention will be specifically described with reference to the drawings. FIG. 1 is a schematic circuit diagram of an embodiment of the liquid crystal display device according to the present invention. This circuit uses polysilicon T
An FT is formed on the array substrate.
【0016】図1に示すアレイ基板は、画素表示用の制
御信号を出力するシフトレジスタ1と、交流駆動用の極
性切換信号A,Bを出力する極性切換信号出力回路2
と、極性に応じた画素表示タイミング信号を出力するAN
DゲートGT11〜GTn2と、ANDゲートGT11〜GTn2の
出力に応じて切換制御されるアナログスイッチSW11〜
SWn2と、正極性および負極性の画素データを出力する
画素データ出力回路3とを有する。画素データ出力回路
3から出力された正極性の画素データは正極性データバ
スラインL1に供給され、負極性の画素データは負極性
データバスラインL2に供給される。The array substrate shown in FIG. 1 has a shift register 1 for outputting a control signal for pixel display, and a polarity switching signal output circuit 2 for outputting polarity switching signals A and B for AC driving.
And an AN that outputs a pixel display timing signal according to the polarity
D-gates GT11 to GTn2, and analog switches SW11 to SW3 which are switched and controlled in accordance with the outputs of the AND gates GT11 to GTn2.
SWn2 and a pixel data output circuit 3 that outputs pixel data of positive polarity and negative polarity. The positive pixel data output from the pixel data output circuit 3 is supplied to a positive data bus line L1, and the negative pixel data is supplied to a negative data bus line L2.
【0017】ANDゲートGT11〜GTn2とアナログスイ
ッチSW11〜SWn2は、各信号線S1〜Snごとに2個
ずつ設けられる。一方のANDゲートGT11、GT21、
…、GTn1には、対応するシフトレジスタ1の出力端子
と極性切換信号Aとが接続される。他方のANDゲートG
T12、GT22、…、GTn2には、対応するシフトレジス
タ1の出力端子と極性切換信号Bとが接続される。Two AND gates GT11 to GTn2 and two analog switches SW11 to SWn2 are provided for each of the signal lines S1 to Sn. One of the AND gates GT11, GT21,
, GTn1 are connected to the output terminal of the corresponding shift register 1 and the polarity switching signal A. The other AND gate G
, GTn2, the output terminal of the corresponding shift register 1 and the polarity switching signal B are connected.
【0018】また、一方のアナログスイッチSW11、S
W21、…、SWn1の一端は正極性データバスラインL1
に、他端は対応する信号線S1〜Snに接続される。他
方のアナログスイッチSW12、SW22、…、SWn2の一
端は負極性データバスラインL2に、他端は対応する信
号線S1〜Snに接続される。アナログスイッチSW1
1、SW21、…、SWn1はANDゲートGT11、GT21、
…、GTn1の出力がハイレベルのときだけオンし、アナ
ログスイッチSW12、SW22、…、SWn2はANDゲート
GT12、GT22、…、GTn2の出力がハイレベルのとき
だけオンする。Further, one analog switch SW11, S
One end of W21,..., SWn1 is a positive data bus line L1.
The other end is connected to corresponding signal lines S1 to Sn. One end of the other analog switch SW12, SW22,..., SWn2 is connected to the negative data bus line L2, and the other end is connected to the corresponding signal line S1 to Sn. Analog switch SW1
1, SW21,..., SWn1 are AND gates GT11, GT21,
,..., SWn2 are turned on only when the outputs of the AND gates GT12, GT22,..., GTn2 are at the high level.
【0019】なお、図1のANDゲートGT11〜GTn2と
アナログスイッチSW11〜SWn2が信号線駆動回路に相
当する。また、図1では、不図示の画素TFTを駆動す
る走査線駆動回路を省略している。The AND gates GT11 to GTn2 and the analog switches SW11 to SWn2 in FIG. 1 correspond to a signal line driving circuit. In FIG. 1, a scanning line driving circuit for driving a pixel TFT (not shown) is omitted.
【0020】図1のアレイ基板は、対向基板と貼り合わ
されて、両基板間に液晶が封入されて液晶表示基板が作
製される。The array substrate shown in FIG. 1 is bonded to a counter substrate, and liquid crystal is sealed between the two substrates to produce a liquid crystal display substrate.
【0021】図2は液晶表示基板を駆動するシステム全
体の概略構成を示すブロック図である。図示のシステム
は、コンピュータ11と、液晶表示基板12と、液晶表
示基板12を制御する基板制御部13とを有する。コン
ピュータ11は、液晶表示用のクロックや、画素データ
を基板制御部13に送出する。基板制御部13は、コン
ピュータ11から送られた画素データをアナログの画素
データに変換し、この画素データをクロックに同期させ
て液晶表示基板12に送出する。FIG. 2 is a block diagram showing a schematic configuration of the whole system for driving the liquid crystal display substrate. The illustrated system includes a computer 11, a liquid crystal display substrate 12, and a substrate control unit 13 that controls the liquid crystal display substrate 12. The computer 11 sends a clock for liquid crystal display and pixel data to the substrate control unit 13. The substrate control unit 13 converts the pixel data sent from the computer 11 into analog pixel data, and sends the pixel data to the liquid crystal display substrate 12 in synchronization with a clock.
【0022】図1の極性切換信号出力回路2や画素デー
タ出力回路3は、液晶表示基板12と基板制御部13の
いずれに設けてもよい。また、液晶表示基板12と基板
制御部13を一つのガラス基板に一体に形成してもよ
い。The polarity switching signal output circuit 2 and the pixel data output circuit 3 in FIG. 1 may be provided in either the liquid crystal display substrate 12 or the substrate control section 13. Further, the liquid crystal display substrate 12 and the substrate control section 13 may be integrally formed on one glass substrate.
【0023】図3は図1の液晶表示装置の動作タイミン
グ図である。以下、図3のタイミング図を用いて図1の
装置の動作を説明する。なお、以下では、垂直ラインご
とに極性を反転させるVライン駆動方式を一例として説
明する。FIG. 3 is an operation timing chart of the liquid crystal display device of FIG. Hereinafter, the operation of the apparatus of FIG. 1 will be described with reference to the timing chart of FIG. Hereinafter, a V-line driving method in which the polarity is inverted for each vertical line will be described as an example.
【0024】図3の時刻T1〜T7はnフレーム目のタ
イミングを示し、時刻T11〜T17は(n+1)フレーム目の
タイミングを示している。図3の時刻T1にスタートパ
ルス信号がハイレベルになるとシフトレジスタ1は動作
を開始し、シフトレジスタ1の各出力端子は、シフトク
ロックの周期と同じ長さのパルスを、シフトクロックの
1周期分ずつずらして順に出力する。このパルスが出力
されている期間に、アナログスイッチSW11〜SWn2は
オンする。以下では、シフトレジスタ1の各出力を制御
パルス信号、制御パルス信号中に含まれるパルスを制御
パルスと呼ぶ。図1の画素データ出力回路3は、シフト
レジスタ1から制御パルスが出力される前から出力され
た後まで、同一の画素データをデータバスラインL1,
L2に供給することを特徴とする。これにより、アナロ
グスイッチSW11〜SWn2がオフする直前には、データ
バスラインL1,L2上の信号電圧は所望の電圧にな
る。In FIG. 3, times T1 to T7 indicate the timing of the nth frame, and times T11 to T17 indicate the timing of the (n + 1) th frame. When the start pulse signal goes high at time T1 in FIG. 3, the shift register 1 starts operating, and each output terminal of the shift register 1 outputs a pulse having the same length as the shift clock cycle for one shift clock cycle. The output is shifted sequentially. While the pulse is being output, the analog switches SW11 to SWn2 are turned on. Hereinafter, each output of the shift register 1 is referred to as a control pulse signal, and a pulse included in the control pulse signal is referred to as a control pulse. The pixel data output circuit 3 of FIG. 1 transmits the same pixel data to the data bus lines L1 and L2 from before the control pulse is output from the shift register 1 until after the control pulse is output.
L2. Thus, immediately before the analog switches SW11 to SWn2 are turned off, the signal voltage on the data bus lines L1 and L2 becomes a desired voltage.
【0025】例えば、時刻T2〜T4の間にシフトレジ
スタ1から出力された制御パルス信号G1がハイレベル
になると、画素データ出力回路3は、時刻T2より前の
時刻T1から、時刻T4より後の時刻T5まで、正極性
データバスラインL1上に画素データS1(+)を供給す
る。For example, when the control pulse signal G1 output from the shift register 1 becomes high level between the times T2 and T4, the pixel data output circuit 3 outputs the signal from the time T1 before the time T2 to the time after the time T4. Until time T5, the pixel data S1 (+) is supplied on the positive data bus line L1.
【0026】シフトレジスタ1の出力端子に接続された
ANDゲートGT11は、極性切換信号Bがハイレベルであ
ることから、シフトレジスタ1から出力された制御パル
スをそのまま出力する。したがって、アナログスイッチ
SW11は、制御パルスが出力されている間(時刻T2〜
T4)だけオンする。Connected to the output terminal of the shift register 1
Since the polarity switching signal B is at the high level, the AND gate GT11 outputs the control pulse output from the shift register 1 as it is. Therefore, while the control pulse is being output (time T2 to
Turns on only for T4).
【0027】一方、ANDゲートGT12の出力は、極性切
換信号Aがローレベルであることから、ローレベル固定
になり、アナログスイッチSW12もオフのままである。On the other hand, the output of the AND gate GT12 is fixed at a low level because the polarity switching signal A is at a low level, and the analog switch SW12 is also kept off.
【0028】また、正極性データバスラインL1には、
時刻T1〜T5までの間、画素データS1(+)が供給さ
れるため、このデータは、シフトレジスタ1の出力端子
から制御パルスが出力されている間(時刻T2〜T4)
に信号線S1に供給される。実際には、アナログスイッ
チSW11がオフする時刻T4の直前のデータバスライン
L1の電圧が信号線に保持されるが、この時刻T4の時
点ではすでにデータバスラインL1の電圧は安定してい
るため、信号線S1の電圧は画素データに応じた所望の
電圧になる。The positive data bus line L1 has:
Since the pixel data S1 (+) is supplied from time T1 to T5, this data is supplied while the control pulse is output from the output terminal of the shift register 1 (time T2 to T4).
Is supplied to the signal line S1. Actually, the voltage of the data bus line L1 immediately before the time T4 when the analog switch SW11 is turned off is held in the signal line. However, since the voltage of the data bus line L1 is already stable at the time T4, The voltage of the signal line S1 becomes a desired voltage according to the pixel data.
【0029】次に、時刻T4〜T6の間にシフトレジス
タ1の出力端子から制御パルスが出力されると、画素デ
ータ出力回路3は、時刻T4より前の時刻T3から、時
刻T6より後の時刻T7まで、負極性データバスライン
L2にデータS2(+)を供給する。Next, when a control pulse is output from the output terminal of the shift register 1 between times T4 and T6, the pixel data output circuit 3 outputs a signal from time T3 before time T4 to time after time T6. Until T7, data S2 (+) is supplied to the negative data bus line L2.
【0030】シフトレジスタ1の出力端子に接続された
ANDゲートGT21は、極性切換信号Aがローレベルであ
ることから、ローレベル固定になり、アナログスイッチ
SW21もオフのままである。一方、ANDゲートGT22の
出力は、極性切換信号Bがハイレベルであることから、
シフトレジスタ1から出力された制御パルスをそのまま
出力する。したがって、アナログスイッチSW22は、制
御パルスが出力されている間(時刻T4〜T6)だけオ
ンする。Connected to the output terminal of the shift register 1
Since the polarity switching signal A is at a low level, the AND gate GT21 is fixed at a low level, and the analog switch SW21 remains off. On the other hand, the output of the AND gate GT22 indicates that the polarity switching signal B is at a high level.
The control pulse output from the shift register 1 is output as it is. Therefore, the analog switch SW22 is turned on only while the control pulse is being output (time T4 to T6).
【0031】負極性データバスラインL2には、時刻T
3〜T7までの間、画素データS2(-)が供給されるた
め、このデータは、シフトレジスタ1の出力端子から制
御パルスが出力されている間(時刻T4〜T6)に信号
線S2に供給される。At the negative polarity data bus line L2, the time T
Since the pixel data S2 (-) is supplied from 3 to T7, this data is supplied to the signal line S2 while the control pulse is output from the output terminal of the shift register 1 (time T4 to T6). Is done.
【0032】図3に示すように、正極性データバスライ
ンL1には奇数画素位置の画素データS1(+),S3
(+),S5(+),…が供給され、負極性データバスライン
L2には偶数画素位置の画素データS2(-),S4(-),
S6(-),…が供給される。As shown in FIG. 3, the pixel data S1 (+), S3 at the odd pixel position are provided on the positive data bus line L1.
(+), S5 (+),... Are supplied to the negative data bus line L2, and pixel data S2 (−), S4 (−),
S6 (-),... Are supplied.
【0033】各データバスラインL1,L2に供給され
るデータはそれぞれ、制御パルス幅の2倍の周期、すな
わち、シフトクロックの2周期分の周期を有する。さら
に、各データバスラインに供給されるデータは、互いに
半周期、すなわち、シフトクロックの1周期分だけ位相
がずれている。The data supplied to each of the data bus lines L1 and L2 has a period twice as long as the control pulse width, that is, a period corresponding to two periods of the shift clock. Further, the data supplied to each data bus line is shifted in phase by half a cycle, that is, by one cycle of the shift clock.
【0034】一方、図3に示す(n+1)フレームでは、極
性切換信号A,Bの論理がnフレームと逆になるため、
時刻T11〜T13の間には負極性データバスラインL2上
の画素データS1(-)が信号線S1に供給される。ま
た、時刻T14〜T16の間には正極性データバスラインL
1上の画素データS2(+)が信号線S2に供給される。On the other hand, in the (n + 1) frame shown in FIG. 3, the logic of the polarity switching signals A and B is opposite to that of the n frame.
Between times T11 and T13, pixel data S1 (-) on the negative data bus line L2 is supplied to the signal line S1. Further, during the time T14 to T16, the positive data bus line L
1, the pixel data S2 (+) is supplied to the signal line S2.
【0035】このように、本実施形態では、アナログス
イッチSW11〜SWn2がオンになる前から、オフになっ
た後まで、同一の画素データをデータバスラインL1,
L2に供給するようにしたため、データバスラインL
1,L2上の画素データが信号遅延を起こしたり、画素
データの波形がなまったりしても、アナログスイッチS
W11〜SWn2がオフする直前にはデータバスラインL
1,L2の電圧を所望の電圧に設定することができる。
したがって、本実施形態によれば、データバスラインL
1,L2上の信号遅延や波形のなまりによる信号線の電
圧低下を防止でき、従来の問題点である輝度の低下や二
重映りなどの不具合が起きなくなる。As described above, in the present embodiment, the same pixel data is transferred to the data bus lines L1 and L2 from before the analog switches SW11 to SWn2 are turned on to after they are turned off.
L2, the data bus line L
Even if the pixel data on L1 and L2 causes a signal delay or the waveform of the pixel data becomes blunt, the analog switch S
Immediately before W11 to SWn2 are turned off, the data bus line L
1 and L2 can be set to desired voltages.
Therefore, according to the present embodiment, the data bus line L
The voltage drop of the signal line due to the signal delay on 1 and L2 and the rounding of the waveform can be prevented, and the problems such as the decrease in luminance and the double reflection, which are the conventional problems, do not occur.
【0036】上述した実施形態では、Vライン駆動方式
を一例として説明したが、本発明は、他の交流駆動方式
にも適用できる。例えば、画素単位で信号電圧の極性を
反転させるHV反転駆動方式や、1水平ライン単位で信
号電圧の極性を反転させるHライン駆動方式や、1画面
単位で信号電圧の極性を反転させるフレーム反転駆動方
式で信号線を駆動する場合には、各方式に応じて極性切
換信号A,Bのタイミングを設定すればよい。In the above-described embodiment, the V-line drive system has been described as an example. However, the present invention can be applied to other AC drive systems. For example, an HV inversion driving method in which the polarity of the signal voltage is inverted in pixel units, an H line driving method in which the polarity of the signal voltage is inverted in units of one horizontal line, or frame inversion driving in which the polarity of the signal voltage is inverted in units of one screen When the signal lines are driven by the methods, the timing of the polarity switching signals A and B may be set according to each method.
【0037】また、図3の動作タイミング図では、デー
タバスライン上の周期をアナログスイッチSW11〜SW
n2のオン期間の2倍に設定する例を示したが、必ずしも
2倍に設定する必要はない。すなわち、アナログスイッ
チSW11〜SWn2がオンになる前からオフになった後ま
での間、データバスライン上に同一の画素データが供給
されていればよい。したがって、ANDゲートGT11〜G
Tn2から出力される制御パルスも、必ずしも図3のよう
に、シフトクロックの1周期ずつ位相がずれていなくて
もよい。Further, in the operation timing chart of FIG. 3, the period on the data bus line is determined by analog switches SW11 to SW.
Although the example in which the ON period of n2 is set to twice is shown, it is not always necessary to set the ON period to twice. That is, it is sufficient that the same pixel data is supplied to the data bus line from before the analog switches SW11 to SWn2 are turned on to after they are turned off. Therefore, the AND gates GT11 to GTG
The control pulse output from Tn2 does not necessarily have to be shifted in phase by one cycle of the shift clock as shown in FIG.
【0038】[0038]
【発明の効果】以上詳細に説明したように、本発明によ
れば、画素データ選択回路が画素データの選択を行う前
から、その選択を取りやめた後まで、データバスライン
に同一の画素データを継続して供給するようにしたた
め、データバスライン上の画素データが伝搬遅延を起こ
したり、波形になまりが生じても、信号線の信号電圧を
確実に所望の電圧に設定することができる。これによ
り、輝度の低下や二重映りのない高品位の液晶表示が可
能となる。As described above in detail, according to the present invention, the same pixel data is stored in the data bus line from before the pixel data selection circuit selects the pixel data until after the pixel data selection circuit cancels the selection. Since the data is continuously supplied, even if the pixel data on the data bus line causes a propagation delay or the waveform is rounded, the signal voltage of the signal line can be reliably set to a desired voltage. As a result, a high-quality liquid crystal display without a decrease in luminance or double reflection can be realized.
【図1】アレイ基板の一実施形態の概略回路図。FIG. 1 is a schematic circuit diagram of an embodiment of an array substrate.
【図2】液晶表示基板を駆動するシステム全体の概略構
成を示すブロック図。FIG. 2 is a block diagram showing a schematic configuration of an entire system for driving a liquid crystal display substrate.
【図3】図1の液晶表示装置の動作タイミング図。FIG. 3 is an operation timing chart of the liquid crystal display device of FIG.
【図4】従来の液晶表示装置の動作タイミング図。FIG. 4 is an operation timing chart of a conventional liquid crystal display device.
【図5】データバスライン上の信号波形がなまっている
例を示す図。FIG. 5 is a diagram showing an example in which a signal waveform on a data bus line is distorted.
1 シフトレジスタ 2 極性切換信号出力回路 3 画素データ出力回路 11 コンピュータ 12 液晶表示基板 13 基板制御部 A,B 極性切換信号 L1 正極性データバスライン L2 負極性データバスライン GT11〜GTn2 ANDゲート SW11〜SWn2 アナログスイッチ DESCRIPTION OF SYMBOLS 1 Shift register 2 Polarity switching signal output circuit 3 Pixel data output circuit 11 Computer 12 Liquid crystal display board 13 Substrate control part A, B Polarity switching signal L1 Positive data bus line L2 Negative data bus line GT11-GTn2 AND gate SW11-SWn2 Analog switch
Claims (9)
よび信号線と、各走査線のそれぞれを駆動する走査線駆
動回路と、各信号線のそれぞれを駆動する信号線駆動回
路と、走査線および信号線の異なる組み合わせごとに設
けられる複数の画素表示部と、を有するアレイ基板と、 前記アレイ基板と対向配置される対向基板と、を備え、 前記アレイ基板と前記対向基板とを対向配置して両基板
の間に液晶材料を封入した液晶表示装置において、 正極性の画素データを正極性データバスラインに供給
し、かつ、負極性の画素データを負極性データバスライ
ンに供給する画素データ出力回路と、 各信号線に供給される信号電圧の極性切換を指示する極
性切換信号を出力する極性切換信号出力回路と、 信号線ごとに設けられ、前記極性切換信号に基づいて前
記正極性データバスライン上の画素データと前記負極性
データバスライン上の画素データとのいずれか一方を選
択する画素データ選択回路と、を備え、 前記画素データ出力回路は、前記画素データ選択回路が
任意の選択を行う前から、その選択を取りやめた後ま
で、データバスラインに同一の画素データを継続して供
給することを特徴とする液晶表示装置。A plurality of scanning lines and signal lines arranged in a matrix; a scanning line driving circuit for driving each of the scanning lines; a signal line driving circuit for driving each of the signal lines; And an array substrate having a plurality of pixel display units provided for different combinations of signal lines, and a counter substrate disposed to face the array substrate, wherein the array substrate and the counter substrate are disposed to face each other. In a liquid crystal display device in which a liquid crystal material is sealed between both substrates, a pixel data output that supplies positive pixel data to a positive data bus line and supplies negative pixel data to a negative data bus line A circuit, a polarity switching signal output circuit for outputting a polarity switching signal for instructing a polarity switching of a signal voltage supplied to each signal line, and a polarity switching signal output circuit provided for each signal line. A pixel data selection circuit that selects one of pixel data on the positive polarity data bus line and pixel data on the negative polarity data bus line. A liquid crystal display device wherein the same pixel data is continuously supplied to a data bus line from before the selection circuit makes an arbitrary selection to after the selection circuit cancels the selection.
タ選択回路が任意の画素データ1つを選択する期間の略
2倍の長さの周期で各画素データを前記正極性データバ
スラインと前記負極性データバスラインとに供給し、か
つ、両データバスラインの位相を互いに半周期ずらすこ
とを特徴とする請求項1に記載の液晶表示装置。2. The pixel data output circuit according to claim 1, wherein the pixel data selection circuit outputs each pixel data to the positive data bus line at a period substantially twice as long as a period during which the pixel data selection circuit selects any one pixel data. 2. The liquid crystal display device according to claim 1, wherein the liquid crystal display device is supplied to the negative data bus line and the phases of both data bus lines are shifted from each other by a half cycle.
ータバスラインおよび前記負極性データバスラインのい
ずれか一方に奇数画素位置の画素データを画素の並び順
に供給し、他方に偶数画素位置の画素データを画素の並
び順に供給することを特徴とする請求項1または2に記
載の液晶表示装置。3. The pixel data output circuit supplies pixel data at an odd-numbered pixel position to one of the positive-polarity data bus line and the negative-polarity data bus line in the pixel arrangement order, and supplies the other pixel data at an even-numbered pixel position to the other. 3. The liquid crystal display device according to claim 1, wherein the pixel data is supplied in a pixel arrangement order.
極性を切り換えるHV反転駆動方式、水平ライン単位で
極性を切り換えるHライン反転駆動方式、垂直ライン単
位で極性を切り換えるVライン反転駆動方式、および画
面単位で極性を切り換えるフレーム反転駆動方式のいず
れかに応じたタイミングで極性切換信号を出力すること
を特徴とする請求項1〜3のいずれかに記載の液晶表示
装置。4. A polarity switching signal output circuit comprising: an HV inversion drive system for switching polarity in pixel units; an H line inversion drive system for switching polarity in horizontal line units; a V line inversion drive system for switching polarity in vertical line units; The liquid crystal display device according to any one of claims 1 to 3, wherein the polarity switching signal is output at a timing according to any one of a frame inversion driving method of switching a polarity in units of a screen.
よび信号線と、 各走査線のそれぞれを駆動する走査線駆動回路と、 各信号線のそれぞれを駆動する信号線駆動回路と、 走査線および信号線の異なる組み合わせごとに設けられ
る複数の画素表示部と、を備えたアレイ基板において、 正極性の画素データを正極性データバスラインに供給
し、かつ、負極性の画素データを負極性データバスライ
ンに供給する画素データ出力回路と、 各信号線に供給される信号電圧の極性切換を指示する極
性切換信号を出力する極性切換信号出力回路と、 信号線ごとに設けられ、前記正極性データバスライン上
の画素データと前記負極性データバスライン上の画素デ
ータとのいずれか一方を選択する画素データ選択回路
と、を備え前記画素データ出力回路は、前記画素データ
選択回路が任意の選択を行う前から、その選択を取りや
めた後まで、データバスラインに同一の画素データを継
続して供給することを特徴とするアレイ基板。5. A plurality of scanning lines and signal lines arranged in a matrix, a scanning line driving circuit for driving each of the scanning lines, a signal line driving circuit for driving each of the signal lines, and a scanning line. And a plurality of pixel display units provided for different combinations of signal lines, wherein positive pixel data is supplied to a positive data bus line, and negative pixel data is supplied to a negative data bus. A pixel data output circuit for supplying a bus line; a polarity switching signal output circuit for outputting a polarity switching signal for instructing a polarity switching of a signal voltage supplied to each signal line; A pixel data selection circuit that selects one of pixel data on a bus line and pixel data on the negative data bus line. , The array substrate having the pixel data selection circuit is before making any selection, until after canceled the selection, and supplying continuously the same pixel data in the data bus line.
タ選択回路が任意の画素データ1つを選択する期間の略
2倍の長さの周期で各画素データを前記正極性データバ
スラインと前記負極性データバスラインとに供給し、か
つ、両データバスラインの位相を互いに半周期ずらすこ
とを特徴とする請求項5に記載のアレイ基板。6. The pixel data output circuit outputs each pixel data to the positive data bus line at a period substantially twice as long as a period during which the pixel data selection circuit selects any one pixel data. 6. The array substrate according to claim 5, wherein the array substrate is supplied to the negative data bus line and the phases of both data bus lines are shifted by half a period from each other.
ータバスラインおよび前記負極性データバスラインのい
ずれか一方に奇数画素位置の画素データを画素の並び順
に供給し、他方に偶数画素位置の画素データを画素の並
び順に供給することを特徴とする請求項5または6に記
載のアレイ基板。7. The pixel data output circuit supplies pixel data at an odd pixel position to one of the positive data bus line and the negative data bus line in the pixel arrangement order, and supplies the pixel data at an even pixel position to the other. 7. The array substrate according to claim 5, wherein the pixel data is supplied in a pixel arrangement order.
極性を切り換えるHV反転駆動方式、水平ライン単位で
極性を切り換えるHライン反転駆動方式、垂直ライン単
位で極性を切り換えるVライン反転駆動方式、および画
面単位で極性を切り換えるフレーム反転駆動方式のいず
れかに応じたタイミングで極性切換信号を出力すること
を特徴とする請求項5〜7のいずれかに記載のアレイ基
板。8. A polarity switching signal output circuit comprising: an HV inversion drive system for switching polarity in pixel units; an H line inversion drive system for switching polarity in horizontal line units; a V line inversion drive system for switching polarity in vertical line units; 8. The array substrate according to claim 5, wherein a polarity switching signal is output at a timing corresponding to one of a frame inversion driving method and a polarity switching for each screen.
よび信号線と、各走査線のそれぞれを駆動する走査線駆
動回路と、各信号線のそれぞれを駆動する信号線駆動回
路と、走査線および信号線の異なる組み合わせごとに設
けられる複数の画素表示部と、を有するアレイ基板の駆
動方法において、 正極性データバスラインに供給される正極性の画素デー
タと負極性データバスラインに供給される負極性の画素
データとのいずれか一方を選択して、対応する信号線に
供給するようにし、 前記正極性の画素データと前記負極性の画素データとの
いずれか一方を選択する前から、その選択を取りやめた
後まで、選択したデータバスラインに同一の画素データ
を継続して供給することを特徴とするアレイ基板の駆動
方法。9. A plurality of scanning lines and signal lines arranged in a matrix, a scanning line driving circuit for driving each of the scanning lines, a signal line driving circuit for driving each of the signal lines, and a scanning line. And a plurality of pixel display sections provided for different combinations of signal lines, wherein the pixel data supplied to the positive data bus line and the pixel data supplied to the negative data bus line are supplied to the positive data bus line. Select one of the negative pixel data and supply it to the corresponding signal line, before selecting either the positive pixel data or the negative pixel data, A method of driving an array substrate, wherein the same pixel data is continuously supplied to a selected data bus line until after the selection is canceled.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6723098A JPH11265169A (en) | 1998-03-17 | 1998-03-17 | Liquid crystal display, array substrate and driving method for array substrate |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6723098A JPH11265169A (en) | 1998-03-17 | 1998-03-17 | Liquid crystal display, array substrate and driving method for array substrate |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11265169A true JPH11265169A (en) | 1999-09-28 |
Family
ID=13338918
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6723098A Pending JPH11265169A (en) | 1998-03-17 | 1998-03-17 | Liquid crystal display, array substrate and driving method for array substrate |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11265169A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6831625B2 (en) | 1998-03-30 | 2004-12-14 | Sharp Kabushiki Kaisha | LCD driving circuitry with reduced number of control signals |
CN100449364C (en) * | 2004-10-01 | 2009-01-07 | 罗姆股份有限公司 | Method of supplying power to scan line driving circuit, and power supply circuit |
-
1998
- 1998-03-17 JP JP6723098A patent/JPH11265169A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6831625B2 (en) | 1998-03-30 | 2004-12-14 | Sharp Kabushiki Kaisha | LCD driving circuitry with reduced number of control signals |
CN100449364C (en) * | 2004-10-01 | 2009-01-07 | 罗姆股份有限公司 | Method of supplying power to scan line driving circuit, and power supply circuit |
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