JPH11232895A - Non-volatile memory - Google Patents
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- JPH11232895A JPH11232895A JP3528898A JP3528898A JPH11232895A JP H11232895 A JPH11232895 A JP H11232895A JP 3528898 A JP3528898 A JP 3528898A JP 3528898 A JP3528898 A JP 3528898A JP H11232895 A JPH11232895 A JP H11232895A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、不揮発性メモリ、
特に冗長動作を特別な装置を必要とせず容易に実現した
不揮発性メモリにおける冗長回路に関するものである。The present invention relates to a nonvolatile memory,
In particular, the present invention relates to a redundant circuit in a nonvolatile memory that easily realizes a redundant operation without requiring a special device.
【０００２】[0002]
【従来の技術】近年、不揮発性メモリにおける冗長回路
は冗長するための情報としてヒューズを使用したり、不
揮発性メモリを使用しているが、専用の書き込み回路や
検査装置を必要とし、検査コストの減少、単純化、チッ
プ面積の縮小化が必要とされている。また、冗長を行う
場合に任意の不良状態に対応するためには多くの情報量
を必要とするが特にヒューズの場合は極端な面積増加を
招く。2. Description of the Related Art In recent years, a redundant circuit in a non-volatile memory uses a fuse or a non-volatile memory as information for redundancy, but requires a dedicated write circuit and a test device, and thus requires a low test cost. There is a need for reduction, simplification, and reduction in chip area. Further, when performing redundancy, a large amount of information is required in order to cope with an arbitrary defective state, but particularly in the case of a fuse, an extremely large area is caused.
【０００３】以下、従来の不揮発性メモリにおける冗長
回路を図５を参照しながら説明する。 図５は従来の不
揮発性メモリの構成図である。図５において、１はメイ
ンメモリセルアレイ、２はメインメモリアレイの読み出
し回路、３はメインメモリアレイのロウデコーダー、４
はメインメモリセルアレイのカラムデコーダー、５は冗
長回路、６は冗長情報格納ヒューズ、７は冗長メモリセ
ルアレイである。Hereinafter, a redundant circuit in a conventional nonvolatile memory will be described with reference to FIG. FIG. 5 is a configuration diagram of a conventional nonvolatile memory. In FIG. 5, 1 is a main memory cell array, 2 is a read circuit of the main memory array, 3 is a row decoder of the main memory array,
Is a column decoder of the main memory cell array, 5 is a redundant circuit, 6 is a fuse for storing redundant information, and 7 is a redundant memory cell array.
【０００４】以上のように構成された不揮発性メモリに
おける冗長回路５について、以下その動作について説明
する。まず、不揮発性メモリのウエハー検査において、
不良ビットを有するチップで冗長救済可能なビットのあ
るチップの位置と冗長救済のための不良ビットアドレス
を記録する。The operation of the redundant circuit 5 in the nonvolatile memory configured as described above will be described below. First, in non-volatile memory wafer inspection,
A position of a chip having a bit that can be redundantly repaired by a chip having a defective bit and a defective bit address for redundancy relief are recorded.
【０００５】検査の終了したウエハーに関して前記記録
をもとに冗長情報格納ヒューズ６の切断を行い、冗長情
報を書き込み、冗長救済を実施する。この場合、冗長情
報格納ヒューズ６の占有面積が大きいため冗長救済のた
めの情報量の制限がある。[0005] The redundant information storage fuse 6 is cut off on the wafer for which inspection has been completed based on the above record, the redundant information is written, and the redundancy relief is performed. In this case, since the area occupied by the redundant information storage fuse 6 is large, the amount of information for redundancy relief is limited.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、不揮発性メモリのウエハー検査において
不良ビットを有するチップで冗長救済可能なビットのあ
るチップの位置と冗長救済のための不良ビットアドレス
を記録し、検査の終了したウエハーに関して前記記録を
もとにヒューズ６の切断を行うため、検査後の記録をウ
エハー毎に対応させなければならず、検査の手続きが複
雑であった。さらに冗長情報格納ヒューズ６は占有面積
が大きく、情報量の制限があるため、多くの不良ビット
を有するチップの救済が難しいという問題を有してい
た。However, in the above-mentioned conventional configuration, in the wafer inspection of the non-volatile memory, the position of the chip having the bit which can be repaired by the chip having the defective bit and the defective bit address for the redundant repair are determined. Since the fuses 6 are cut based on the recorded and inspected wafers based on the above-mentioned records, the records after the inspection must be made to correspond to each wafer, and the inspection procedure is complicated. Further, since the redundant information storage fuse 6 has a large occupied area and a limited amount of information, it has a problem that it is difficult to repair a chip having many defective bits.
【０００７】本発明は、このような不揮発性メモリにお
いて、特別な装置を必要とすることなく、ウエハー状態
の検査では、冗長回路で置き換えの可能な不良ビットを
有することを確認し、組立後の検査で、冗長救済を行う
ことを可能とし、さらに冗長の回路構成を簡略化するこ
とを目的とする。According to the present invention, in such a nonvolatile memory, a special circuit is not required, and in the inspection of a wafer state, it is confirmed that the nonvolatile memory has a defective bit which can be replaced by a redundant circuit. An object of the present invention is to make it possible to perform redundancy relief in an inspection and to simplify a redundant circuit configuration.
【０００８】[0008]
【課題を解決するための手段】本発明の不揮発性メモリ
においては、少なくとも２ビット以上の不揮発性メモリ
アレイを備え、前記不揮発性メモリアレイの一部を、冗
長メモリアレイと冗長情報を格納する冗長情報格納メモ
リアレイとし、前記冗長情報格納メモリアレイに、不良
ビットが見出されたメインメモリアレイの情報を格納
し、前記冗長情報格納メモリアレイに格納された冗長情
報に基づいて前記メインメモリアレイを前記冗長メモリ
アレイに置き換える冗長回路を備えたことを特徴とした
ものである。A nonvolatile memory according to the present invention includes a nonvolatile memory array having at least two bits or more, and a part of the nonvolatile memory array is replaced with a redundant memory array and a redundant memory for storing redundant information. An information storage memory array, in which information of a main memory array in which a defective bit is found is stored in the redundant information storage memory array, and the main memory array is stored on the basis of the redundant information stored in the redundant information storage memory array. A redundant circuit for replacing the redundant memory array is provided.
【０００９】この本発明によれば、特別な装置を必要と
することなく、ウエハー状態の検査では、冗長回路で置
き換えの可能な不良ビットを有することを確認し、組立
後の検査で、冗長救済を行うことを可能とし、さらに冗
長の回路構成が簡略化された不揮発性メモリが得られ
る。According to the present invention, the inspection of the wafer state confirms that there is a defective bit that can be replaced by a redundant circuit without requiring a special device, and the redundancy repair is performed by the inspection after assembly. And a nonvolatile memory with a simplified redundant circuit configuration can be obtained.
【００１０】[0010]
【発明の実施の形態】本発明の請求項１に記載の発明
は、少なくとも２ビット以上の不揮発性メモリアレイを
備え、前記不揮発性メモリアレイの一部を、冗長メモリ
アレイと冗長情報を格納する冗長情報格納メモリアレイ
とし、前記冗長情報格納メモリアレイに、不良ビットが
見出されたメインメモリアレイの情報を格納し、前記冗
長情報格納メモリアレイに格納された冗長情報に基づい
て前記メインメモリアレイを前記冗長メモリアレイに置
き換える冗長回路を備えたことを特徴としたものであ
り、不揮発性メモリを利用して、冗長救済をおこなうた
め、特別な装置を必要とすることなくウエハー状態の検
査では、冗長回路で置き換えの可能な不良ビットを有す
ることを確認し、組立後の検査で、冗長救済を行うこと
ができるという作用を有する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The invention according to claim 1 of the present invention comprises a nonvolatile memory array of at least 2 bits or more, and a part of the nonvolatile memory array stores a redundant memory array and redundant information. A redundant information storage memory array, wherein information of the main memory array in which a defective bit is found is stored in the redundant information storage memory array, and the main memory array is stored based on the redundant information stored in the redundant information storage memory array; And a redundant circuit for replacing the redundant memory array with the redundant memory array. It is confirmed that the redundant circuit has defective bits that can be replaced, and the inspection after assembly can perform redundancy relief. To.
【００１１】請求項２に記載の発明は、請求項１記載の
発明であって、不良ビットの冗長情報は、不良ビットの
行アドレスと列アドレスを区別するための情報と、行ア
ドレスと、列アドレスと、行アドレスの場合はデータの
ビット位置の情報およびブロックを示すソースアドレス
であり、冗長回路は、前記不良ビットの行アドレスと列
アドレスの区別をする情報によって置き換えるためのア
ドレスデコーダーを選択し、前記列アドレスの情報によ
って、不良列アドレスを冗長列アドレスに置き換え、行
アドレスの場合は、前記行アドレスと前記データのビッ
ト位置の情報によって不良データ位置の行アドレスを冗
長行アドレスに置き換え、前記ソースアドレス情報によ
ってソースのブロック分割に対応することを特徴とした
のであり、不揮発性メモリの一部の冗長情報格納メモリ
アレイに格納された上記冗長情報を元に不良ビットの冗
長が行われるという作用を有する。According to a second aspect of the present invention, in the first aspect of the invention, the redundant information of the defective bit includes information for distinguishing a row address and a column address of the defective bit, a row address, and a column address. Address and, in the case of a row address, information on the bit position of data and a source address indicating a block. The redundant circuit selects an address decoder for replacing the defective bit with information for distinguishing a row address from a column address. Replacing the defective column address with a redundant column address according to the column address information, and replacing the defective data position with a redundant row address according to the row address and the bit position information of the data in the case of a row address; It is characterized in that it corresponds to source block division by source address information. Has the effect of redundancy of the defective bit is made the redundant information stored in the portion of the redundant information storage memory array of the memory based.
【００１２】請求項３に記載の発明は、請求項１記載の
発明であって、冗長メモリアレイは、各消去ブロック内
にソース線を共通とする１本以上の行アレイと、ソース
線を分離した１本以上の行アレイと、ソース線を分離し
た１本以上の列アレイから構成され、冗長回路は、不良
ビットが消去不能で、書き込みのみ可能なメモリセルの
場合、前記ソース線を共通とする行アレイとの置換をし
て、置換した冗長行メモリのカラムデコーダーを冗長メ
モリアレイと同時に選択し、不良ビットが消去のみ可能
なメモリセルの場合、前記ソース線を分離した行アレイ
との置換を行い、冗長行メモリアレイと不良ビットを含
む行メモリアレイとをカラムデコーダーを含めて置き換
え、不良ビットが列アドレスの場合、ソース線を分離し
た列アレイとの置換を行い、前記分離されたソース線は
冗長情報のソースアドレスにより制御することを特徴と
したのであり、不揮発性メモリの一部の冗長情報格納メ
モリアレイに格納された上記冗長情報を元に不良ビット
の冗長が行われるという作用を有する。According to a third aspect of the present invention, there is provided the redundant memory array according to the first aspect, wherein the redundant memory array has one or more row arrays having a common source line in each erase block and a source line separated therefrom. The redundant circuit is composed of one or more row arrays and one or more column arrays in which the source line is separated. In the case of a memory cell in which a defective bit cannot be erased and only a write can be performed, the redundant circuit has a common source line. And the column decoder of the replaced redundant row memory is selected at the same time as the redundant memory array, and in the case of a memory cell in which a defective bit can be erased only, replacement with the row array in which the source line is separated is performed. And replace the redundant row memory array and the row memory array containing the defective bit, including the column decoder, with the column address if the defective bit is a column address. And the separated source line is controlled by the source address of the redundant information. The defective bit is determined based on the redundant information stored in a redundant information storage memory array of a part of the nonvolatile memory. Has the effect of performing redundancy.
【００１３】以下、本発明の実施の形態について、図面
を参照しながら説明する。 ［実施の形態１］図１は本発明の実施の形態１における
不揮発性メモリの構成図、図２は冗長情報用不揮発性メ
モリの読み出し回路、図３は冗長情報用不揮発性メモリ
の読み出し回路の動作タイミング図である。Hereinafter, embodiments of the present invention will be described with reference to the drawings. [First Embodiment] FIG. 1 is a configuration diagram of a nonvolatile memory according to a first embodiment of the present invention, FIG. 2 is a read circuit of a redundant information nonvolatile memory, and FIG. 3 is a read circuit of a redundant information nonvolatile memory. It is an operation timing chart.
【００１４】図１において、１１は少なくとも２ビット
以上の不揮発性メモリアレイからなるメインメモリセル
アレイ、１２は前記不揮発性メモリアレイの一部からな
り、冗長情報を格納する冗長情報格納メモリセルアレ
イ、１３はメインメモリアレイ１１の読み出し回路、１
４は冗長情報格納メモリセルアレイ１２の読み出し回
路、１５はメインメモリアレイ１１のロウデコーダー、
１６は冗長情報格納メモリセルアレイ１２のロウデコー
ダー、１７はメインメモリセルアレイ１１と冗長情報格
納メモリセルアレイ１２のカラムデコーダー、１８は冗
長メモリセルアレイ、１９は冗長回路である。In FIG. 1, reference numeral 11 denotes a main memory cell array composed of a nonvolatile memory array of at least two bits, 12 a part of the nonvolatile memory array, and a redundant information storage memory cell array for storing redundant information; Read circuit of main memory array 11, 1
4 is a read circuit of the redundant information storage memory cell array 12, 15 is a row decoder of the main memory array 11,
16 is a row decoder of the redundant information storage memory cell array 12, 17 is a column decoder of the main memory cell array 11 and the redundant information storage memory cell array 12, 18 is a redundant memory cell array, and 19 is a redundant circuit.
【００１５】図２において、２０は冗長情報格納メモリ
セルアレイ１２のメモリセル、２１はメインメモリセル
アレイ１１のメインビット線３１との接続用トランジス
タ、２２は冗長メモリセル２０の読み出し回路２４との
接続用トランジスタ、２３は冗長メモリセル２０のソー
ス制御用トランジスタ、２４は前記冗長メモリセルの読
み出し回路、２５は冗長メモリセル２０のソース端子、
２６は冗長メモリセル２０の読み出し端子、２７は冗長
メモリセルの読み出し回路２４との接続用トランジスタ
２２の制御端子、２８は冗長メモリセル２０のゲート端
子、２９は冗長メモリセルのソース制御用トランジスタ
２３のゲート端子、３０はメインビット線との接続用ト
ランジスタ２１のゲート端子である。In FIG. 2, reference numeral 20 denotes a memory cell of the redundant information storage memory cell array 12, reference numeral 21 denotes a transistor for connection with the main bit line 31 of the main memory cell array 11, and reference numeral 22 denotes a connection with the read circuit 24 of the redundant memory cell 20. A transistor; 23, a source control transistor of the redundant memory cell 20; 24, a read circuit of the redundant memory cell; 25, a source terminal of the redundant memory cell 20;
26 is a read terminal of the redundant memory cell 20, 27 is a control terminal of the transistor 22 for connection to the read circuit 24 of the redundant memory cell, 28 is a gate terminal of the redundant memory cell 20, 29 is a source control transistor 23 of the redundant memory cell. Is a gate terminal of the transistor 21 for connection to the main bit line.
【００１６】図３は、図２に示す接続用トランジスタ２
２の制御端子２７、冗長メモリセル２０のゲート端子２
８、ソース制御用トランジスタ２３のゲート端子２９、
およびメインビット線との接続用トランジスタ２１のゲ
ート端子３０の各モードにおけるタイミングを示す。FIG. 3 shows the connection transistor 2 shown in FIG.
2 control terminal 27, gate terminal 2 of redundant memory cell 20
8, the gate terminal 29 of the source control transistor 23,
And the timing in each mode of the gate terminal 30 of the connection transistor 21 with the main bit line.
【００１７】以上のように構成された不揮発性メモリに
おける冗長回路１９について、以下その動作を説明す
る。まず、メインメモリアレイ１１のメインビットの検
査を行うため、メインビット線３１との接続用トランジ
スタ２１のゲート端子３０を“Ｌ”（ロー）レベルとし
て、冗長情報格納ビット（冗長メモリセル２０）を切り
離す。この状態で、メインビットが独立して検査され
る。The operation of the redundant circuit 19 in the nonvolatile memory configured as described above will be described below. First, in order to inspect the main bit of the main memory array 11, the gate terminal 30 of the transistor 21 for connection to the main bit line 31 is set to "L" (low) level, and the redundant information storage bit (redundant memory cell 20) is set. Disconnect. In this state, the main bits are independently tested.
【００１８】メインビットが独立して検査された後、完
全な良品と冗長救済可能な不良ビットをもつ製品に関し
て、冗長情報格納ビット検査モードとして、ゲート端子
３０を“Ｈ”（ハイ）レベルとして、制御端子２７を
“Ｌ”レベルとして、ゲート端子２９とゲート端子２８
を制御することで、冗長情報格納ビット２０を検査す
る。After the main bits are independently inspected, the gate terminal 30 is set to the "H" (high) level in the redundant information storage bit inspection mode for a complete non-defective product and a product having a defective bit that can be redundantly repaired. The control terminal 27 is set to “L” level, and the gate terminals 29 and 28
To check the redundant information storage bit 20.
【００１９】次に、冗長救済の必要なメインメモリに関
しての冗長情報を、冗長情報格納ビット２０に、ゲート
端子２９を“Ｈ”（ハイ）レベルとして、ゲート端子２
８を“ＨＨ”（ハイハイ）レベルとして消去し、ゲート
端子２８を“Ｈ”（ハイ）レベルとして書き込む。Next, the redundancy information relating to the main memory requiring redundancy relief is stored in the redundancy information storage bit 20, the gate terminal 29 is set to the "H" (high) level, and the gate terminal 2
8 is erased as "HH" (high-high) level, and the gate terminal 28 is written as "H" (high) level.
【００２０】そして、制御端子２７を“Ｈ”レベル、ゲ
ート端子３０を“Ｌ”レベルにすることで、通常モード
として、冗長メモリセルアレイ１８を使用した冗長救済
を行う。Then, by setting the control terminal 27 to the "H" level and the gate terminal 30 to the "L" level, the normal mode performs the redundancy relief using the redundant memory cell array 18.
【００２１】なお、冗長救済を行う不良ビットが消去不
能で、書き込みのみ可能なメモリセルの場合、冗長メモ
リセルアレイ１８のソース線を共通の行アレイとの置換
をして、置換した冗長行メモリのカラムデコーダーを冗
長メモリアレイと同時に選択する。In the case of a memory cell in which a defective bit for performing redundancy repair cannot be erased and can be written only, the source line of the redundant memory cell array 18 is replaced with a common row array, and the replaced redundant row memory is replaced. The column decoder is selected at the same time as the redundant memory array.
【００２２】以上のように本実施の形態によれば、図２
に示すように、メインビットと冗長情報格納ビット２０
を各々独立に切り離せるトランジスタ２１を設けること
により、メインビットと同一メモリセルアレイとして、
冗長情報格納ビット２０を扱うことが可能となる。この
ように、冗長情報格納ビット２０を使用して冗長救済を
おこなうため、特別な装置を必要とすることなく、ウエ
ハー状態の検査では、冗長回路で置き換えの可能な不良
ビットを有することを確認し、組立後の検査で、冗長救
済を行うことができ、また冗長救済を行う不良ビットが
消去不能で、書き込みのみ可能なメモリセルの場合は、
カラムデコーダーにおいて冗長行メモリアレイを追加で
選択するようにするだけで、不良ビットのカラムデコー
ダーを非選択にする必要もなく、冗長回路も回路規模を
小さくできる。 ［実施の形態２］図４は本発明の実施の形態２における
不揮発性メモリの構成図である。According to the present embodiment as described above, FIG.
As shown in FIG.
Are provided as the same memory cell array as the main bit
The redundant information storage bits 20 can be handled. As described above, since the redundancy repair is performed by using the redundancy information storage bit 20, the inspection of the wafer state confirms that there is a defective bit that can be replaced by the redundancy circuit without requiring any special device. In the case of a memory cell in which the redundancy repair can be performed in the inspection after the assembly and the defective bit for performing the redundancy repair cannot be erased and can be written only,
Only by additionally selecting the redundant row memory array in the column decoder, it is not necessary to deselect the column decoder of the defective bit, and the circuit size of the redundant circuit can be reduced. [Second Embodiment] FIG. 4 is a configuration diagram of a nonvolatile memory according to a second embodiment of the present invention.
【００２３】４１は少なくとも２ビット以上の不揮発性
メモリアレイからなるメインメモリセルアレイ、４２は
前記不揮発性メモリアレイの一部からなり、冗長情報を
格納する冗長情報格納メモリセルアレイ、４３はメイン
メモリアレイ４１の読み出し回路、４４は冗長情報格納
メモリセルアレイ４２の読み出し回路、４５はメインメ
モリアレイ４１のロウデコーダー、４６は冗長情報格納
メモリセルアレイ４２のロウデコーダー、４７はメイン
メモリセルアレイ４１と冗長情報格納メモリセルアレイ
４２のカラムデコーダー、４８は冗長メモリセルアレ
イ、４９は冗長回路であり、実施の形態２では新たに、
ソース線が分離された冗長行メモリセルアレイ５０と、
ソース線が分離された冗長列メモリセルアレイ５１を設
けている。Reference numeral 41 denotes a main memory cell array composed of a nonvolatile memory array of at least 2 bits or more, 42 a part of the nonvolatile memory array, a redundant information storage memory cell array for storing redundant information, and 43 a main memory array 41 , A read circuit 44 of the redundant information storage memory cell array 42, a row decoder 45 of the main memory array 41, a row decoder 46 of the redundant information storage memory cell array 42, and a reference numeral 47 of the main memory cell array 41 and the redundant information storage memory cell array. Reference numeral 42 denotes a column decoder, reference numeral 48 denotes a redundant memory cell array, reference numeral 49 denotes a redundant circuit.
A redundant row memory cell array 50 having isolated source lines;
A redundant column memory cell array 51 in which source lines are separated is provided.
【００２４】冗長用のメモリアレイは、各消去ブロック
内にソースを共通とする１本以上の冗長メモリセルアレ
イ４８と、ソース線を分離した１本以上の冗長行メモリ
セルアレイ５０と、ソース線を分離した１本以上の冗長
列メモリセルアレイ５１から構成される。The redundant memory array includes at least one redundant memory cell array 48 having a common source in each erase block, at least one redundant row memory cell array 50 having separated source lines, and having at least one source line separated. And one or more redundant column memory cell arrays 51.
【００２５】以上のように構成された不揮発性メモリの
冗長回路４９について、以下その動作を説明する。ま
ず、不良ビットの冗長情報である、不良ビットの行アド
レスと列アドレスを区別するための情報と、行アドレス
と、列アドレスと、行アドレスの場合はデータのビット
位置の情報とブロックを示すソースアドレスを、冗長情
報格納メモリセルアレ４２（冗長情報格納ビット）に格
納する。The operation of the nonvolatile memory redundant circuit 49 configured as described above will be described below. First, information for discriminating a row address and a column address of a defective bit, which is redundant information of a defective bit, a row address, a column address, and in the case of a row address, information of a bit position of data and a source indicating a block. The address is stored in the redundant information storage memory cell array 42 (redundant information storage bit).
【００２６】そして、不良内容として、 ［不良ビットが消去不能で、書き込みのみ可能なメモリ
セルの場合］ソース線を共通とする冗長メモリセルアレ
イ４８との置換をして、置換した冗長行メモリのカラム
デコーダーを冗長メモリアレイと同時に選択する。As the contents of the defect, [in the case of a memory cell in which a defective bit cannot be erased and can be written only] is replaced with a redundant memory cell array 48 having a common source line, and the column of the replaced redundant row memory is replaced. The decoder is selected at the same time as the redundant memory array.
【００２７】また［不良ビットが消去のみ可能なメモリ
セルの場合］ソース線を分離した冗長行メモリセルアレ
イ５０との置換を行い、冗長行メモリアレイと不良ビッ
トを含む行メモリアレイとをカラムデコーダーを含めて
置き換える。不良ビットが列アドレスの場合ソース線を
分離した冗長列メモリセルアレイ５１との置換を行う。
分離されたソース線は冗長情報のソースアドレスにより
制御する。[When a defective bit is a memory cell that can only be erased] A redundant row memory cell array 50 in which a source line is separated is replaced with a redundant row memory array and a row memory array including a defective bit by a column decoder. Include and replace. When the defective bit is a column address, replacement is performed with a redundant column memory cell array 51 in which a source line is separated.
The separated source line is controlled by the source address of the redundant information.
【００２８】以上のように本実施の形態２によれば、ソ
ース線が分離された冗長行メモリセルアレイ５０とソー
ス線が分離された冗長列メモリセルアレイ５１を設ける
ことにより、書き込み不可能なメモリセルを冗長救済す
ることができる。As described above, according to the second embodiment, by providing the redundant row memory cell array 50 with separated source lines and the redundant column memory cell array 51 with separated source lines, non-writable memory cells are provided. Can be redundantly repaired.
【００２９】[0029]
【発明の効果】以上のように本発明によれば、組立後の
検査で、冗長救済を行うことができ、冗長回路の簡略化
も図れるという有利な効果が得られる。As described above, according to the present invention, there is obtained an advantageous effect that redundancy can be repaired in the inspection after assembly, and the redundancy circuit can be simplified.
【図１】本発明の実施の形態１における不揮発性メモリ
の構成図である。FIG. 1 is a configuration diagram of a nonvolatile memory according to a first embodiment of the present invention;
【図２】同不揮発性メモリの冗長情報用不揮発性メモリ
の読み出し回路図である。FIG. 2 is a read circuit diagram of the nonvolatile memory for redundant information of the nonvolatile memory.
【図３】同不揮発性メモリの冗長情報用不揮発性メモリ
の読み出し回路の動作タイミング図である。FIG. 3 is an operation timing chart of a read circuit of the nonvolatile memory for redundant information of the nonvolatile memory.
【図４】本発明の実施の形態２における不揮発性メモリ
の構成図である。FIG. 4 is a configuration diagram of a nonvolatile memory according to a second embodiment of the present invention.
【図５】従来の不揮発性メモリの構成図である。FIG. 5 is a configuration diagram of a conventional nonvolatile memory.
１１，４１ メインメモリセルアレイ １２，４２ 冗長情報格納メモリセルアレイ １３，４３ メインメモリアレイの読み出し回路 １４，４４ 冗長情報格納メモリセルアレイの読み出し
回路 １５，４５ メインメモリアレイのロウデコーダー １６，４６ 冗長情報格納メモリセルアレイのロウデコ
ーダー １７，４７ メインメモリセルアレイと冗長情報格納メ
モリセルアレイのカラムデコーダー １８，４８ 冗長メモリセルアレイ １９，４９ 冗長回路 ２０ 冗長情報格納用のメモリセル ２１ メインビット線との接続用トランジスタ ２２ 冗長メモリセルの読み出し回路との接続用トラン
ジスタ ２３ 冗長メモリセルのソース制御用トランジスタ ２４ 冗長メモリセルの読み出し回路 ２５ 冗長メモリセルのソース端子 ２６ 冗長メモリセルの読み出し端子 ２７ 冗長メモリセルの読み出し回路との接続用トラン
ジスタの制御端子 ２８ 冗長メモリセルのゲート端子 ２９ 冗長メモリセルのソース制御用トランジスタのゲ
ート端子 ３０ 冗長情報格納用のメモリセルとメインビット線と
の接続用トランジスタのゲート端子 ３１ メインメモリアレイのビット線 ５０ 冗長行メモリセルアレイ（ソース線分離） ５１ 冗長列メモリセルアレイ（ソース線分離）11, 41 Main memory cell array 12, 42 Redundant information storage memory cell array 13, 43 Main memory array read circuit 14, 44 Redundant information storage memory cell array read circuit 15, 45 Main memory array row decoder 16, 46 Redundant information storage memory Cell memory row decoder 17, 47 Main memory cell array and redundant information storage memory cell array column decoder 18, 48 Redundant memory cell array 19, 49 Redundant circuit 20 Redundant information storage memory cell 21 Main bit line connection transistor 22 Redundant memory Transistor for connection to cell readout circuit 23 Source control transistor for redundant memory cell 24 Readout circuit for redundant memory cell 25 Source terminal of redundant memory cell 26 Readout of redundant memory cell Control terminal 27 of a transistor for connection to a readout circuit of a redundant memory cell 28 gate terminal of a redundant memory cell 29 gate terminal of a source control transistor of a redundant memory cell 30 between a memory cell for storing redundant information and a main bit line Gate terminal of connection transistor 31 Bit line of main memory array 50 Redundant row memory cell array (source line separation) 51 Redundant column memory cell array (source line separation)
Claims (3)
リアレイを備え、 前記不揮発性メモリアレイの一部を、冗長メモリアレイ
と冗長情報を格納する冗長情報格納メモリアレイとし、
前記冗長情報格納メモリアレイに、不良ビットが見出さ
れたメインメモリアレイの情報を格納し、前記冗長情報
格納メモリアレイに格納された冗長情報に基づいて前記
メインメモリアレイを前記冗長メモリアレイに置き換え
る冗長回路を備えたことを特徴とする不揮発性メモリ。A nonvolatile memory array having at least 2 bits or more, wherein a part of the nonvolatile memory array is a redundant memory array and a redundant information storage memory array for storing redundant information;
The information of the main memory array in which a defective bit is found is stored in the redundant information storage memory array, and the main memory array is replaced with the redundant memory array based on the redundant information stored in the redundant information storage memory array. A nonvolatile memory comprising a redundant circuit.
行アドレスと列アドレスを区別するための情報と、行ア
ドレスと、列アドレスと、行アドレスの場合はデータの
ビット位置の情報およびブロックを示すソースアドレス
であり、 冗長回路は、前記不良ビットの行アドレスと列アドレス
の区別をする情報によって置き換えるためのアドレスデ
コーダーを選択し、前記列アドレスの情報によって、不
良列アドレスを冗長列アドレスに置き換え、行アドレス
の場合は、前記行アドレスと前記データのビット位置の
情報によって不良データ位置の行アドレスを冗長行アド
レスに置き換え、前記ソースアドレス情報によってソー
スのブロック分割に対応することを特徴とする請求項１
記載の不揮発性メモリ。2. The redundant information of a defective bit includes information for distinguishing a row address and a column address of a defective bit, a row address, a column address, and, in the case of a row address, information and a block of data bit position. The redundant circuit selects an address decoder for replacing the defective bit with information for distinguishing a row address and a column address from the defective bit, and replaces the defective column address with a redundant column address based on the column address information. In the case of a row address, a row address at a defective data position is replaced with a redundant row address according to the information of the row address and the bit position of the data, and the source address information corresponds to a source block division. Item 1
The non-volatile memory according to claim 1.
にソース線を共通とする１本以上の行アレイと、ソース
線を分離した１本以上の行アレイと、ソース線を分離し
た１本以上の列アレイから構成され、 冗長回路は、不良ビットが消去不能で、書き込みのみ可
能なメモリセルの場合、前記ソース線を共通とする行ア
レイとの置換をして、置換した冗長行メモリのカラムデ
コーダーを冗長メモリアレイと同時に選択し、不良ビッ
トが消去のみ可能なメモリセルの場合、前記ソース線を
分離した行アレイとの置換を行い、冗長行メモリアレイ
と不良ビットを含む行メモリアレイとをカラムデコーダ
ーを含めて置き換え、不良ビットが列アドレスの場合、
ソース線を分離した列アレイとの置換を行い、前記分離
されたソース線は冗長情報のソースアドレスにより制御
することを特徴とする請求項１記載の不揮発性メモリ。3. The redundant memory array includes at least one row array having a common source line in each erase block, at least one row array having a source line separated, and at least one row array having a source line separated. In the case of a memory cell in which a defective bit cannot be erased and is writable only, the redundant circuit replaces a row array having a common source line, and replaces a column of the replaced redundant row memory. In the case of a memory cell in which a decoder is selected at the same time as a redundant memory array and a defective bit can only be erased, replacement is performed with a row array in which the source line is separated, and a redundant row memory array and a row memory array including a defective bit are replaced. Replace with the column decoder and if the bad bit is the column address,
2. The nonvolatile memory according to claim 1, wherein replacement with a column array in which a source line is separated is performed, and the separated source line is controlled by a source address of redundant information.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3528898A JPH11232895A (en) | 1998-02-18 | 1998-02-18 | Non-volatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3528898A JPH11232895A (en) | 1998-02-18 | 1998-02-18 | Non-volatile memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11232895A true JPH11232895A (en) | 1999-08-27 |
Family
ID=12437596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3528898A Pending JPH11232895A (en) | 1998-02-18 | 1998-02-18 | Non-volatile memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11232895A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004039225A (en) * | 2002-07-08 | 2004-02-05 | Hynix Semiconductor Inc | Trim bit signal generating circuit in flash memory element |
| KR100501126B1 (en) * | 2002-01-15 | 2005-07-18 | 미쓰비시덴키 가부시키가이샤 | Thin film magnetic memory device having redundancy repair function |
| US8514642B2 (en) | 2010-01-20 | 2013-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| CN111696614A (en) * | 2020-05-29 | 2020-09-22 | 上海华虹宏力半导体制造有限公司 | Control test circuit and control test method for non-volatile memory redundant storage |
-
1998
- 1998-02-18 JP JP3528898A patent/JPH11232895A/en active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100501126B1 (en) * | 2002-01-15 | 2005-07-18 | 미쓰비시덴키 가부시키가이샤 | Thin film magnetic memory device having redundancy repair function |
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| JP4593089B2 (en) * | 2002-07-08 | 2010-12-08 | 株式会社ハイニックスセミコンダクター | Trim bit signal generation circuit in flash memory device |
| US8514642B2 (en) | 2010-01-20 | 2013-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| CN111696614A (en) * | 2020-05-29 | 2020-09-22 | 上海华虹宏力半导体制造有限公司 | Control test circuit and control test method for non-volatile memory redundant storage |
| CN111696614B (en) * | 2020-05-29 | 2022-06-21 | 上海华虹宏力半导体制造有限公司 | Control test circuit and control test method for non-volatile memory redundant storage |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040210 |