JPH11213700A - 組込みメモリ用のプロセッサ・ベースのbist - Google Patents
組込みメモリ用のプロセッサ・ベースのbistInfo
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- JPH11213700A JPH11213700A JP10016575A JP1657598A JPH11213700A JP H11213700 A JPH11213700 A JP H11213700A JP 10016575 A JP10016575 A JP 10016575A JP 1657598 A JP1657598 A JP 1657598A JP H11213700 A JPH11213700 A JP H11213700A
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 論理チップに組み込まれたダイナミック・ラ
ンダム・アクセス・メモリ(DRAM)の試験を行うた
めのプロセッサ・ベースの組込み自己検査(BIST)
を提供すること。 【解決手段】 BIST200はシーケンサ205内に
2つのROMを備え、その1つ(図5の310)は試験
命令の記憶用で、もう1つ(図5の320)は走査可能
ROMで、分岐機能およびループ機能はもちろん、第1
のROMに記憶されている試験命令のシーケンシングを
提供する。BISTマクロはさらにDRAM内の障害を
監視し障害ワード線またはデータ線あるいはその両方を
交換するための冗長割振り論理セクション260を備え
ている。
ンダム・アクセス・メモリ(DRAM)の試験を行うた
めのプロセッサ・ベースの組込み自己検査(BIST)
を提供すること。 【解決手段】 BIST200はシーケンサ205内に
2つのROMを備え、その1つ(図5の310)は試験
命令の記憶用で、もう1つ(図5の320)は走査可能
ROMで、分岐機能およびループ機能はもちろん、第1
のROMに記憶されている試験命令のシーケンシングを
提供する。BISTマクロはさらにDRAM内の障害を
監視し障害ワード線またはデータ線あるいはその両方を
交換するための冗長割振り論理セクション260を備え
ている。
Description
【0001】
【発明の属する技術分野】本発明は集積回路チップ、よ
り詳細に言えば、論理チップに組み込まれたダイナミッ
ク・ランダム・アクセス・メモリ(DRAM)のテスト
を行うためのプロセッサ・ベースの組込み自己検査(B
uilt−In−Self−Test −BIST)マ
クロに関する。
り詳細に言えば、論理チップに組み込まれたダイナミッ
ク・ランダム・アクセス・メモリ(DRAM)のテスト
を行うためのプロセッサ・ベースの組込み自己検査(B
uilt−In−Self−Test −BIST)マ
クロに関する。
【0002】
【従来の技術】スタティック・ランダム・アクセス・メ
モリ(SRAM)は周知である。メモリが交差結合され
たインバータからなるセルで構成される組込みSRAM
を備える論理チップも周知である。SRAMおよびBI
STマクロを含む論理ファミリも周知である。同じチッ
プ上で論理とメモリを組み合わせ、主としてチップ間の
通信で発生するオーバヘッドを回避することによって、
かなりの利益が得られる。さらに、この方法で電力およ
び空間が削減でき、論理から直接組込みメモリにアクセ
スすることによってパフォーマンスを大幅に向上させる
ことが可能になる。論理ファミリに、つまり論理ファミ
リから作成されたチップにSRAMを組み込むのは比較
的簡単である。
モリ(SRAM)は周知である。メモリが交差結合され
たインバータからなるセルで構成される組込みSRAM
を備える論理チップも周知である。SRAMおよびBI
STマクロを含む論理ファミリも周知である。同じチッ
プ上で論理とメモリを組み合わせ、主としてチップ間の
通信で発生するオーバヘッドを回避することによって、
かなりの利益が得られる。さらに、この方法で電力およ
び空間が削減でき、論理から直接組込みメモリにアクセ
スすることによってパフォーマンスを大幅に向上させる
ことが可能になる。論理ファミリに、つまり論理ファミ
リから作成されたチップにSRAMを組み込むのは比較
的簡単である。
【0003】とはいえ、DRAMとなると話は別であ
る。通常、この原因は論理対DRAMという問題の二分
法にある。DRAMと論理が同じ製造ラインで製造され
ることは通常ありえないし、同じチップに組み込まれる
ことはさらにありえない。第1に、DRAMには記憶用
の稠密に実装した低漏電型コンデンサが必要であり、し
たがって、高品質なコンデンサを形成するための何らか
の形の追加処理が必要になる。DRAMは論理に対して
認識可能な影響を及ぼさないマイナーな欠陥の影響を受
けやすい。論理には、稠密に実装された論理セルを相互
接続するための余分の配線レイヤがしばしば必要であ
る。これらはDRAMにとって不要であるだけではな
く、DRAM信号マージンを損傷し、チップ歩留りを低
下させるおそれがある。したがって、論理にDRAMを
組み込んだ設計はほとんどなく、DRAMに重要な論理
機能を含めることもまずない。BIST論理は限られた
数の期待される結果が得られるかどうかチップ機能を特
異的にテストし、チップが正常に機能する最低限の保証
を与える。BIST論理はチップ(論理またはメモリ)
に含まれるすべての機能について幅広くテストを行う。
る。通常、この原因は論理対DRAMという問題の二分
法にある。DRAMと論理が同じ製造ラインで製造され
ることは通常ありえないし、同じチップに組み込まれる
ことはさらにありえない。第1に、DRAMには記憶用
の稠密に実装した低漏電型コンデンサが必要であり、し
たがって、高品質なコンデンサを形成するための何らか
の形の追加処理が必要になる。DRAMは論理に対して
認識可能な影響を及ぼさないマイナーな欠陥の影響を受
けやすい。論理には、稠密に実装された論理セルを相互
接続するための余分の配線レイヤがしばしば必要であ
る。これらはDRAMにとって不要であるだけではな
く、DRAM信号マージンを損傷し、チップ歩留りを低
下させるおそれがある。したがって、論理にDRAMを
組み込んだ設計はほとんどなく、DRAMに重要な論理
機能を含めることもまずない。BIST論理は限られた
数の期待される結果が得られるかどうかチップ機能を特
異的にテストし、チップが正常に機能する最低限の保証
を与える。BIST論理はチップ(論理またはメモリ)
に含まれるすべての機能について幅広くテストを行う。
【0004】通常、DRAMマクロが論理に組み込まれ
ない別の理由は、DRAMマクロのテストがきわめて複
雑なことである。DRAMチップのテストはそれ自体が
特定の障害の種類を識別するように設計された特殊なテ
スト・パターンを必要とする困難なタスクであり、この
テスト・パターンは最終的に特定のテスト電圧および制
御信号タイミングと結びついている。この特殊なテスト
・パターンには、データ・パターン、アドレス順序付
け、タイミング順序付けが含まれ、テスト・パターンは
プロセスが変化し進化するにつれて変化する。
ない別の理由は、DRAMマクロのテストがきわめて複
雑なことである。DRAMチップのテストはそれ自体が
特定の障害の種類を識別するように設計された特殊なテ
スト・パターンを必要とする困難なタスクであり、この
テスト・パターンは最終的に特定のテスト電圧および制
御信号タイミングと結びついている。この特殊なテスト
・パターンには、データ・パターン、アドレス順序付
け、タイミング順序付けが含まれ、テスト・パターンは
プロセスが変化し進化するにつれて変化する。
【0005】一般的なメモリBIST技法は、状態機械
を使用し、データ・パターン、アドレス順序付け、制御
シーケンス・タイミングがBIST論理内で固定され最
適化される。この技法は論理およびSRAMをテストす
るのに十分である。ただし、この技法はDRAM、特に
DRAMマクロをテストするには不適当である。その理
由は、処理プロセスまたはパラメータ依存性があり時間
とともに変化しうるデータ・パターン、アドレス順序付
け、および制御タイミングの変化に対応するにはBIS
T論理に柔軟性が欠けているためである。
を使用し、データ・パターン、アドレス順序付け、制御
シーケンス・タイミングがBIST論理内で固定され最
適化される。この技法は論理およびSRAMをテストす
るのに十分である。ただし、この技法はDRAM、特に
DRAMマクロをテストするには不適当である。その理
由は、処理プロセスまたはパラメータ依存性があり時間
とともに変化しうるデータ・パターン、アドレス順序付
け、および制御タイミングの変化に対応するにはBIS
T論理に柔軟性が欠けているためである。
【0006】さらに、DRAMが欠陥、プロセス変動、
あるいはセルの信号および機能マージンに影響を与える
その他の要因の影響を受けやすいため、従来技術の組込
みDRAMは、構成の変化による影響を少なくするため
に、柔軟性がほとんどないか全くない固定イメージを持
っていた。各機能(ファンクション、アドレス編成)に
よって必要なテスト・パターン(データ・パターン、ア
ドレス順序付け、制御タイミング)が変化し、組み込ま
れたDRAM全体の挙動の予測も異なるため、従来技術
の組込みDRAMはこれまでいくつかの基本編成に限定
され、複数回グルー論理(glue logic)と一
緒に併用して異なった構成を構築してきた。同じマクロ
を複数回指定すると回路を繰り返し使用することでオー
バヘッドが生じるが、これは所望の編成を備えた単一の
組込みDRAMで解消することができる。
あるいはセルの信号および機能マージンに影響を与える
その他の要因の影響を受けやすいため、従来技術の組込
みDRAMは、構成の変化による影響を少なくするため
に、柔軟性がほとんどないか全くない固定イメージを持
っていた。各機能(ファンクション、アドレス編成)に
よって必要なテスト・パターン(データ・パターン、ア
ドレス順序付け、制御タイミング)が変化し、組み込ま
れたDRAM全体の挙動の予測も異なるため、従来技術
の組込みDRAMはこれまでいくつかの基本編成に限定
され、複数回グルー論理(glue logic)と一
緒に併用して異なった構成を構築してきた。同じマクロ
を複数回指定すると回路を繰り返し使用することでオー
バヘッドが生じるが、これは所望の編成を備えた単一の
組込みDRAMで解消することができる。
【0007】したがって、論理チップ設計者が、使用さ
れない冗長なDRAMサポート回路を必要とせずに適切
な構成を選択できるように、構成可能なDRAMが必要
である。さらに、そのようなDRAMマクロは外部から
変更できる柔軟なBISTを持つことが必要である。
れない冗長なDRAMサポート回路を必要とせずに適切
な構成を選択できるように、構成可能なDRAMが必要
である。さらに、そのようなDRAMマクロは外部から
変更できる柔軟なBISTを持つことが必要である。
【0008】
【発明が解決しようとする課題】したがって、本発明の
一目的は、論理に組み込まれた可変構成のDRAMと、
ウェハ、モジュール、およびバーンインテストで組込み
DRAMの機能の現場テストを実行するBISTマクロ
とを有する集積回路チップを提供することである。
一目的は、論理に組み込まれた可変構成のDRAMと、
ウェハ、モジュール、およびバーンインテストで組込み
DRAMの機能の現場テストを実行するBISTマクロ
とを有する集積回路チップを提供することである。
【0009】本発明の別の目的は、BISTマクロをプ
ロセッサ指向型のものにすることである。
ロセッサ指向型のものにすることである。
【0010】本発明の別の目的は、組込みDRAMをテ
ストするアドレス順序付け、データ・パターン、および
制御タイミングにおける高度な柔軟性を有するBIST
マクロを提供することである。
ストするアドレス順序付け、データ・パターン、および
制御タイミングにおける高度な柔軟性を有するBIST
マクロを提供することである。
【0011】本発明のさらに別の目的は、BISTマク
ロを特定用途向け集積回路(ASIC)の設計基本規則
および方法に適合させることである。
ロを特定用途向け集積回路(ASIC)の設計基本規則
および方法に適合させることである。
【0012】本発明のさらに別の目的は、BISTマク
ロに、マイクロコード対応設計のROMと、このROM
に記憶されたテスト命令を変更、追加、および削除する
ための走査可能ROMとを設けることである。
ロに、マイクロコード対応設計のROMと、このROM
に記憶されたテスト命令を変更、追加、および削除する
ための走査可能ROMとを設けることである。
【0013】本発明のさらに別の目的は、テスト命令の
順序付けに変更だけでなくループを導入して組込みDR
AMを現場で特徴付け、バーンインを行うことである。
順序付けに変更だけでなくループを導入して組込みDR
AMを現場で特徴付け、バーンインを行うことである。
【0014】本発明のより詳細な目的は、DRAMを同
一のサブアレイのスタックとして構成し、データ幅と密
度を構成可能にして、テストを簡略化し高速化すること
である。
一のサブアレイのスタックとして構成し、データ幅と密
度を構成可能にして、テストを簡略化し高速化すること
である。
【0015】
【課題を解決するための手段】本発明の一態様によれ
ば、テスト命令を記憶する手段と、テスト命令を読み取
り、テスト命令からテスト・パターンを生成し、テスト
命令の順序付けを行う手段とを備える、論理に組み込ま
れたメモリをテストするためのプロセッサ・ベースの組
込み自己検査(BIST)マクロが提供される。
ば、テスト命令を記憶する手段と、テスト命令を読み取
り、テスト命令からテスト・パターンを生成し、テスト
命令の順序付けを行う手段とを備える、論理に組み込ま
れたメモリをテストするためのプロセッサ・ベースの組
込み自己検査(BIST)マクロが提供される。
【0016】本発明の別の態様によれば、 a)タイミングを提供するクロック生成手段と、b)テ
スト命令を記憶する第1の読取り専用メモリ(ROM)
手段とテスト命令のシーケンスを変更する第2のROM
手段とを含むテスト命令の記憶手段と、c)前記のテス
ト命令を読み取るプロセッサ手段と、d)テスト命令か
らテスト・パターンを生成する手段と、e)テスト命令
を順序付けする手段と、f)テスト命令用のアドレス・
スケジュールを生成するアドレス生成手段と、g)デー
タ入力および期待データ出力を生成するデータ生成手段
と、h)メモリ内の障害を監視し、冗長ワード線および
データ線を割り振って障害のあるワード線およびデータ
線を置き換える冗長割振り論理手段と、i)制御信号を
提供する制御手段と、j)BISTマクロの入力と出力
のそれぞれに接続され、入力と出力に走査可能な機能を
提供して、テストの範囲を広げる境界パイプ・ラッチ手
段とを含む、論理に組み込まれたメモリをテストするた
めのプロセッサ・ベースの組込み自己検査(BIST)
マクロが提供される。
スト命令を記憶する第1の読取り専用メモリ(ROM)
手段とテスト命令のシーケンスを変更する第2のROM
手段とを含むテスト命令の記憶手段と、c)前記のテス
ト命令を読み取るプロセッサ手段と、d)テスト命令か
らテスト・パターンを生成する手段と、e)テスト命令
を順序付けする手段と、f)テスト命令用のアドレス・
スケジュールを生成するアドレス生成手段と、g)デー
タ入力および期待データ出力を生成するデータ生成手段
と、h)メモリ内の障害を監視し、冗長ワード線および
データ線を割り振って障害のあるワード線およびデータ
線を置き換える冗長割振り論理手段と、i)制御信号を
提供する制御手段と、j)BISTマクロの入力と出力
のそれぞれに接続され、入力と出力に走査可能な機能を
提供して、テストの範囲を広げる境界パイプ・ラッチ手
段とを含む、論理に組み込まれたメモリをテストするた
めのプロセッサ・ベースの組込み自己検査(BIST)
マクロが提供される。
【0017】
【発明の実施の形態】図1について説明する。本発明
は、論理104および106、論理に組み込まれたDR
AM102、およびDRAMをテストするBISTマク
ロ(図示せず)を備えた集積回路チップ100において
実施することが好ましい。
は、論理104および106、論理に組み込まれたDR
AM102、およびDRAMをテストするBISTマク
ロ(図示せず)を備えた集積回路チップ100において
実施することが好ましい。
【0018】組込みDRAMは、複雑なゲート・アレイ
または標準セル、マイクロプロセッサ、ディジタル信号
プロセッサ(DSP)、または特定用途向け集積回路
(ASIC)などの論理機能を備えたチップと一体化し
ている。本発明の論理チップは1つまたは複数の上記の
組込みDRAMを含むことができる。このDRAMは細
分化され、1つまたは複数のメモリ・グラニュールまた
はブロックを含むことができる。2つの組込みDRAM
編成−「128単位」および「256単位」について以
下に説明する。これらの2つの編成は例示のために選ん
だものにすぎず、本発明を限定するものではない。この
例では、パリティを所望する場合、これらの編成はそれ
ぞれ「144単位」または「288単位」となる。さら
に「128単位」の編成には512Kbブロックを使っ
て細分性を実現することが好ましい。これに対して、
「256単位」の編成では1Mbブロックを使用するこ
とが好ましい。当然ながら、好都合などんなブロック・
サイズを代りに使用してもよい。使用する技術でパフォ
ーマンス、リフレッシュ間隔、マクロ・フォームファク
タおよびサイズを最適化するため、それぞれの組込みD
RAMは4つの列アドレスを有し、または列の深さを1
6として好ましい最大値2Kまでの適切なワード線アド
レス数を使用する。
または標準セル、マイクロプロセッサ、ディジタル信号
プロセッサ(DSP)、または特定用途向け集積回路
(ASIC)などの論理機能を備えたチップと一体化し
ている。本発明の論理チップは1つまたは複数の上記の
組込みDRAMを含むことができる。このDRAMは細
分化され、1つまたは複数のメモリ・グラニュールまた
はブロックを含むことができる。2つの組込みDRAM
編成−「128単位」および「256単位」について以
下に説明する。これらの2つの編成は例示のために選ん
だものにすぎず、本発明を限定するものではない。この
例では、パリティを所望する場合、これらの編成はそれ
ぞれ「144単位」または「288単位」となる。さら
に「128単位」の編成には512Kbブロックを使っ
て細分性を実現することが好ましい。これに対して、
「256単位」の編成では1Mbブロックを使用するこ
とが好ましい。当然ながら、好都合などんなブロック・
サイズを代りに使用してもよい。使用する技術でパフォ
ーマンス、リフレッシュ間隔、マクロ・フォームファク
タおよびサイズを最適化するため、それぞれの組込みD
RAMは4つの列アドレスを有し、または列の深さを1
6として好ましい最大値2Kまでの適切なワード線アド
レス数を使用する。
【0019】図1について説明する。同図で点線と矢印
で示すように、走査入力108は組込みDRAM102
に送られる前にチップ論理104を通過することができ
る。組込みDRAM102の入力は、データ入力110
(DI0〜DIn)、ビット書込み制御112(BW0
〜BWn)、読取り/書込み制御114、アドレス入力
116、およびテスト制御118である。組込みDRA
M102の出力は、データ・アウト120(DO0〜D
On、ただしnはDIの場合と同じ)、BIST出力1
22、および走査出力124である。走査入力108と
同様、走査出力124はチップから出る前に論理106
を通過することができる。図では、チップの一次入力1
28および一次出力126はチップ論理104にも10
6にも直接接続されず、またそれらを通過するように描
かれていないが、実際にはこの接続が存在することを理
解されたい。図2に示す、256行×16列(ビット線
とも呼ぶ)×128データ・ビットの配列に編成された
512Kbの組込みDRAM102、または図6に示
す、論理に囲まれた2K×16×256データ・ビット
に編成された、8Mbの組込みDRAM150を用いた
場合、チップ100などのASICチップは低電力、高
いパフォーマンス、および省スペースを実現できる。
で示すように、走査入力108は組込みDRAM102
に送られる前にチップ論理104を通過することができ
る。組込みDRAM102の入力は、データ入力110
(DI0〜DIn)、ビット書込み制御112(BW0
〜BWn)、読取り/書込み制御114、アドレス入力
116、およびテスト制御118である。組込みDRA
M102の出力は、データ・アウト120(DO0〜D
On、ただしnはDIの場合と同じ)、BIST出力1
22、および走査出力124である。走査入力108と
同様、走査出力124はチップから出る前に論理106
を通過することができる。図では、チップの一次入力1
28および一次出力126はチップ論理104にも10
6にも直接接続されず、またそれらを通過するように描
かれていないが、実際にはこの接続が存在することを理
解されたい。図2に示す、256行×16列(ビット線
とも呼ぶ)×128データ・ビットの配列に編成された
512Kbの組込みDRAM102、または図6に示
す、論理に囲まれた2K×16×256データ・ビット
に編成された、8Mbの組込みDRAM150を用いた
場合、チップ100などのASICチップは低電力、高
いパフォーマンス、および省スペースを実現できる。
【0020】図1の組込みDRAM102は、論理10
4および106に囲まれているが、これは例示のために
示したものにすぎない。本発明においては、組込みDR
AMは主としてチップ上の論理と組み合わせて使用する
ために実装された論理チップ上のダイナミック・メモリ
・ブロックである。他のDRAMチップまたは他の組込
みDRAMを備えた他のチップ上の論理によって使用さ
れるものではない。ただし、偶然にそのような形態で使
用された場合でも本発明の趣旨から逸脱するものではな
い。したがって、例えば、マイクロプロセッサのアレイ
で並列に動作する組込みDRAMを持つように設計され
たマイクロプロセッサは、本発明の趣旨から逸脱するも
のではない。
4および106に囲まれているが、これは例示のために
示したものにすぎない。本発明においては、組込みDR
AMは主としてチップ上の論理と組み合わせて使用する
ために実装された論理チップ上のダイナミック・メモリ
・ブロックである。他のDRAMチップまたは他の組込
みDRAMを備えた他のチップ上の論理によって使用さ
れるものではない。ただし、偶然にそのような形態で使
用された場合でも本発明の趣旨から逸脱するものではな
い。したがって、例えば、マイクロプロセッサのアレイ
で並列に動作する組込みDRAMを持つように設計され
たマイクロプロセッサは、本発明の趣旨から逸脱するも
のではない。
【0021】図2は、本発明による最小の組込みDRA
M102の128ビット幅の実施形態を示す配置図であ
る。図の説明は基本的に図5の256ビット幅のアーキ
テクチャの説明と同じである。組込みDRAM102
は、ワード・アドレス・プリデコーダ130、DRAM
セル・アレイ132、列冗長ブロック134、入力/出
力/制御ブロック136、およびBISTマクロ138
を含む。
M102の128ビット幅の実施形態を示す配置図であ
る。図の説明は基本的に図5の256ビット幅のアーキ
テクチャの説明と同じである。組込みDRAM102
は、ワード・アドレス・プリデコーダ130、DRAM
セル・アレイ132、列冗長ブロック134、入力/出
力/制御ブロック136、およびBISTマクロ138
を含む。
【0022】図2に示すDRAMマクロのアーキテクチ
ャは、図3および4に示す「128単位」、ならびに図
5および6に示す「256単位」に拡張することがで
き、上述の4つの基本ビルディング・ブロックを使用し
て実施することができる。セル・アレイ・セクションを
サポートする3つのブロックは最大構成にかけることが
できる最大負荷に耐えるように設計され、最小構成から
最大構成までのすべての構成で適切なタイミングを保証
できるようにインターロックされている。
ャは、図3および4に示す「128単位」、ならびに図
5および6に示す「256単位」に拡張することがで
き、上述の4つの基本ビルディング・ブロックを使用し
て実施することができる。セル・アレイ・セクションを
サポートする3つのブロックは最大構成にかけることが
できる最大負荷に耐えるように設計され、最小構成から
最大構成までのすべての構成で適切なタイミングを保証
できるようにインターロックされている。
【0023】図2ないし4の3つの「128単位」構成
のすべてに適用可能な1つのワード・プリデコーダ13
0は最大8つの0.5Mbセル・アレイ・ブロックをサ
ポートする。より詳細に言えば、図2で1つ、図3で2
つ、図4で8ブロックをサポートする。もちろん、この
設計は最大8つのセル・アレイに限定されるものではな
い。こうしたのは、本発明の実施形態を強調するため
で、8という数は本アーキテクチャを実際に実施する場
合の基本原則および技術上の制約に照らして最適な数で
あった。「256単位」の設計では、1つのワード・プ
リデコーダがサイズ1Mbのセル・アレイ・ブロックを
最大8つまでサポートできる。
のすべてに適用可能な1つのワード・プリデコーダ13
0は最大8つの0.5Mbセル・アレイ・ブロックをサ
ポートする。より詳細に言えば、図2で1つ、図3で2
つ、図4で8ブロックをサポートする。もちろん、この
設計は最大8つのセル・アレイに限定されるものではな
い。こうしたのは、本発明の実施形態を強調するため
で、8という数は本アーキテクチャを実際に実施する場
合の基本原則および技術上の制約に照らして最適な数で
あった。「256単位」の設計では、1つのワード・プ
リデコーダがサイズ1Mbのセル・アレイ・ブロックを
最大8つまでサポートできる。
【0024】0.5MbのDRAMアレイ132(図
2)は、「128単位」の設計用の最小セル・アレイ・
ビルディング・ブロックである。このブロックは、DR
AMマクロをサポートするために基準セル、センス増幅
器、ディジタル二次センス増幅器、列デコード手段、お
よび冗長要素を備えている。
2)は、「128単位」の設計用の最小セル・アレイ・
ビルディング・ブロックである。このブロックは、DR
AMマクロをサポートするために基準セル、センス増幅
器、ディジタル二次センス増幅器、列デコード手段、お
よび冗長要素を備えている。
【0025】1.0MbのDRAMアレイ144(図
5)は、「256単位」の設計用の最小セル・アレイ・
ビルディング・ブロックである。このブロックは、DR
AMマクロをサポートするために基準セル、センス増幅
器、ディジタル二次センス増幅器、列デコード手段、お
よび冗長要素を備えている。
5)は、「256単位」の設計用の最小セル・アレイ・
ビルディング・ブロックである。このブロックは、DR
AMマクロをサポートするために基準セル、センス増幅
器、ディジタル二次センス増幅器、列デコード手段、お
よび冗長要素を備えている。
【0026】ブロック134(図2ないし6)について
説明する。列操作ブロックは、セル・アレイ内に障害の
ある列または列のグループがある場合に、予備列のグル
ープを動的に挿入するために必要な回路をサポートす
る。
説明する。列操作ブロックは、セル・アレイ内に障害の
ある列または列のグループがある場合に、予備列のグル
ープを動的に挿入するために必要な回路をサポートす
る。
【0027】図2ないし6の5つの図にある入力/出力
/制御ブロック136は、すべての入力バッファ、出力
ドライバ、DRAM用制御論理、バイアス・ジェネレー
タ、走査可能チェーン、冗長割振り論理セクション、お
よびLST(論理サービス端子、すなわち、マクロへの
入出力接続)を含む。最後に、BIST138は、「1
28単位」DRAM幅に物理的に適合する設計である。
このアーキテクチャおよび動作については後で詳述す
る。
/制御ブロック136は、すべての入力バッファ、出力
ドライバ、DRAM用制御論理、バイアス・ジェネレー
タ、走査可能チェーン、冗長割振り論理セクション、お
よびLST(論理サービス端子、すなわち、マクロへの
入出力接続)を含む。最後に、BIST138は、「1
28単位」DRAM幅に物理的に適合する設計である。
このアーキテクチャおよび動作については後で詳述す
る。
【0028】図7は、本発明によるBISTマクロ20
0、および組込みDRAMに対するその相対位置の論理
ブロック図である。BISTブロックは7つのコンポー
ネントを含むことが好ましい。それらは、図8に示すメ
モリを含むシーケンサ205、アドレス・ジェネレータ
210、データ・ジェネレータ220、制御ゲート・ブ
ロック230、クロック・ジェネレータ240、境界ラ
ッチ・パイプ・ステージ(boundary latch pipe stag
e)(レジスタ250として図示)、および二次元冗長
割振りブロック260である。各コンポーネントについ
ては後で図10の説明で詳述する。
0、および組込みDRAMに対するその相対位置の論理
ブロック図である。BISTブロックは7つのコンポー
ネントを含むことが好ましい。それらは、図8に示すメ
モリを含むシーケンサ205、アドレス・ジェネレータ
210、データ・ジェネレータ220、制御ゲート・ブ
ロック230、クロック・ジェネレータ240、境界ラ
ッチ・パイプ・ステージ(boundary latch pipe stag
e)(レジスタ250として図示)、および二次元冗長
割振りブロック260である。各コンポーネントについ
ては後で図10の説明で詳述する。
【0029】BISTシーケンサ205は、分岐制御機
能を備えた8ビットのシーケンス・カウンタを含む。シ
ーケンサは、とりわけ無条件分岐、条件分岐、ブランチ
−オン−ワードまたは列アドレス条件などを含む複数の
分岐を認識するように設計されている。その他、テスト
・パターン内またはテスト・パターン外にループ機能を
提供する分岐もある。
能を備えた8ビットのシーケンス・カウンタを含む。シ
ーケンサは、とりわけ無条件分岐、条件分岐、ブランチ
−オン−ワードまたは列アドレス条件などを含む複数の
分岐を認識するように設計されている。その他、テスト
・パターン内またはテスト・パターン外にループ機能を
提供する分岐もある。
【0030】各シーケンス・アドレスは、全体としてテ
スト・パターンを構成するテスト命令セットを識別し実
行するのに必要な情報を含むメモリからテストワードを
取り出す。本発明によるBISTのシーケンサ内に含ま
れるメモリの新機能の理解を深めるため、2つのROM
を示す図8について説明する。第1のROM310は3
4ビット幅で、テスト命令をマイクロコード形式で書込
む構造になっている。シーケンサ論理205によって構
築されるこれらの命令の結合シーケンスは、次のような
典型的テスト・パターンを作成する。 単一アドレス/リップル・ワード/物理データ/マー
チ、 列じょう乱アドレス指定/物理データ、 単一アドレス/ページ・サイクル/リップル列/論理デ
ータ、 マルチリード/リップル列/物理データ、 ビット書込み制御/単一サイクル/リップル・ワード/
論理データ、 列じょう乱アドレス指定/物理データ、 など
スト・パターンを構成するテスト命令セットを識別し実
行するのに必要な情報を含むメモリからテストワードを
取り出す。本発明によるBISTのシーケンサ内に含ま
れるメモリの新機能の理解を深めるため、2つのROM
を示す図8について説明する。第1のROM310は3
4ビット幅で、テスト命令をマイクロコード形式で書込
む構造になっている。シーケンサ論理205によって構
築されるこれらの命令の結合シーケンスは、次のような
典型的テスト・パターンを作成する。 単一アドレス/リップル・ワード/物理データ/マー
チ、 列じょう乱アドレス指定/物理データ、 単一アドレス/ページ・サイクル/リップル列/論理デ
ータ、 マルチリード/リップル列/物理データ、 ビット書込み制御/単一サイクル/リップル・ワード/
論理データ、 列じょう乱アドレス指定/物理データ、 など
【0031】例で示すと、上記のパターンのうち「マー
チング1」テスト・シーケンスとして知られる第1のパ
ターンについて言えば、シングル・アクセス・モードで
(ページ・アクセス・モードとは対照的に)、各入出力
ピンで物理データを送受する方法でパターンが実行され
る。当業者にとってのシーケンスは次のようになる。 W0 増分 R0 W1 増分 R1 W0 増分 R0 W1 減分 R1 W0 減分
チング1」テスト・シーケンスとして知られる第1のパ
ターンについて言えば、シングル・アクセス・モードで
(ページ・アクセス・モードとは対照的に)、各入出力
ピンで物理データを送受する方法でパターンが実行され
る。当業者にとってのシーケンスは次のようになる。 W0 増分 R0 W1 増分 R1 W0 増分 R0 W1 減分 R1 W0 減分
【0032】第2の例として、上記のリストの第3のパ
ターンについて言えば、ページ・サイクル(すなわち、
ページあたり16サイクル)で、すべての入出力で論理
データを送受する方法でパターンが実行される。テスト
・シーケンスは次のようになる。 W0 増分 R0 W1 RI 増分 R1 W0 R0 増分 R0 増分
ターンについて言えば、ページ・サイクル(すなわち、
ページあたり16サイクル)で、すべての入出力で論理
データを送受する方法でパターンが実行される。テスト
・シーケンスは次のようになる。 W0 増分 R0 W1 RI 増分 R1 W0 R0 増分 R0 増分
【0033】基本ROMコンポーネント310は、34
ビット幅のアドレスを160個備え、5440ビット記
憶できるように構成することが好ましい。したがって、
シーケンサはこのROMに対して0〜159をアドレス
指定する。この構成で総計160のテスト命令、これら
の命令および走査可能ROM320と関連して使用され
る分岐ステートメント、およびその他の各種パラメータ
・テストを実行することができる。
ビット幅のアドレスを160個備え、5440ビット記
憶できるように構成することが好ましい。したがって、
シーケンサはこのROMに対して0〜159をアドレス
指定する。この構成で総計160のテスト命令、これら
の命令および走査可能ROM320と関連して使用され
る分岐ステートメント、およびその他の各種パラメータ
・テストを実行することができる。
【0034】図8の走査可能ROM320について説明
する。このROMは34ビット幅のアドレス34個、総
計1156ビットで構成される。各ROMメモリ・セル
はレベル・センシティブ走査設計(LSSD)など走査
可能設計の典型であるマスタ/スレーブ構成として構築
される。前述のように、テスト・パターンがBIST論
理にハードコード化され、変更するには新しいフォトリ
ソグラフィ・マスクが必要な従来技術の状態機械とは対
照的に、本発明の走査可能ROMはすべてのテスト・パ
ターン・シーケンスの修正、追加、削除、変更が可能
で、さらに重要なことに単一パターン内または任意のパ
ターン・グループ内でのループ動作が可能である。この
特徴は、特に特徴付けとバーンイン・テストで強みを発
揮する。34本のアドレス線で、第1のROMから作成
された各テスト・パターンの先頭と末尾の境界を区切る
17個の分岐命令と、さらに任意の修正および変更に対
処するための17個の追加の命令語が指定できる。走査
可能ROMアドレスは一般に192〜225に順序付け
する。2つのROM310および320は、シーケンサ
によって制御される34ビット・テスト・バス上で多重
化されることが好ましい。
する。このROMは34ビット幅のアドレス34個、総
計1156ビットで構成される。各ROMメモリ・セル
はレベル・センシティブ走査設計(LSSD)など走査
可能設計の典型であるマスタ/スレーブ構成として構築
される。前述のように、テスト・パターンがBIST論
理にハードコード化され、変更するには新しいフォトリ
ソグラフィ・マスクが必要な従来技術の状態機械とは対
照的に、本発明の走査可能ROMはすべてのテスト・パ
ターン・シーケンスの修正、追加、削除、変更が可能
で、さらに重要なことに単一パターン内または任意のパ
ターン・グループ内でのループ動作が可能である。この
特徴は、特に特徴付けとバーンイン・テストで強みを発
揮する。34本のアドレス線で、第1のROMから作成
された各テスト・パターンの先頭と末尾の境界を区切る
17個の分岐命令と、さらに任意の修正および変更に対
処するための17個の追加の命令語が指定できる。走査
可能ROMアドレスは一般に192〜225に順序付け
する。2つのROM310および320は、シーケンサ
によって制御される34ビット・テスト・バス上で多重
化されることが好ましい。
【0035】図7について再度説明する。アドレス・ジ
ェネレータ210は3つのコンポーネントからなる。そ
れらは、列アドレス・カウンタ、行アドレス・カウン
タ、およびブロック・アドレス・カウンタで、それぞれ
がテスト・バスから駆動され各サイクルをカウントす
る。アドレス・ジェネレータ210の3つのコンポーネ
ントを同時に使って、リップル行の増分/減分、リップ
ル列の増分/減分、列のじょう乱などのテスト・パター
ンで使用するアドレス・シーケンスを提供することがで
きる。
ェネレータ210は3つのコンポーネントからなる。そ
れらは、列アドレス・カウンタ、行アドレス・カウン
タ、およびブロック・アドレス・カウンタで、それぞれ
がテスト・バスから駆動され各サイクルをカウントす
る。アドレス・ジェネレータ210の3つのコンポーネ
ントを同時に使って、リップル行の増分/減分、リップ
ル列の増分/減分、列のじょう乱などのテスト・パター
ンで使用するアドレス・シーケンスを提供することがで
きる。
【0036】BISTのデータ・ジェネレータ・ブロッ
ク220はテスト・バスから送られた情報に応答してB
IST書込みサイクル時にマクロへのデータイン入力を
作成する。またBIST読取りサイクル用の比較データ
とBIST書込みサイクル期間におけるマクロ用のビッ
ト書込み制御入力も作成する。データインおよびデータ
アウト期待値ジェネレータは任意の所与のサイクルでの
テスト・バスの指示に従って、論理的または物理的0/
1を生成する。データ・ジェネレータはまたテスト・バ
スから受け取った相補データ・ビットも使用する。この
結果、データ読取り状態またはデータ書込み状態だけが
変更された場合にもパターン・ループの書込みが可能に
なるため、設計の柔軟性が向上する。
ク220はテスト・バスから送られた情報に応答してB
IST書込みサイクル時にマクロへのデータイン入力を
作成する。またBIST読取りサイクル用の比較データ
とBIST書込みサイクル期間におけるマクロ用のビッ
ト書込み制御入力も作成する。データインおよびデータ
アウト期待値ジェネレータは任意の所与のサイクルでの
テスト・バスの指示に従って、論理的または物理的0/
1を生成する。データ・ジェネレータはまたテスト・バ
スから受け取った相補データ・ビットも使用する。この
結果、データ読取り状態またはデータ書込み状態だけが
変更された場合にもパターン・ループの書込みが可能に
なるため、設計の柔軟性が向上する。
【0037】制御ゲート・ブロック230は、テスト・
バスの監督下で、特定の種類のテストパターンおよび適
用されるサイクル、すなわち、シングル・アクセス・モ
ード、ページ・モード、リフレッシュ、読取り/書込
み、非動作などにふさわしい制御信号をDRAMへゲー
ト制御する。クロック・ジェネレータ240に同期して
制御ゲート・ブロック内で生成されるデータ出力ストロ
ーブは、DRAM入力制御信号に同期する。テスト時に
このストローブ信号をDRAM内で使用して正確にアク
セス時間を測定することができる。
バスの監督下で、特定の種類のテストパターンおよび適
用されるサイクル、すなわち、シングル・アクセス・モ
ード、ページ・モード、リフレッシュ、読取り/書込
み、非動作などにふさわしい制御信号をDRAMへゲー
ト制御する。クロック・ジェネレータ240に同期して
制御ゲート・ブロック内で生成されるデータ出力ストロ
ーブは、DRAM入力制御信号に同期する。テスト時に
このストローブ信号をDRAM内で使用して正確にアク
セス時間を測定することができる。
【0038】クロック・ジェネレータ240にはアレイ
・クロックを整形するオプション機能がある。回路24
0のフロントエンドは、2つの入力クロックTSTN
0およびTSTN1 241の状態および複数の走査専
用ラッチ(図には示していない)の状態に応答して複数
の内部システム・クロック・オプションを提供する。こ
れらのオプションの主なものは、LSSDテスト用の走
査モード、BIST初期設定、初期設定の際にデューテ
ィ・ファクタをプログラミングしてクロック・パルスを
整形する機能、シングル・アクセス・モードからページ
・モードへの切り替えなどである。
・クロックを整形するオプション機能がある。回路24
0のフロントエンドは、2つの入力クロックTSTN
0およびTSTN1 241の状態および複数の走査専
用ラッチ(図には示していない)の状態に応答して複数
の内部システム・クロック・オプションを提供する。こ
れらのオプションの主なものは、LSSDテスト用の走
査モード、BIST初期設定、初期設定の際にデューテ
ィ・ファクタをプログラミングしてクロック・パルスを
整形する機能、シングル・アクセス・モードからページ
・モードへの切り替えなどである。
【0039】BISTマクロはさらに、図7のブロック
255、260、および270が表す新規な二次元冗長
配置を備える。この配置は各マクロのデータアウト・ビ
ットのレイアウト幅に物理的に適合する設計になってい
る。この配置は、すべてのデータ比較不一致を監視し、
複合ビット障害マップを使わずに冗長ワード線およびデ
ータ・ビット要素の効率的な活用法を決定する。読取り
比較ブロック255はデータ・ジェネレータ220が出
力する期待値とアレイ290のD0出力で観測される値
を比較する。テスト中、これらの値は出力レジスタ29
5に記憶される。観測されたテストデータを取り込むた
めの適切なタイミングは、クロック・ジェネレータ24
0によって提供される。後述する冗長論理ブロック26
0は、2つの異なる電圧でテスト・シーケンスを通過す
る2つの完全なパスに基づいており、可能な最適の割振
りを決定する。レジスタ・ブロック270は冗長割振り
論理の結果を記憶し、結果を走査してダイ・パッドまた
はモジュール・ピンへ出力する。
255、260、および270が表す新規な二次元冗長
配置を備える。この配置は各マクロのデータアウト・ビ
ットのレイアウト幅に物理的に適合する設計になってい
る。この配置は、すべてのデータ比較不一致を監視し、
複合ビット障害マップを使わずに冗長ワード線およびデ
ータ・ビット要素の効率的な活用法を決定する。読取り
比較ブロック255はデータ・ジェネレータ220が出
力する期待値とアレイ290のD0出力で観測される値
を比較する。テスト中、これらの値は出力レジスタ29
5に記憶される。観測されたテストデータを取り込むた
めの適切なタイミングは、クロック・ジェネレータ24
0によって提供される。後述する冗長論理ブロック26
0は、2つの異なる電圧でテスト・シーケンスを通過す
る2つの完全なパスに基づいており、可能な最適の割振
りを決定する。レジスタ・ブロック270は冗長割振り
論理の結果を記憶し、結果を走査してダイ・パッドまた
はモジュール・ピンへ出力する。
【0040】従来技術のメモリ・アレイ・アーキテクチ
ャでは、通常、欠陥アレイ記憶セルを修復する手段が設
けられている。これらの要素は予備ワード線(または
行)、予備ビット線(または列)、予備データ・ビット
などのさまざまな組み合わせで実施されてきた。メモリ
・アレイ欠陥が多数あってもこれら複数の冗長要素を使
って修復できることが当業者なら十分に理解できるであ
ろう。ただし、周知のように、ランダム割振りの方法で
は最適な修復可能性が保証されず、したがって最適な歩
留りも保証されない。使用可能な冗長構成を最適に使用
する方法の困難は、スタンドアロンのメモリ・ダイにつ
いてはテスト中に観測された障害のあるメモリ位置をす
べて記憶することのできる高価なメモリ・テスタを使う
ことによって通常解決されている。このビット障害マッ
プ・データ・ベースは、テスタ・プロセッサまたはホス
ト・プロセッサがアレイの修復に必要な最適手段を確立
する複雑なルーチンと共に使用する。本発明で開示する
二次元冗長手段は、予備ワード線および予備データ・ビ
ットを効果的に組み合わせる。代替手段の選択における
変形も、本明細書で記述する組込み冗長割振りの範囲を
逸脱することはない。
ャでは、通常、欠陥アレイ記憶セルを修復する手段が設
けられている。これらの要素は予備ワード線(または
行)、予備ビット線(または列)、予備データ・ビット
などのさまざまな組み合わせで実施されてきた。メモリ
・アレイ欠陥が多数あってもこれら複数の冗長要素を使
って修復できることが当業者なら十分に理解できるであ
ろう。ただし、周知のように、ランダム割振りの方法で
は最適な修復可能性が保証されず、したがって最適な歩
留りも保証されない。使用可能な冗長構成を最適に使用
する方法の困難は、スタンドアロンのメモリ・ダイにつ
いてはテスト中に観測された障害のあるメモリ位置をす
べて記憶することのできる高価なメモリ・テスタを使う
ことによって通常解決されている。このビット障害マッ
プ・データ・ベースは、テスタ・プロセッサまたはホス
ト・プロセッサがアレイの修復に必要な最適手段を確立
する複雑なルーチンと共に使用する。本発明で開示する
二次元冗長手段は、予備ワード線および予備データ・ビ
ットを効果的に組み合わせる。代替手段の選択における
変形も、本明細書で記述する組込み冗長割振りの範囲を
逸脱することはない。
【0041】ダイ・レベルでのテストをそれぞれの1M
bアレイ(「256単位」での)およびそれぞれの0.
5Mbアレイ(「128単位」での)で独立して行い、
各ブロックの完了後に結果をスキャンアウトすることが
好ましい。次にBISTを再び初期設定し、次の1Mb
(または0.5Mb)のアレイをテストする。この場合
も、テスト結果がスキャンアウトされ、アレイ・マクロ
全体が完全にテストされるまでこの処理が繰り返され
る。このようにして、アレイ障害と予備要素の対応関係
を記憶するための内蔵ラッチが、したがってダイ面積が
最小限で済むようになる。
bアレイ(「256単位」での)およびそれぞれの0.
5Mbアレイ(「128単位」での)で独立して行い、
各ブロックの完了後に結果をスキャンアウトすることが
好ましい。次にBISTを再び初期設定し、次の1Mb
(または0.5Mb)のアレイをテストする。この場合
も、テスト結果がスキャンアウトされ、アレイ・マクロ
全体が完全にテストされるまでこの処理が繰り返され
る。このようにして、アレイ障害と予備要素の対応関係
を記憶するための内蔵ラッチが、したがってダイ面積が
最小限で済むようになる。
【0042】図9のテスト・シーケンスについて説明す
る。先ず、次のテスト・ベクトルをスキャン・インし、
すべてのラッチをメモリ・アレイの所与のサブセットに
ついての初期2進状態(610)に初期設定し、その後
BISTシーケンスを起動する(620)。複数の印加
電圧でプロセッサ・ベースのBISTエンジンがすべて
のテスト・パターンをメモリ・アレイに印加する。好ま
しい実施形態(630、640)では、上記の2つの電
圧V1およびV2が示されている。ただし、異なる電圧
ケースをいくつでも実施することができる。
る。先ず、次のテスト・ベクトルをスキャン・インし、
すべてのラッチをメモリ・アレイの所与のサブセットに
ついての初期2進状態(610)に初期設定し、その後
BISTシーケンスを起動する(620)。複数の印加
電圧でプロセッサ・ベースのBISTエンジンがすべて
のテスト・パターンをメモリ・アレイに印加する。好ま
しい実施形態(630、640)では、上記の2つの電
圧V1およびV2が示されている。ただし、異なる電圧
ケースをいくつでも実施することができる。
【0043】第1のパス(V1)では、後述する二次元
冗長論理260が、障害アレイ要素のうちどれを特定の
予備要素と交換すれば修復可能性が最適になるかを決定
する。パス1(620、630、640)はこのように
アレイ障害とこれら特定の障害を修復するための冗長要
素の「修復要」の対応関係を識別する。これは、特定の
予備要素が他の冗長要素で修復できる障害に最初は割り
当てられないことを保証するために行われる。パス1が
完了すると、650に示すように、第2の電圧セットが
印加され、処理が繰り返される。その際に、特定の交換
を必要としない残りのアレイ障害があれば残りの複数の
未割当ての交換に割り当てられる。次いで、アレイ障害
と使用する予備要素に関する対応関係の情報が通常のL
SSD方式でスキャンアウトされる(660)。メモリ
全体がテストされるまで、メモリ・アレイの各サブセッ
トが同じシーケンスでテストされる。この処理を判断ボ
ックス670と終了ボックス680に示す。
冗長論理260が、障害アレイ要素のうちどれを特定の
予備要素と交換すれば修復可能性が最適になるかを決定
する。パス1(620、630、640)はこのように
アレイ障害とこれら特定の障害を修復するための冗長要
素の「修復要」の対応関係を識別する。これは、特定の
予備要素が他の冗長要素で修復できる障害に最初は割り
当てられないことを保証するために行われる。パス1が
完了すると、650に示すように、第2の電圧セットが
印加され、処理が繰り返される。その際に、特定の交換
を必要としない残りのアレイ障害があれば残りの複数の
未割当ての交換に割り当てられる。次いで、アレイ障害
と使用する予備要素に関する対応関係の情報が通常のL
SSD方式でスキャンアウトされる(660)。メモリ
全体がテストされるまで、メモリ・アレイの各サブセッ
トが同じシーケンスでテストされる。この処理を判断ボ
ックス670と終了ボックス680に示す。
【0044】次に図10の二次元冗長割振り論理と図1
1の流れ図の論理の説明を行う。冗長割振りは次のよう
に決定される。
1の流れ図の論理の説明を行う。冗長割振りは次のよう
に決定される。
【0045】図11の流れ図に示すルーチンは、図10
の論理ブロック図が表すオン−マクロ論理によって実施
される。前述のように、このシーケンスは「256単
位」メモリ構成では1Mbのアレイ・ブロック、また
「128単位」メモリ構成では0.5Mbのアレイ・ブ
ロック上で実行することが好ましい。まず、LSSDテ
スト・ベクトルがスキャンインされ(610)、レジス
タ710、720、730をすべてリセットし、テスト
対象のアドレス空間を識別する。ウェハ・テストでは、
各アレイ・ブロックがテストされた後で、結果がLSS
D走査チェーンからスキャンアウトされ、修復可能性お
よびヒューズ切断識別の問い合わせがされる(66
0)。モジュール・レベル・テストで、マクロの完全な
アドレス空間がテストされ、その結果がLSSD走査チ
ェーンからスキャンアウトされ、動作可能性の問い合わ
せがされる。ウェハ・テスト後のヒューズのマクロ対物
理的切断でソフト・ヒューズ(EEPROM、EPRO
M、ラッチなど)が使用される場合、ウェハ・レベル・
テストに似た方法でモジュール・レベル・テストを行う
ことができる。
の論理ブロック図が表すオン−マクロ論理によって実施
される。前述のように、このシーケンスは「256単
位」メモリ構成では1Mbのアレイ・ブロック、また
「128単位」メモリ構成では0.5Mbのアレイ・ブ
ロック上で実行することが好ましい。まず、LSSDテ
スト・ベクトルがスキャンインされ(610)、レジス
タ710、720、730をすべてリセットし、テスト
対象のアドレス空間を識別する。ウェハ・テストでは、
各アレイ・ブロックがテストされた後で、結果がLSS
D走査チェーンからスキャンアウトされ、修復可能性お
よびヒューズ切断識別の問い合わせがされる(66
0)。モジュール・レベル・テストで、マクロの完全な
アドレス空間がテストされ、その結果がLSSD走査チ
ェーンからスキャンアウトされ、動作可能性の問い合わ
せがされる。ウェハ・テスト後のヒューズのマクロ対物
理的切断でソフト・ヒューズ(EEPROM、EPRO
M、ラッチなど)が使用される場合、ウェハ・レベル・
テストに似た方法でモジュール・レベル・テストを行う
ことができる。
【0046】冗長割振り論理は3つの部分からなる。第
1の部分は、図7および図10の読取り比較回路255
からなる。図7の260および270にそれぞれ示す第
2および第3の部分は、障害アレイ要素とその交換用の
予備要素の最適な対応関係を決定する論理とこの対応関
係を記憶するレジスタを構成する。これら2つの部分は
図10の好ましい実施形態では750および760とし
て示されている。この図では両者はそれぞれが表す2つ
の次元、すなわち、予備データ・ビットおよび予備ワー
ド線に関して分離されている。ブロック750は障害デ
ータ・ビット回路と呼ばれ、図10の130個の障害デ
ータ・ビット・レジスタ(「256単位」の場合)、ま
たは66個の障害データ・ビット・レジスタ(「128
単位」の場合)720の2セットからなる。ブロック7
60は障害ワード線アドレス回路と呼ばれる。この回路
は図10の4つの9ビット障害ワード・アドレス・レジ
スタ710を2セット含む。
1の部分は、図7および図10の読取り比較回路255
からなる。図7の260および270にそれぞれ示す第
2および第3の部分は、障害アレイ要素とその交換用の
予備要素の最適な対応関係を決定する論理とこの対応関
係を記憶するレジスタを構成する。これら2つの部分は
図10の好ましい実施形態では750および760とし
て示されている。この図では両者はそれぞれが表す2つ
の次元、すなわち、予備データ・ビットおよび予備ワー
ド線に関して分離されている。ブロック750は障害デ
ータ・ビット回路と呼ばれ、図10の130個の障害デ
ータ・ビット・レジスタ(「256単位」の場合)、ま
たは66個の障害データ・ビット・レジスタ(「128
単位」の場合)720の2セットからなる。ブロック7
60は障害ワード線アドレス回路と呼ばれる。この回路
は図10の4つの9ビット障害ワード・アドレス・レジ
スタ710を2セット含む。
【0047】読取り比較回路255(図10)は、BI
STシーケンスの各読取りサイクルでメモリから読み取
ったデータをそのアドレスの期待データと比較する。こ
の比較の結果は、障害が発生したかどうかを示し、さら
に、このアドレスで所定数を超える障害が発生したかど
うかをも示す。図10の好ましい実施形態においては、
これらの所定の障害標識は「1以上」(GTE1)およ
び「2以上」(GTE2)である。これらの標識を後続
の冗長論理が使用して、冗長要素の最適割当てを決定す
る。また、データ・ビットが以前に検出された障害によ
って「修復要」に設定されている場合、そのデータ・ビ
ットは今後の読取りサイクルで比較されることはない。
障害データ・ビット・レジスタ720からのフィードバ
ック経路755はこのことを説明している。障害データ
・ビット回路750は、データ・ビット障害ラッチ74
0、データ・ビット障害カウンタ730、障害マルチプ
レクサ(765)、および障害データ・ビット・レジス
タ720からなる。
STシーケンスの各読取りサイクルでメモリから読み取
ったデータをそのアドレスの期待データと比較する。こ
の比較の結果は、障害が発生したかどうかを示し、さら
に、このアドレスで所定数を超える障害が発生したかど
うかをも示す。図10の好ましい実施形態においては、
これらの所定の障害標識は「1以上」(GTE1)およ
び「2以上」(GTE2)である。これらの標識を後続
の冗長論理が使用して、冗長要素の最適割当てを決定す
る。また、データ・ビットが以前に検出された障害によ
って「修復要」に設定されている場合、そのデータ・ビ
ットは今後の読取りサイクルで比較されることはない。
障害データ・ビット・レジスタ720からのフィードバ
ック経路755はこのことを説明している。障害データ
・ビット回路750は、データ・ビット障害ラッチ74
0、データ・ビット障害カウンタ730、障害マルチプ
レクサ(765)、および障害データ・ビット・レジス
タ720からなる。
【0048】BISTシーケンスのパス1における障害
データ・ビット回路の動作BISTシーケンスの任意の
メモリ・アレイ・アドレス上での読取り比較サイクルに
1つの障害データ・ビットしか検出されなかった場合、
その障害ビットに関連付けられたデータ・ビット障害カ
ウンタ730が増分される。この過程を図11の流れ図
に経路810−820−830−840−880として
示す。ある所定数、(図10の好ましい実施形態では)
例えば2以上のデータ・ビットが障害になり、障害ワー
ド・アドレス・レジスタ(FWAR)710が満杯の場
合、すべての障害データ・ビットに関連付けられたデー
タ・ビット障害カウンタ730が増分される。この過程
を図11に経路810−820−830−840−85
0−860−861−880として示す。
データ・ビット回路の動作BISTシーケンスの任意の
メモリ・アレイ・アドレス上での読取り比較サイクルに
1つの障害データ・ビットしか検出されなかった場合、
その障害ビットに関連付けられたデータ・ビット障害カ
ウンタ730が増分される。この過程を図11の流れ図
に経路810−820−830−840−880として
示す。ある所定数、(図10の好ましい実施形態では)
例えば2以上のデータ・ビットが障害になり、障害ワー
ド・アドレス・レジスタ(FWAR)710が満杯の場
合、すべての障害データ・ビットに関連付けられたデー
タ・ビット障害カウンタ730が増分される。この過程
を図11に経路810−820−830−840−85
0−860−861−880として示す。
【0049】BISTシーケンスのパス1の間にデータ
・ビット障害カウンタ730のカウントが使用可能な予
備ワード線の数を超えた場合、障害データ・ビット・レ
ジスタ720は障害マルチプレクサ765で論理1に設
定される。これを図11に経路880−881−882
として示す。図11の好ましい実施形態で想定されてい
る予備ワード線要素の数は4である。当然ながら、この
数字は被験メモリ・アーキテクチャから適当な任意の数
に変更することができる。データ・ビット障害カウンタ
730の増分を制御するデータ・ビット障害ラッチ74
0は、標準のセット/リセット・ラッチ構成で実施する
ことが好ましい。このラッチ構成は、対応するデータ・
ビットの障害が検出され、かつ行アドレス変更(RA
C)信号741によって起動されるまで再設定できない
ときに設定される。ワード線アドレスが以前の読取りサ
イクルから変わるたびに、この信号はBISTエンジン
によってBISTパターンを使って生成される。この方
法を用いると、データ・ビット障害カウンタ730は、
データ・ビット内の同じワード線で多数の列アドレス障
害が発生した時にカウントアップされない。同様に、デ
ータ・ビット障害カウンタ730は、BISTエンジン
がワード・アドレス・フィールドを通過するパス全体が
完了したと報告し、信号731として識別されるフラグ
を立てるたびに、0にリセットされる。これによって、
同じ障害アレイ・アドレスがカウンタを増分せず、アド
レスの増分および減分用のワード・アドレス・フィール
ドによって障害データ・ビットが記憶されたり反復暴走
に巻き込まれることがなくなる。上記の2つの動作は図
11のボックス811および812で識別される。
・ビット障害カウンタ730のカウントが使用可能な予
備ワード線の数を超えた場合、障害データ・ビット・レ
ジスタ720は障害マルチプレクサ765で論理1に設
定される。これを図11に経路880−881−882
として示す。図11の好ましい実施形態で想定されてい
る予備ワード線要素の数は4である。当然ながら、この
数字は被験メモリ・アーキテクチャから適当な任意の数
に変更することができる。データ・ビット障害カウンタ
730の増分を制御するデータ・ビット障害ラッチ74
0は、標準のセット/リセット・ラッチ構成で実施する
ことが好ましい。このラッチ構成は、対応するデータ・
ビットの障害が検出され、かつ行アドレス変更(RA
C)信号741によって起動されるまで再設定できない
ときに設定される。ワード線アドレスが以前の読取りサ
イクルから変わるたびに、この信号はBISTエンジン
によってBISTパターンを使って生成される。この方
法を用いると、データ・ビット障害カウンタ730は、
データ・ビット内の同じワード線で多数の列アドレス障
害が発生した時にカウントアップされない。同様に、デ
ータ・ビット障害カウンタ730は、BISTエンジン
がワード・アドレス・フィールドを通過するパス全体が
完了したと報告し、信号731として識別されるフラグ
を立てるたびに、0にリセットされる。これによって、
同じ障害アレイ・アドレスがカウンタを増分せず、アド
レスの増分および減分用のワード・アドレス・フィール
ドによって障害データ・ビットが記憶されたり反復暴走
に巻き込まれることがなくなる。上記の2つの動作は図
11のボックス811および812で識別される。
【0050】BISTのパス2における障害データ・ビ
ット回路の動作パス2の間、障害マルチプレクサ765
はデータ・ビット障害カウンタ730のカウントを無視
し、「満杯の」障害ワード・アドレス・レジスタ710
が検出されるたびに障害データ・ビット・レジスタ72
0に論理1を記憶する。これはパス810−820−8
30−850−860−861−882(図11)で表
される。以下、障害ワード・アドレス・レジスタについ
て説明する。
ット回路の動作パス2の間、障害マルチプレクサ765
はデータ・ビット障害カウンタ730のカウントを無視
し、「満杯の」障害ワード・アドレス・レジスタ710
が検出されるたびに障害データ・ビット・レジスタ72
0に論理1を記憶する。これはパス810−820−8
30−850−860−861−882(図11)で表
される。以下、障害ワード・アドレス・レジスタについ
て説明する。
【0051】BISTシーケンスのパス1における障害
ワード線アドレス回路の動作障害ワード線アドレス回路
760は障害ワード・アドレス・レジスタ710、障害
ワード・アドレス・コンパレータ715、および障害ワ
ード・アドレス・カウンタ718からなる。
ワード線アドレス回路の動作障害ワード線アドレス回路
760は障害ワード・アドレス・レジスタ710、障害
ワード・アドレス・コンパレータ715、および障害ワ
ード・アドレス・カウンタ718からなる。
【0052】BISTシーケンスの任意のメモリ・アレ
イ・アドレスに関する任意の読取り比較サイクル期間
に、障害として検出されるデータ・ビットの数が所定
数、すなわち、図10の好ましい実施形態では2を超え
た場合は、特定のワード線アドレスが以前に記憶されて
おらず、かつ障害ワード・アドレス・レジスタ710が
まだ満杯でないとすれば、その読取りサイクルのワード
線のアドレスが障害ワード・アドレス・レジスタ710
に記憶される。障害ワード・アドレス・レジスタ710
に関連付けられた論理はこれらの2つの条件を判定し、
レジスタ710の書込みを正しく編成する。障害ワード
・アドレス・カウンタ718も新しいアドレスが記憶さ
れるたびに増分され、未割当ての予備ワード線要素の状
況が回路ノード719(繰上がりビット)で割振り論理
が常に使用できるようにする。この動作は図11のパス
810−820−830−840−850−860−8
70で表される。読取り中のワード線アドレスが既に記
憶されている場合、このサイクルでの障害は既に予備の
要素に対応しているため、単に無視される。この条件は
図11のパス810−820−830−840−850
−890をたどる。キャリー・ビット719が論理1に
なり、障害ワード・アドレス・レジスタ710が満杯で
あると判定された場合、したがってこれ以上障害ワード
線アドレスを記憶できない場合、データ・ビット障害カ
ウンタ730は関連する障害データ・ビットを検出する
たびに増分される。この場合は図11の経路810−8
20−830−840−850−860−861−88
0をたどる。
イ・アドレスに関する任意の読取り比較サイクル期間
に、障害として検出されるデータ・ビットの数が所定
数、すなわち、図10の好ましい実施形態では2を超え
た場合は、特定のワード線アドレスが以前に記憶されて
おらず、かつ障害ワード・アドレス・レジスタ710が
まだ満杯でないとすれば、その読取りサイクルのワード
線のアドレスが障害ワード・アドレス・レジスタ710
に記憶される。障害ワード・アドレス・レジスタ710
に関連付けられた論理はこれらの2つの条件を判定し、
レジスタ710の書込みを正しく編成する。障害ワード
・アドレス・カウンタ718も新しいアドレスが記憶さ
れるたびに増分され、未割当ての予備ワード線要素の状
況が回路ノード719(繰上がりビット)で割振り論理
が常に使用できるようにする。この動作は図11のパス
810−820−830−840−850−860−8
70で表される。読取り中のワード線アドレスが既に記
憶されている場合、このサイクルでの障害は既に予備の
要素に対応しているため、単に無視される。この条件は
図11のパス810−820−830−840−850
−890をたどる。キャリー・ビット719が論理1に
なり、障害ワード・アドレス・レジスタ710が満杯で
あると判定された場合、したがってこれ以上障害ワード
線アドレスを記憶できない場合、データ・ビット障害カ
ウンタ730は関連する障害データ・ビットを検出する
たびに増分される。この場合は図11の経路810−8
20−830−840−850−860−861−88
0をたどる。
【0053】BISTシーケンスのパス2における障害
ワード線アドレスの動作パス2の間、障害を起こしたデ
ータ・ビットの数に関わらず、障害が検出されると、そ
のワード線アドレスが障害ワード・アドレス・レジスタ
710の残りの任意のレジスタに記憶される。この場合
にたどる経路は図11の810−820−830−85
0−860−861−882である。
ワード線アドレスの動作パス2の間、障害を起こしたデ
ータ・ビットの数に関わらず、障害が検出されると、そ
のワード線アドレスが障害ワード・アドレス・レジスタ
710の残りの任意のレジスタに記憶される。この場合
にたどる経路は図11の810−820−830−85
0−860−861−882である。
【0054】BISTシーケンスが完了すると経路は8
90−892−894−898を進み、障害データ・ビ
ット・レジスタ720および障害ワード・アドレス・レ
ジスタ710の内容が通常のLSSD方式でスキャンア
ウトされ(図11の660)、必要な冗長要素の活動化
を明らかにする。
90−892−894−898を進み、障害データ・ビ
ット・レジスタ720および障害ワード・アドレス・レ
ジスタ710の内容が通常のLSSD方式でスキャンア
ウトされ(図11の660)、必要な冗長要素の活動化
を明らかにする。
【0055】図7の境界ラッチ・パイプ・ステージ25
0は、BISTマクロからのすべての出力をバッファす
る前のBISTエンジン論理の最終ステージである。ラ
ッチ・ステージ250はそれぞれの出力に取り付けられ
たマスタ/スレーブ・ラッチであるのが好ましく、これ
により、BISTマクロにパイプライン・ステージを付
加することができる。このラッチ設定はまたBISTエ
ンジンのための境界走査手段を設けて全体のテスト範囲
を広げる働きもする。ステージ250を含むラッチをう
まく接続してシフト・レジスタを形成し、レジスタにD
RAM制御入力のスキャンインおよびスキャンアウトを
行わせると有利である。
0は、BISTマクロからのすべての出力をバッファす
る前のBISTエンジン論理の最終ステージである。ラ
ッチ・ステージ250はそれぞれの出力に取り付けられ
たマスタ/スレーブ・ラッチであるのが好ましく、これ
により、BISTマクロにパイプライン・ステージを付
加することができる。このラッチ設定はまたBISTエ
ンジンのための境界走査手段を設けて全体のテスト範囲
を広げる働きもする。ステージ250を含むラッチをう
まく接続してシフト・レジスタを形成し、レジスタにD
RAM制御入力のスキャンインおよびスキャンアウトを
行わせると有利である。
【0056】すでに説明したようにステージ250を配
置すると、BISTメモリのパフォーマンス要件が緩和
され、必要な最速のサイクルに合わせることができる。
普通なら、メモリ取出しがテスト・バス出力とインスト
リームとなり、最小のページ・モード・サイクル時間要
件を満たすためにはるかに高速にしなくてはならなくな
るはずである。
置すると、BISTメモリのパフォーマンス要件が緩和
され、必要な最速のサイクルに合わせることができる。
普通なら、メモリ取出しがテスト・バス出力とインスト
リームとなり、最小のページ・モード・サイクル時間要
件を満たすためにはるかに高速にしなくてはならなくな
るはずである。
【0057】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【0058】(1)論理に組み込まれたメモリのテスト
を行うためのプロセッサ・ベースの組込み自己検査(B
IST)マクロであって、テスト命令を記憶する手段
と、前記テスト命令を読み取り、前記テスト命令からテ
スト・パターンを生成し、前記テスト命令の順序付けを
行うプロセッサ手段とを含むマクロ。 (2)前記メモリ内の障害を監視し、検出した障害を交
換するための冗長手段を割り振るための冗長割振り論理
手段をさらに含み、前記冗長手段がワード線とデータ線
を含むことを特徴とする、上記(1)に記載のプロセッ
サ・ベースの組込み自己検査マクロ。 (3)前記テスト命令を記憶する前記手段が、前記テス
ト命令を記憶する第1の読取り専用メモリ(ROM)手
段と、前記テスト命令のシーケンスを変更するための第
2のROM手段とを含むことを特徴とする、上記(1)
に記載のプロセッサ・ベースの組込み自己検査マクロ。 (4)前記第2のROM手段が走査可能であることを特
徴とする、上記(3)に記載のプロセッサ・ベースの組
込み自己検査マクロ。 (5)前記第2のROM手段が前記テスト命令の内容を
変更することを特徴とする、上記(3)に記載のプロセ
ッサ・ベースの組込み自己検査マクロ。 (6)前記テスト命令用のアドレス・スケジュールを提
供するためのアドレス生成手段をさらに含むことを特徴
とする、上記(1)に記載のプロセッサ・ベースの組込
み自己検査マクロ。 (7)走査モードで出力信号をバッファするための境界
ラッチ手段をさらに含むことを特徴とする、上記(1)
に記載のプロセッサ・ベースの組込み自己検査マクロ。 (8)前記境界ラッチ手段がシフト・レジスタ配置で接
続されたマスタ/スレーブ・ラッチからなる走査可能な
シフト・レジスタであることを特徴とする、上記(7)
に記載のプロセッサ・ベースの組込み自己検査マクロ。 (9)前記メモリのデータイン入力および前記メモリの
期待データアウト出力を生成するためのデータ生成手段
をさらに含むことを特徴とする、上記(1)に記載のプ
ロセッサ・ベースの組込み自己検査マクロ。 (10)前記データ生成手段が論理および物理2進デー
タを生成することを特徴とする、上記(1)に記載のプ
ロセッサ・ベースの組込み自己検査マクロ。 (11)BISTマクロに境界走査ラッチを提供して前
記ラッチの走査時にテスト範囲を広げるための、BIS
Tマクロの入力と出力に接続された境界ラッチ・パイプ
手段をさらに含むことを特徴とする、上記(1)に記載
のプロセッサ・ベースの組込み自己検査マクロ。 (12)論理に組み込まれたメモリのテストを行うプロ
セッサ・ベースの組込み自己検査(BIST)マクロで
あって、タイミングを供給するクロック生成手段と、テ
スト命令の記憶手段と、前記テスト命令を読み取り、前
記テスト命令からテスト・パターンを生成し、前記テス
ト命令の順序付けを行うプロセッサ手段と、前記テスト
命令用のアドレス・スケジュールを生成するアドレス生
成手段と、データ入力および期待データ出力を生成する
データ生成手段と、メモリ内の障害を監視し、冗長ワー
ド線およびデータ線を割り振って障害ワード線およびデ
ータ線を置き換える冗長割振り論理手段と、制御信号を
提供する制御手段と、BISTマクロの各入力および出
力に接続され、前記入力および出力に走査可能な機能を
提供して、テストの有効範囲を広げる境界パイプ・ラッ
チ手段とを含み、前記テスト命令を記憶する前記手段
が、前記テスト命令を記憶する第1の読取り専用メモリ
(ROM)手段と、前記テスト命令のシーケンスを変更
するための第2のROM手段とを含むことを特徴とする
マクロ。 (13)前記境界パイプ・ラッチ手段が、シフト・レジ
スタ配置で接続されているマスタ/スレーブ・ラッチか
らなる走査可能なシフト・レジスタであることを特徴と
する、上記(12)に記載のプロセッサ・ベースの組込
み自己検査マクロ。 (14)論理に組み込まれ冗長ワード線およびデータ線
を備えたメモリ内の障害を監視し、前記冗長ワード線お
よび冗長データ線を割り振って、障害のあるワード線ま
たはデータ線あるいはその両方を置き換えるための冗長
割振り論理回路であって、前記メモリのワード線または
データ線に障害が存在するかを判定する手段と、前記障
害を有する線のアドレスを記憶する手段と、前記障害の
前記アドレスで発生する前記障害の数が所定数よりも大
きいかを判定する手段と、前記冗長ワード線および前記
冗長データ線の前記割振りを最適化し、それによって前
記組込みメモリ内の前記障害の修復の可能性を最大限に
する手段とを含むことを特徴とする回路。 (15)論理に組み込まれたDRAMを形成する複数の
スタック可能アレイと、前記スタック可能アレイのそれ
ぞれをデコードする手段と、テスト命令を記憶する手段
と、前記テスト命令を読み取り、前記テスト命令からテ
スト・パターンを生成し、前記テスト命令の順序付けを
行うプロセッサ手段と、前記DRAM内の障害を監視
し、冗長ワード線およびデータ線を割り振って、障害の
あるワード線またはデータ線あるいはその両方を置き換
えるための冗長割振り論理手段とを含む集積チップ。 (16)論理集積回路(IC)チップにおいて、モジュ
ール構造のDRAMを形成するスタック可能アレイであ
って、前記DRAMが前記論理に組み込まれ、前記DR
AMが冗長ワード線および冗長データ線を備え、前記D
RAMが、前記DRAMのテストを行うためのプロセッ
サ・ベースのBIST手段と、前記DRAM内の障害を
監視し、冗長ワード線およびデータ線を割り振って、障
害のあるワード線またはデータ線あるいはその両方を置
き換えるための冗長割振り論理手段と、前記複数のスタ
ック可能アレイの構成を決定するためのプリデコーダ手
段とを含むことを特徴とする、スタック可能アレイ。 (17)前記冗長割振り論理手段が、前記DRAMの出
力で観察されたデータを期待データと比較するためのデ
ータ比較手段と、前記障害ワード線のアドレスを記憶す
るワード・アドレス・レジスタ手段とをさらに含み、前
記レジスタ手段が、以前に記憶した前記障害ワード・ア
ドレスを現在の前記障害ワードのアドレスと比較し、前
記現在の障害ワード・アドレスが以前に記憶されていな
い場合は前記レジスタ手段に記憶するためのワード・ア
ドレス比較手段を含み、それによって前記障害記憶アド
レスに適用可能な前記障害ワード線がある場合に冗長ワ
ード線を割り振ることを特徴とする、上記(16)に記
載のDRAM。
を行うためのプロセッサ・ベースの組込み自己検査(B
IST)マクロであって、テスト命令を記憶する手段
と、前記テスト命令を読み取り、前記テスト命令からテ
スト・パターンを生成し、前記テスト命令の順序付けを
行うプロセッサ手段とを含むマクロ。 (2)前記メモリ内の障害を監視し、検出した障害を交
換するための冗長手段を割り振るための冗長割振り論理
手段をさらに含み、前記冗長手段がワード線とデータ線
を含むことを特徴とする、上記(1)に記載のプロセッ
サ・ベースの組込み自己検査マクロ。 (3)前記テスト命令を記憶する前記手段が、前記テス
ト命令を記憶する第1の読取り専用メモリ(ROM)手
段と、前記テスト命令のシーケンスを変更するための第
2のROM手段とを含むことを特徴とする、上記(1)
に記載のプロセッサ・ベースの組込み自己検査マクロ。 (4)前記第2のROM手段が走査可能であることを特
徴とする、上記(3)に記載のプロセッサ・ベースの組
込み自己検査マクロ。 (5)前記第2のROM手段が前記テスト命令の内容を
変更することを特徴とする、上記(3)に記載のプロセ
ッサ・ベースの組込み自己検査マクロ。 (6)前記テスト命令用のアドレス・スケジュールを提
供するためのアドレス生成手段をさらに含むことを特徴
とする、上記(1)に記載のプロセッサ・ベースの組込
み自己検査マクロ。 (7)走査モードで出力信号をバッファするための境界
ラッチ手段をさらに含むことを特徴とする、上記(1)
に記載のプロセッサ・ベースの組込み自己検査マクロ。 (8)前記境界ラッチ手段がシフト・レジスタ配置で接
続されたマスタ/スレーブ・ラッチからなる走査可能な
シフト・レジスタであることを特徴とする、上記(7)
に記載のプロセッサ・ベースの組込み自己検査マクロ。 (9)前記メモリのデータイン入力および前記メモリの
期待データアウト出力を生成するためのデータ生成手段
をさらに含むことを特徴とする、上記(1)に記載のプ
ロセッサ・ベースの組込み自己検査マクロ。 (10)前記データ生成手段が論理および物理2進デー
タを生成することを特徴とする、上記(1)に記載のプ
ロセッサ・ベースの組込み自己検査マクロ。 (11)BISTマクロに境界走査ラッチを提供して前
記ラッチの走査時にテスト範囲を広げるための、BIS
Tマクロの入力と出力に接続された境界ラッチ・パイプ
手段をさらに含むことを特徴とする、上記(1)に記載
のプロセッサ・ベースの組込み自己検査マクロ。 (12)論理に組み込まれたメモリのテストを行うプロ
セッサ・ベースの組込み自己検査(BIST)マクロで
あって、タイミングを供給するクロック生成手段と、テ
スト命令の記憶手段と、前記テスト命令を読み取り、前
記テスト命令からテスト・パターンを生成し、前記テス
ト命令の順序付けを行うプロセッサ手段と、前記テスト
命令用のアドレス・スケジュールを生成するアドレス生
成手段と、データ入力および期待データ出力を生成する
データ生成手段と、メモリ内の障害を監視し、冗長ワー
ド線およびデータ線を割り振って障害ワード線およびデ
ータ線を置き換える冗長割振り論理手段と、制御信号を
提供する制御手段と、BISTマクロの各入力および出
力に接続され、前記入力および出力に走査可能な機能を
提供して、テストの有効範囲を広げる境界パイプ・ラッ
チ手段とを含み、前記テスト命令を記憶する前記手段
が、前記テスト命令を記憶する第1の読取り専用メモリ
(ROM)手段と、前記テスト命令のシーケンスを変更
するための第2のROM手段とを含むことを特徴とする
マクロ。 (13)前記境界パイプ・ラッチ手段が、シフト・レジ
スタ配置で接続されているマスタ/スレーブ・ラッチか
らなる走査可能なシフト・レジスタであることを特徴と
する、上記(12)に記載のプロセッサ・ベースの組込
み自己検査マクロ。 (14)論理に組み込まれ冗長ワード線およびデータ線
を備えたメモリ内の障害を監視し、前記冗長ワード線お
よび冗長データ線を割り振って、障害のあるワード線ま
たはデータ線あるいはその両方を置き換えるための冗長
割振り論理回路であって、前記メモリのワード線または
データ線に障害が存在するかを判定する手段と、前記障
害を有する線のアドレスを記憶する手段と、前記障害の
前記アドレスで発生する前記障害の数が所定数よりも大
きいかを判定する手段と、前記冗長ワード線および前記
冗長データ線の前記割振りを最適化し、それによって前
記組込みメモリ内の前記障害の修復の可能性を最大限に
する手段とを含むことを特徴とする回路。 (15)論理に組み込まれたDRAMを形成する複数の
スタック可能アレイと、前記スタック可能アレイのそれ
ぞれをデコードする手段と、テスト命令を記憶する手段
と、前記テスト命令を読み取り、前記テスト命令からテ
スト・パターンを生成し、前記テスト命令の順序付けを
行うプロセッサ手段と、前記DRAM内の障害を監視
し、冗長ワード線およびデータ線を割り振って、障害の
あるワード線またはデータ線あるいはその両方を置き換
えるための冗長割振り論理手段とを含む集積チップ。 (16)論理集積回路(IC)チップにおいて、モジュ
ール構造のDRAMを形成するスタック可能アレイであ
って、前記DRAMが前記論理に組み込まれ、前記DR
AMが冗長ワード線および冗長データ線を備え、前記D
RAMが、前記DRAMのテストを行うためのプロセッ
サ・ベースのBIST手段と、前記DRAM内の障害を
監視し、冗長ワード線およびデータ線を割り振って、障
害のあるワード線またはデータ線あるいはその両方を置
き換えるための冗長割振り論理手段と、前記複数のスタ
ック可能アレイの構成を決定するためのプリデコーダ手
段とを含むことを特徴とする、スタック可能アレイ。 (17)前記冗長割振り論理手段が、前記DRAMの出
力で観察されたデータを期待データと比較するためのデ
ータ比較手段と、前記障害ワード線のアドレスを記憶す
るワード・アドレス・レジスタ手段とをさらに含み、前
記レジスタ手段が、以前に記憶した前記障害ワード・ア
ドレスを現在の前記障害ワードのアドレスと比較し、前
記現在の障害ワード・アドレスが以前に記憶されていな
い場合は前記レジスタ手段に記憶するためのワード・ア
ドレス比較手段を含み、それによって前記障害記憶アド
レスに適用可能な前記障害ワード線がある場合に冗長ワ
ード線を割り振ることを特徴とする、上記(16)に記
載のDRAM。
【図1】従来技術の組込みDRAMのブロック図であ
る。
る。
【図2】組込みDRAMのさまざまな構成の配置図であ
る。
る。
【図3】組込みDRAMのさまざまな構成の配置図であ
る。
る。
【図4】組込みDRAMのさまざまな構成の配置図であ
る。
る。
【図5】組込みDRAMのさまざまな構成の配置図であ
る。
る。
【図6】組込みDRAMのさまざまな構成の配置図であ
る。
る。
【図7】BISTマクロおよび組込みDRAMに対する
その相対位置の論理ブロック図である。
その相対位置の論理ブロック図である。
【図8】本発明によるBISTマクロと一体化した2つ
のROMの図である。
のROMの図である。
【図9】ウェハ、モジュール、およびバーンイン・テス
ト中にセル・アレイ・ブロックの操作性を確定するため
の二次元冗長割振り論理を実施するためにBISTマク
ロが実行するステップ・シーケンスを示す流れ図であ
る。
ト中にセル・アレイ・ブロックの操作性を確定するため
の二次元冗長割振り論理を実施するためにBISTマク
ロが実行するステップ・シーケンスを示す流れ図であ
る。
【図10】セル・アレイ・ブロックの操作性を確定する
ための二次元冗長割振りセクションの論理ブロック図で
ある。
ための二次元冗長割振りセクションの論理ブロック図で
ある。
【図11】図10の二次元冗長割振りセクション論理ブ
ロックの全体の動作を記述する流れ図である。
ロックの全体の動作を記述する流れ図である。
100 集積回路チップ 102 組込みDRAM 104 チップ論理 106 論理 108 走査入力 110 データ入力 112 ビット書込み制御 114 読取り/書込み制御 116 アドレス入力 118 テスト制御 120 データ・アウト 122 BIST出力 124 走査出力 126 一次出力 128 一次入力 130 ワード・アドレス・プリデコーダ 132 DRAMセル・アレイ 134 列冗長ブロック 136 冗長割振り論理セクション 138 BISTマクロ 144 DRAMアレイ 200 BISTマクロ 205 シーケンサ 210 アドレス・ジェネレータ 220 データ・ジェネレータ 230 制御ブロック 240 クロック・ジェネレータ 250 レジスタ 255 読取り比較ブロック 260 二次元冗長ブロック 270 レジスタ・ブロック 290 アレイ 295 出力レジスタ 320 走査可能ROM 710 障害ワード・アドレス・レジスタ 715 障害ワード・アドレス・コンパレータ 718 障害ワード・アドレス・カウンタ。 720 障害データ・ビット・レジスタ 730 障害カウンタ 740 データ・ビット障害ラッチ 750 ブロック 760 障害ワード線アドレス回路 765 マルチプレクサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・エドワード・バース・ジュニア アメリカ合衆国05495 バーモント州ウィ リストンオーク・ヒル・ロード 996 (72)発明者 ジェフリー・ハリス・ドレイベルビス アメリカ合衆国05495 バーモント州ウィ リストンベアタウン・レーン 34 (72)発明者 レックス・ヌゴ・コー アメリカ合衆国05443 バーモント州ブリ ストルRR #2 ボックス 4305 (72)発明者 森 陽太郎 滋賀県野洲郡野洲町久野部 138 2−203 (72)発明者 ジョン・スチュアート・パレンテウ・ジュ ニア アメリカ合衆国05450 バーモント州エノ ズバーグ・フォールズ RR #2 ボッ クス 2630 (72)発明者 ドナルド・ローレンス・ウィーター アメリカ合衆国05461 バーモント州ハイ ンズバーグ バック・ヒル・ロード RR #1 ボックス 1950
Claims (17)
- 【請求項1】論理に組み込まれたメモリのテストを行う
ためのプロセッサ・ベースの組込み自己検査(BIS
T)マクロであって、 テスト命令を記憶する手段と、 前記テスト命令を読み取り、前記テスト命令からテスト
・パターンを生成し、前記テスト命令の順序付けを行う
プロセッサ手段とを含むマクロ。 - 【請求項2】前記メモリ内の障害を監視し、検出した障
害を交換するための冗長手段を割り振るための冗長割振
り論理手段をさらに含み、 前記冗長手段がワード線とデータ線を含むことを特徴と
する、請求項1に記載のプロセッサ・ベースの組込み自
己検査マクロ。 - 【請求項3】前記テスト命令を記憶する前記手段が、 前記テスト命令を記憶する第1の読取り専用メモリ(R
OM)手段と、 前記テスト命令のシーケンスを変更するための第2のR
OM手段とを含むことを特徴とする、請求項1に記載の
プロセッサ・ベースの組込み自己検査マクロ。 - 【請求項4】前記第2のROM手段が走査可能であるこ
とを特徴とする、請求項3に記載のプロセッサ・ベース
の組込み自己検査マクロ。 - 【請求項5】前記第2のROM手段が前記テスト命令の
内容を変更することを特徴とする、請求項3に記載のプ
ロセッサ・ベースの組込み自己検査マクロ。 - 【請求項6】前記テスト命令用のアドレス・スケジュー
ルを提供するためのアドレス生成手段をさらに含むこと
を特徴とする、請求項1に記載のプロセッサ・ベースの
組込み自己検査マクロ。 - 【請求項7】走査モードで出力信号をバッファするため
の境界ラッチ手段をさらに含むことを特徴とする、請求
項1に記載のプロセッサ・ベースの組込み自己検査マク
ロ。 - 【請求項8】前記境界ラッチ手段がシフト・レジスタ配
置で接続されたマスタ/スレーブ・ラッチからなる走査
可能なシフト・レジスタであることを特徴とする、請求
項7に記載のプロセッサ・ベースの組込み自己検査マク
ロ。 - 【請求項9】前記メモリのデータイン入力および前記メ
モリの期待データアウト出力を生成するためのデータ生
成手段をさらに含むことを特徴とする、請求項1に記載
のプロセッサ・ベースの組込み自己検査マクロ。 - 【請求項10】前記データ生成手段が論理および物理2
進データを生成することを特徴とする、請求項1に記載
のプロセッサ・ベースの組込み自己検査マクロ。 - 【請求項11】BISTマクロに境界走査ラッチを提供
して前記ラッチの走査時にテスト範囲を広げるための、
BISTマクロの入力と出力に接続された境界ラッチ・
パイプ手段をさらに含むことを特徴とする、請求項1に
記載のプロセッサ・ベースの組込み自己検査マクロ。 - 【請求項12】論理に組み込まれたメモリのテストを行
うプロセッサ・ベースの組込み自己検査(BIST)マ
クロであって、 タイミングを供給するクロック生成手段と、 テスト命令の記憶手段と、 前記テスト命令を読み取り、前記テスト命令からテスト
・パターンを生成し、前記テスト命令の順序付けを行う
プロセッサ手段と、 前記テスト命令用のアドレス・スケジュールを生成する
アドレス生成手段と、 データ入力および期待データ出力を生成するデータ生成
手段と、 メモリ内の障害を監視し、冗長ワード線およびデータ線
を割り振って障害ワード線およびデータ線を置き換える
冗長割振り論理手段と、 制御信号を提供する制御手段と、 BISTマクロの各入力および出力に接続され、前記入
力および出力に走査可能な機能を提供して、テストの有
効範囲を広げる境界パイプ・ラッチ手段とを含み、 前記テスト命令を記憶する前記手段が、 前記テスト命令を記憶する第1の読取り専用メモリ(R
OM)手段と、 前記テスト命令のシーケンスを変更するための第2のR
OM手段とを含むことを特徴とするマクロ。 - 【請求項13】前記境界パイプ・ラッチ手段が、シフト
・レジスタ配置で接続されているマスタ/スレーブ・ラ
ッチからなる走査可能なシフト・レジスタであることを
特徴とする、請求項12に記載のプロセッサ・ベースの
組込み自己検査マクロ。 - 【請求項14】論理に組み込まれ冗長ワード線およびデ
ータ線を備えたメモリ内の障害を監視し、前記冗長ワー
ド線および冗長データ線を割り振って、障害のあるワー
ド線またはデータ線あるいはその両方を置き換えるため
の冗長割振り論理回路であって、 前記メモリのワード線またはデータ線に障害が存在する
かを判定する手段と、 前記障害を有する線のアドレスを記憶する手段と、 前記障害の前記アドレスで発生する前記障害の数が所定
数よりも大きいかを判定する手段と、 前記冗長ワード線および前記冗長データ線の前記割振り
を最適化し、それによって前記組込みメモリ内の前記障
害の修復の可能性を最大限にする手段とを含むことを特
徴とする回路。 - 【請求項15】論理に組み込まれたDRAMを形成する
複数のスタック可能アレイと、 前記スタック可能アレイのそれぞれをデコードする手段
と、 テスト命令を記憶する手段と、 前記テスト命令を読み取り、前記テスト命令からテスト
・パターンを生成し、前記テスト命令の順序付けを行う
プロセッサ手段と、 前記DRAM内の障害を監視し、冗長ワード線およびデ
ータ線を割り振って、障害のあるワード線またはデータ
線あるいはその両方を置き換えるための冗長割振り論理
手段とを含む集積チップ。 - 【請求項16】論理集積回路(IC)チップにおいて、
モジュール構造のDRAMを形成するスタック可能アレ
イであって、前記DRAMが前記論理に組み込まれ、前
記DRAMが冗長ワード線および冗長データ線を備え、
前記DRAMが、 前記DRAMのテストを行うためのプロセッサ・ベース
のBIST手段と、 前記DRAM内の障害を監視し、冗長ワード線およびデ
ータ線を割り振って、障害のあるワード線またはデータ
線あるいはその両方を置き換えるための冗長割振り論理
手段と、 前記複数のスタック可能アレイの構成を決定するための
プリデコーダ手段とを含むことを特徴とする、スタック
可能アレイ。 - 【請求項17】前記冗長割振り論理手段が、 前記DRAMの出力で観察されたデータを期待データと
比較するためのデータ比較手段と、 前記障害ワード線のアドレスを記憶するワード・アドレ
ス・レジスタ手段とをさらに含み、前記レジスタ手段
が、 以前に記憶した前記障害ワード・アドレスを現在の前記
障害ワードのアドレスと比較し、前記現在の障害ワード
・アドレスが以前に記憶されていない場合は前記レジス
タ手段に記憶するためのワード・アドレス比較手段を含
み、それによって前記障害記憶アドレスに適用可能な前
記障害ワード線がある場合に冗長ワード線を割り振るこ
とを特徴とする、請求項16に記載のDRAM。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10016575A JPH11213700A (ja) | 1998-01-29 | 1998-01-29 | 組込みメモリ用のプロセッサ・ベースのbist |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10016575A JPH11213700A (ja) | 1998-01-29 | 1998-01-29 | 組込みメモリ用のプロセッサ・ベースのbist |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11213700A true JPH11213700A (ja) | 1999-08-06 |
Family
ID=11920099
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10016575A Pending JPH11213700A (ja) | 1998-01-29 | 1998-01-29 | 組込みメモリ用のプロセッサ・ベースのbist |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11213700A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005243176A (ja) * | 2004-02-27 | 2005-09-08 | Fujitsu Ltd | 半導体装置及び電圧制御方法 |
KR100532408B1 (ko) * | 1999-09-15 | 2005-11-30 | 삼성전자주식회사 | 메모리를 내장한 반도체장치에서 메모리 테스트 및 불량 셀(들) 복구방법 |
US7032141B2 (en) | 2002-01-25 | 2006-04-18 | Renesas Technology Corp. | Semiconductor device including test-facilitating circuit using built-in self test circuit |
JP2008047218A (ja) * | 2006-08-16 | 2008-02-28 | Toshiba Corp | 半導体記憶装置およびそのテスト方法 |
CN110874096A (zh) * | 2018-08-29 | 2020-03-10 | 恩智浦有限公司 | 具有集成故障监测***的集成电路装置 |
-
1998
- 1998-01-29 JP JP10016575A patent/JPH11213700A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100532408B1 (ko) * | 1999-09-15 | 2005-11-30 | 삼성전자주식회사 | 메모리를 내장한 반도체장치에서 메모리 테스트 및 불량 셀(들) 복구방법 |
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JP4601305B2 (ja) * | 2004-02-27 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置 |
JP2008047218A (ja) * | 2006-08-16 | 2008-02-28 | Toshiba Corp | 半導体記憶装置およびそのテスト方法 |
CN110874096A (zh) * | 2018-08-29 | 2020-03-10 | 恩智浦有限公司 | 具有集成故障监测***的集成电路装置 |
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