JPH11167523A - コンピュータ・システム - Google Patents

コンピュータ・システム

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Publication number
JPH11167523A
JPH11167523A JP10255829A JP25582998A JPH11167523A JP H11167523 A JPH11167523 A JP H11167523A JP 10255829 A JP10255829 A JP 10255829A JP 25582998 A JP25582998 A JP 25582998A JP H11167523 A JPH11167523 A JP H11167523A
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JP
Japan
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memory
agp
computer system
gart
graphics
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Application number
JP10255829A
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English (en)
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Gregory N Santos
グレゴリー・エヌ・サントス
Robert C Elliott
ロバート・シー・エリオット
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Compaq Computer Corp
Original Assignee
Compaq Computer Corp
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Publication date
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    • G—PHYSICS
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Abstract

(57)【要約】 【課題】加速グラフィックス・ポート（ＡＧＰ）バス・
デバイスと、ホスト・プロセッサおよびコンピュータ・
システム・メモリとの間のブリッジとして機能するコア
・ロジック・チップセットを有するコンピュータ・シス
テムを提供する。 【解決手段】 コア・ロジック・チップセットは、ＧＡ
ＲＴテーブルを用いて、ＡＧＰグラフィックス・コント
ローラが用いる仮想メモリ・アドレスを、コンピュータ
・システム・メモリ内に位置する物理メモリ・アドレス
にリマップする。ＧＡＲＴテーブルにより、ＡＧＰグラ
フィックス・コントローラは、隣接する仮想メモリ・ア
ドレス空間において動作するが、実際には、物理システ
ム・メモリの非隣接ブロック即ちページを用いてテクス
チャ、コマンド・リスト等を格納することが可能とな
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、バス・ブリッジ
（群）を用いて、中央演算装置（群）、ビデオ・グラフ
ィック・プロセッサ（群）、ランダム・アクセス・メモ
リおよび入出力周辺機器同士のインターフェースを行う
コンピュータ・システムに関し、更に特定すれば、隣接
しない物理メモリ・ページを隣接する加速グラフィック
・ポート・デバイス・アドレスにリマップ(remap)する
ために用いられるグラフィックス・アドレス・リマッピ
ング・テーブルにおけるエントリと関連付けられたリン
ク・ビットの利用に関するものである。
【０００２】
【従来の技術】本願は、１９９７年５月９日に出願され
た、Ronald T. Horan（ロナルドＴ．ホラン）およびSom
pong Olaring（ソンポン オラリング）による"Dual Pu
rposeApparatus, Method and System for Accelerated
Graphics Port and Peripheral Component Interconnec
t"（加速グラフィックス・ポートおよび周辺素子相互接
続のための二重目的装置、方法およびシステム）と題す
る、本願と同じ所有者の米国特許出願番号第０８／８５
３，２８９号に関連がある。尚、この出願の内容は、こ
の言及により本願にも含まれるものとする。
【０００３】業務および家庭におけるコンピュータ、特
に、パーソナル・コンピュータの使用は増々普及しつつ
ある。その理由は、コンピュータが、会計、法律、設
計、保険、サービス、販売等の分野に携わる殆どの情報
関連従事者に不可欠なツールとなっているからである。
コンピュータ分野における急速な技術進歩のために、こ
れまで古い技術のメインフレーム・コンピュータでは実
現できなかった、または余りに高価過ぎて利用できなか
った、多くの新しい応用分野に道が開かれた。これらの
パーソナル・コンピュータは、単体のワークステーショ
ン（個々のハイ・エンド・パーソナル・コンピュー
タ）、デスク・トップ型パーソナル・コンピュータ、携
帯ラップトップ・コンピュータ等が考えられる。また、
これらは、「ネットワーク・サーバ」によってネットワ
ークに互いにリンクすることも可能である。ネットワー
ク・サーバもまたパーソナル・コンピュータであり、そ
のネットワークにおける目的に特化した追加の特徴をい
くつか有するものとすればよい。ネットワーク・サーバ
は、大量のデータを格納するために用いることができ、
更に、電子メール（「Ｅ−メール」）、文書データベー
ス、テレビ会議、ホワイト・ボード機能、一体化企業用
カレンダ、仮想エンジニアリング設計等のために、ネッ
トワークに接続されている個々のワークステーションの
双方向処理を簡便化することができる。また、多数のネ
ットワーク・サーバも、ローカル・エリア・ネットワー
ク（「ＬＡＮ」）およびワイド・エリア・ネットワーク
（「ＷＡＮ」）によって相互接続することが可能であ
る。
【０００４】パーソナル・コンピュータが増々普及して
いく中で、僅か数年前と比較した場合、その低価格以外
で重要な部分は、精巧なプログラムを実行させ、多くの
有用かつ新規な作業を行うその能力である。今日のパー
ソナル・コンピュータは、新たな周辺デバイスを用いて
容易に更新し、柔軟性向上および処理能力向上を図るこ
とができる。パーソナル・コンピュータ（ワークステー
ションおよびネットワーク・サーバ双方）の性能におけ
る主要な進展は、ビデオ・グラフィックス・アダプタ、
ローカル・エリア・ネットワーク・インターフェース、
ＳＣＳＩバス・アダプタ、全モーション・ビデオ、冗長
エラー・チェックおよび訂正ディスク・アレイ(redunda
nt error checking and correcting disk array)等のよ
うな、精巧な周辺デバイスの実装によるものであった。
これら精巧な周辺デバイスは、コンピュータ・システム
・マイクロプロセッサ中央演算装置（「ＣＰＵ」）の本
来の速度(native speed)に近づくデータ転送レートが可
能である。周辺デバイスのデータ転送速度は、高速拡張
ローカル・バスを通じて、マイクロプロセッサ（群）お
よび関連するシステムのランダム・アクセス・メモリに
周辺デバイスを接続することによって得られる。最も顕
著なのは、マイクロプロセッサには独立した高速拡張ロ
ーカル・バス規格が新たに作られ、多数の周辺ハードウ
エア製造者およびソフトウエア・プログラマに受け入れ
られたことである。この高速拡張バス規格は、「周辺構
成要素相互接続」または「ＰＣＩ:Peripheral Componen
t Interconnect」と呼ばれるものである。更に完成度を
高めたＰＣＩローカル・バスの定義が、PCI Local Bus
Specification, revision 2.1（ＰＣＩローカル・バス
仕様書改訂第２．１版）、「PCI/PCI Bridge Specifica
tion, revision 1.0（ＰＣＩ／ＰＣＩブリッジ仕様書改
訂第１．０版）、PCI System Design Guide, revision
1.0（ＰＣＩシステム設計ガイド改訂第１．０版）、PCI
BIOS Specification, revision 2.1（ＰＣＩ ＢＩＯ
Ｓ仕様書改訂第２．１版）、および１９９６年５月２０
日付けの"Addition of 'New Capabilities' Structure"
（「新能力構造の追加」）と題するEngineering Change
Notice（「ＥＣＮ」設計変更通知）に見ることができ
る。これらは、この言及により本願にも含まれるものと
する。これらのＰＣＩ仕様書およびＥＣＮは、PCI Spec
ial Interest Group, P.O. Box 14070, Portland, OR 9
7214から入手可能である。
【０００５】コンピュータ・システムは、ホスト・バ
ス、メモリ・バス、ＰＣＩバスのような少なくとも１系
統の高速拡張ローカル・バス、および小型コンピュータ
・システム・インターフェース（ＳＣＳＩ）、拡張業界
標準アーキテクチャ（ＥＩＳＡ）、および業界標準アー
キテクチャ（ＩＳＡ）のようなその他の周辺バスのよう
な、複数の情報（データおよびアドレス）バスを有す
る。コンピュータ・システムのマイクロプロセッサ
（群）は、主メモリ、およびコンピュータ・システムを
構成する周辺機器と、これら種々のバスを通じて通信す
る。マイクロプロセッサ（群）は、メモリ・バス・ブリ
ッジに至るホスト・バスを通じて、主メモリと通信す
る。周辺機器は、それらのデータ転送速度の必要条件に
応じて、種々のバスに接続され、更に、これらのバスが
バス・ブリッジを介して、マイクロプロセッサのホスト
・バスに接続されている。バス・ブリッジは、要求され
たアクションを検出し、調停を行い、更に種々のバス間
でデータおよびアドレス双方の変換を行う。
【０００６】増々精巧度が高まりつつあるマイクロプロ
セッサは、複雑なアプリケーション・ソフトウエアのメ
インフレーム・コンピュータの速度での実行を可能にす
ることにより、パーソナル・コンピュータの役割に革新
を起こした。最新のマイクロプロセッサは、僅か数年前
にはメインフレームおよびミニコンピュータ・システム
でなければ得ることができなかったレベルの技術的精巧
度をパーソナル・コンピュータにもたらした。これら新
たなマイクロプロセッサの代表的な例は、"PNETIUM"お
よび"PENTIUM PRO"（インテル社(Intel Corporation)の
登録商標）である。また、Advanced Micro Devices（ア
ドバンスト・マイクロ・デバイスイズ社）、Cyrix（サ
イリックス社）、ＩＢＭ、Digital Equipment Corp.,
（デジタル・エクイップメント社）、およびMotorola
（モトローラ社）も、先進のマイクロプロセッサを製造
している。
【０００７】一方、これら精巧なマイクロプロセッサ
は、コンピュータ支援製図および製造、エンジニアリン
グ・シミュレーション、ゲーム等のために、先進の三次
元（「３−Ｄ」）グラフィックスを使用する複雑なアプ
リケーション・プログラムを実行することを可能にし
た。増々複雑化する３−Ｄグラフィックスは、メモリに
格納されている、増々大量化するグラフィックス・デー
タに対するアクセス速度を一層高速化しなければならな
い。このメモリは、ビデオ・グラフィックス・プロセッ
サ・システムの一部であってもよいが、好ましくは、メ
イン・コンピュータ・システム・メモリの一部であれ
ば、最良である（コストが最も低い）。インテル社
は、"Accelerated Graphics Port"（ＡＧＰ：加速グラ
フィックス・ポート）と呼ばれる低コストであるが改善
された３−Ｄグラフィックス規格を率先して提案した。
ＡＧＰ３−Ｄを用いると、グラフィックス・データ、特
に、テクスチャを、グラフィックス・コントローラのロ
ーカル・メモリからコンピュータ・システム・メモリに
移行させることができる。コンピュータ・システム・メ
モリはグラフィックス・コントローラのローカル・メモ
リよりも低コストであり、グラフィックス・データの格
納以外にも、多数の他の使用に容易に合わせることがで
きる。
【０００８】インテル社が提案したＡＧＰ３−Ｄグラフ
ィックス規格は、高速データ・パイプライン、即ち、
「ＡＧＰバス」をグラフィックス・コントローラとシス
テム・メモリとの間に定義する。このＡＧＰバスは、グ
ラフィックス・コントローラがシステム・メモリからテ
クスチャを読み出し、しかもコンピュータ・システムの
他の非グラフィックス・オペレーションに影響を及ばす
ことのない程の十分な帯域幅を有する。インテル社の３
−Ｄグラフィックス規格は、信号、プロトコル、電気
的、および機械的仕様をＡＧＰバスおよびそれに取り付
けられているデバイスに与える仕様書である。この仕様
書は、１９９６年７月３１日付けで、"Accelerated Gra
phics Port Interface Specification Revision 1.0"
（加速グラフィックス・ポート・インターフェース仕様
書改訂第１．０版）と題するものである。その開示内容
は、この言及により本願にも含まれるものとする。ＡＧ
Ｐ仕様書は、カリフォルニア州サンタ クララのインテ
ル社から入手可能である。
【０００９】ＡＧＰ仕様は、６６ＭＨｚのＰＣＩ（改訂
第２．１版）仕様を、動作基準線として用い、ＰＣＩ仕
様に３つの性能改善を付け加え、これらを用いて高性能
３−Ｄグラフィックス用途のためにＡＧＰ仕様を最適化
している。３つの改善とは、１）パイプライン型メモリ
・リードおよびライト動作、２）側波帯信号(sideband
signal)の使用による、ＡＧＰバス上のアドレスおよび
データのデマルチプレックス、および３）毎秒５００メ
ガバイト（「ＭＢ／ｓ」）を超えるデータ・スループッ
トのための、１３３ＭＨｚのデータ転送レートである。
これら以外のＡＧＰ仕様は、ＰＣＩ仕様を変更していな
いが、３−Ｄグラフィックス用ハードウエアおよびソフ
トウエア設計者による使用のために、ある範囲のグラフ
ィックス指向の性能向上を代わりに与えている。ＡＧＰ
仕様は、コンピュータ・システムにおけるＰＣＩ規格の
使用を置換することも、減少させることも意味するもの
ではない。ＡＧＰ仕様は、グラフィックス・コントロー
ラのような３−Ｄグラフィックス・デバイスによる使用
のために、独立した追加の高速ローカル・バスを創出
し、コンピュータ・システムの他の入出力（「Ｉ／
Ｏ」）デバイスは、ＰＣＩ，ＳＣＳＩ，ＥＩＳＡおよび
ＩＳＡバスのいかなる組み合わせにおいても残ることが
できる。
【００１０】このＡＧＰ３−Ｄグラフィックス・バスを
機能的に可能にするためには、新たなコンピュータ・シ
ステムのハードウエアおよびソフトウエアが必要とな
る。このために、新たなコンピュータ・システムのコア
・ロジックが、ＡＧＰ仕様を満足するホスト・バス／メ
モリ・バス／ＰＣＩバス−ＡＧＰバス・ブリッジとして
機能するように設計する必要があり、更にコンピュータ
・システムにおいてＡＧＰに依存するハードウエアが機
能状態となるようにするために、新たなリード・オンリ
・メモリ基本入出力システム（「ＲＯＭ ＢＩＯＳ」）
およびアプリケーション・プログラミング・インターフ
ェース（「ＡＰＩ」）ソフトウエアも必要となる。更
に、コンピュータ・システムのコア・ロジックは、先に
引用したＰＣＩ規格を満足し、ＰＣＩバス（群）のコン
ピュータ・システムの残りの部分へのインターフェース
を容易にする必要もある。加えて、機械的および電気的
にＡＧＰバス・コネクタと適正にインターフェースする
ように新たなＡＧＰ互換デバイス・カードを設計しなけ
ればならない。
【００１１】ＡＧＰおよびＰＣＩインターフェース仕様
間に信号機能の共通性がいくらかはあるものの、ＡＧＰ
およびＰＣＩデバイス・カードは物理的にも電気的にも
相互に交換可能ではない。今日のＡＧＰ仕様は、ＡＧＰ
バス上に単一のＡＧＰデバイスのみを許可するに過ぎ
ず、一方、ＰＣＩ仕様は、ＰＣＩデバイス用に２つのプ
ラグイン・スロット、および６６ＭＨｚで動作するＰＣ
Ｉバス上に１つのブリッジを許可する。この単一のＡＧ
Ｐデバイスは、１ｘモード（最大２６４ＭＢ／ｓ）およ
び２ｘモード（最大５３２ＭＢ／ｓ）双方で機能するこ
とができる。ＡＧＰバスは、３２ビット・バスとして定
義され、１ｘモードではクロック当たり４バイトまでの
データ転送、および２ｘモードではクロック当たり８バ
イトまでのデータ転送を行うことができる。ＰＣＩバス
は、３２ビット・バスまたは６４ビット・バスのいずれ
かとして定義され、それぞれ、クロック当たり４バイト
または８バイトまでのデータ転送を行うことができる。
しかしながら、ＡＧＰバスは、追加の側波帯信号を有
し、このために、ＰＣＩバスを用いて可能なよりも、更
に効率的なデータ・ブロックの転送が可能となってい
る。２ｘモードで動作するＡＧＰバスは、十分なビデオ
・データ・スループット（最大５３２ＭＢ／ｓ）を備え
ているので、増々複雑化する３−Ｄグラフィックス・ア
プリケーションでも、パーソナル・コンピュータ上で実
行することを可能にする。
【００１２】コンピュータ・システムにおいてＡＧＰを
用いることによる主な性能／コスト改善は、テクスチャ
・データをローカル・グラフィックス・メモリから主メ
モリにシフトすることによって得られる。テクスチャ
は、いくつかの理由で、このシフトに適している理想的
なものである。テクスチャは通常読み取りのみであるの
で、アクセス順序やコヒーレンシ(coherency)の問題が
起こる可能性が少ない。テクスチャのシフト動作は、シ
ステム・メモリとローカル・グラフィックス・メモリと
の間の帯域幅負荷をバランスさせる。何故なら、高いキ
ャッシュ機能を有するホスト・プロセッサは、３−Ｄレ
ンダリング機械よりもメモリ帯域要件が少ないからであ
る。恐らく、テクスチャのアクセスは、レンダリング・
メモリ帯域幅の最も大きな単一のコンポーネントを含む
ので、ローカル・グラフィックス・メモリ内にテクスチ
ャをロードまたはキャッシュすることを回避すれば、こ
のためのローカル・メモリ帯域幅のコンポーネントを節
約できるだけでなく、最初にテクスチャを記憶装置にロ
ードするために必要な帯域幅も節約できる。更に、この
データは、大容量記憶デバイスからロードする際に、何
らかの方法で主メモリを通過させなければならない。テ
クスチャ・サイズは、ディスプレイの解像度よりは、む
しろアプリケーションの品質に左右される。したがっ
て、ソフトウエア・アプリケーションが進化すればする
程、メモリに最大の増大が必要となる可能性がある。テ
クスチャ・データは永続的ではなく、ソフトウエア・ア
プリケーションの期間だけコンピュータ・システムのメ
モリ内に位置すればよいので、テクスチャの格納に費や
すシステム・メモリはいずれも、アプリケーションが終
了すれば、空きメモリの集合(heap)に戻される（永続的
に使用するために残ることがあるグラフィック・コント
ローラのローカル・フレーム・バッファとは異なる）。
これらの理由のために、ローカル・グラフィックス・メ
モリから主メモリにテクスチャ・データをシフトするこ
とは、３−Ｄグラフィックスを実施する場合には、コン
ピュータ・システムのコストを大幅に削減することにな
る。
【００１３】通常、コンピュータ・システムのメモリ・
アーキテクチャでは、グラフィックス・コントローラの
物理アドレス空間は、システム・メモリの上に位置す
る。グラフィックス・コントローラはこの物理アドレス
空間を用いて、グラフィックス画面を発生するために必
要な情報を保持する、そのローカル・メモリにアクセス
する。ＡＧＰシステムでは、情報は未だグラフィックス
・コントローラのローカル・メモリ（テクスチャ、アル
ファ、ｚ−バッファ等）内に位置するが、このローカル
・メモリ内に以前に位置したデータの中には、システム
・メモリに移動させられるものもある（主にテクスチャ
であるが、コマンド・リスト等も含まれる）。グラフィ
ックス・コントローラがこれらのテクスチャにアクセス
するために用いられるアドレス空間は、仮想的となる。
即ち、このアドレス空間に対応する物理メモリは、メモ
リ上には実際に存在しないことを意味する。実際には、
これら仮想アドレスの各々は、システム・メモリ内の物
理アドレスに対応する。グラフィックス・コントローラ
はこの仮想アドレス空間を１つの隣接メモリ・ブロック
として見るが、対応する物理メモリ・アドレスは、コン
ピュータ・システムの物理メモリ全体にわたって４キロ
バイト（「ＫＢ」）の非隣接ページに割り当てられるこ
ともある。尚、仮想空間アドレスのことを、以降「ＡＧ
Ｐデバイス・アドレス空間」と呼ぶことにする。
【００１４】データをどのように区分しアクセスするの
かに関して必要な３Ｄレンダリング、およびその結果得
られるインターフェース・データのフロー特性のため
に、２つの主要なＡＧＰ使用モデルがある。「ＤＭＡ」
モデルでは、主グラフィックス・メモリは、「ローカル
・フレーム・バッファ」と呼ばれるローカル・メモリと
なり、ＡＧＰグラフィックス・コントローラ即ち「ビデ
オ・アクセレレータ」と連動する。３Ｄ構造はシステム
・メモリに格納されるが、このメモリから直接用いられ
る（または「実行される」）ことはない。代わりに、こ
れらは主（ローカル）メモリにコピーされ、（ＡＧＰグ
ラフィックス・コントローラの）レンダリング・エンジ
ンのアドレス発生器はコピーの方を参照する。これは、
ＡＧＰバス上のトラフィックが長く連続する転送となる
傾向があり、システム・メモリから主グラフィックス
（ローカル）メモリへの一括データ搬送の目的を果たす
ことを示唆する。この種のアクセス・モデルは、（ディ
スクまたはネットワーク入出力デバイスの処理と同様
に）ソフトウエアによって与えられる物理アドレスのリ
ンク・リスト(linked list)に従い、メモリ空間の非隣
接ビュー(non-contiguous view)には通常敏感ではな
い。「実行」モデルでは、ビデオ・アクセレレータは、
ローカル・メモリおよびシステム・メモリ双方を主グラ
フィックス・メモリとして用いる。アクセレレータの観
点からは、２つのメモリ・システムは論理的に同等であ
り、あらゆるデータ構造でもいずれのメモリにも割り当
てることができ、唯一の選択の基準として性能の最適化
を用いる。通常、システム・メモリ空間の構造は、ビデ
オ・アクセレレータによる使用前では、ローカル・メモ
リ内にコピーされないが、適切な場所で「実行」され
る。これは、ＡＧＰバス上のトラフィックが短いランダ
ム・アクセスとなる傾向があり、ソフトウエアによって
解決する物理アドレスのリスト(software resolved lis
t)に基づくアクセス・モデルに従わないことを示唆す
る。アクセレレータはシステム・メモリに直接参照(dir
ect reference)を発生するので、その空間の隣接ビュー
は必須である。しかし、システム・メモリは、例えば、
メモリのランダムな４，０９６バイト・ブロック（以
降、４キロバイト（「ＫＢ」）ページと呼ぶ）単位に動
的に割り当てられるので、「実行」モデルでは、ランダ
ムな４ＫＢページを単一の隣接するアドレス空間にマッ
プする、アドレス・マッピング機構を備えることが必要
となる。
【００１５】ＡＧＰ仕様は、「ＤＭＡ」モデルおよび
「実行」モデル双方に対応する。しかしながら、ＡＧＰ
の主要な動機がグラフィックス・コントローラのローカ
ル・メモリ（ローカル・フレーム・バッファ・メモリを
含む）に対する拡張圧力(growth pressure)を減少させ
ることであるので、「実行」モデルの方が好ましい。こ
の優先順位に従えば、グラフィックス・アクセレレータ
（ＡＧＰマスタ）がシステム・メモリ内に動的に割り当
てられるグラフィックス・データ構造の隣接ビューを有
することを保証するためには、ＡＧＰ仕様は、仮想−物
理アドレス・リマッピング機構を必要とする。このアド
レス・リマッピングは、システム物理アドレス空間の単
一のプログラム可能な範囲にのみ適用され、全てのシス
テム・エージェントに共通となる。この範囲に該当する
アドレスは、物理システム・メモリの非隣接ページにリ
マップされる。この範囲にないアドレスは全て、変更な
く通過させられ、直接主システム・メモリ、またはＰＣ
Ｉデバイスの物理メモリのようなデバイスに特定の範囲
にマップする。リマッピングは、「グラフィックス・ア
ドレス・リマッピング・テーブル」（「ＧＡＲＴ tabl
e: Graphics Address Remapping Table」）によって行
われる。グラフィックス・アドレス・リマッピング・テ
ーブルは、ＧＡＲＴミニポート・ドライバ・ソフトウエ
ア(GART miniportdriver software)によって設定および
維持され、コア・ロジック・チップセットがリマッピン
グを実行するために用いられる。互換性の問題を回避
し、将来にわたる実装の柔軟性に対処するために、この
機構はソフトウエア（ＡＰＩ）レベルで指定される。言
い換えると、実際のＧＡＲＴテーブルのフォーマット
は、ハードウエア抽象化レイヤ（「ＨＡＬ：hardware a
bstraction layer」）またはコア・ロジック・チップセ
ットが備えられたミニポート・ドライバによって、ＡＰ
Ｉに抽象化することができる。このＡＰＩはリマッピン
グ・ハードウエアの将来の区分を制約するものではない
が、リマッピング機能は典型的にコア・ロジック・チッ
プセット内に実施される。
【００１６】隣接するＡＧＰグラフィックス・コントロ
ーラのデバイス・アドレスは、ＧＡＲＴテーブルを用い
ることによって、コンピュータ・システムの物理メモリ
内に位置する、対応する物理アドレスにマップ（変換）
される。尚、ＧＡＲＴテーブルも、物理メモリに位置し
てもよい。ＧＡＲＴテーブルは、コア・ロジック・チッ
プセットが、ＡＧＰ、ホスト、またはＰＣＩバスのいず
れかから発生する可能性があるＡＧＰデバイス・アドレ
スをリマップするために用いられる。ＧＡＲＴテーブル
は、コンピュータ・ソフトウエアのオペレーティング・
システムにサービスを提供するＧＡＲＴミニポート・ド
ライバが管理する。
【００１７】ＧＡＲＴテーブル・エントリをキャッシュ
すれば、グラフィック・テクスチャ・データのために主
メモリにアクセスしなければならない、メモリ・リード
の回数を減らすことができるが、２ページ以上のテクス
チャ・データをＡＧＰグラフィックス・コントローラに
対して変換しなければならない場合、追加のＧＡＲＴテ
ーブル・エントリ（群）を得て、メモリの次のページを
参照しなければならない。１つ以上の追加のＧＡＲＴテ
ーブル・エントリが必要か否かは、コンピュータ・シス
テムが、主メモリからグラフィクス情報の追加関連ペー
ジ（群）を必要とするときに、コンピュータ・システム
が決定するために残されている。したがって、主メモリ
に位置する関連ＡＧＰグラフィックス・ページ（群）の
仮想ＡＧＰデバイス・アドレス空間への変換のために、
他のＧＡＲＴテーブル・エントリ
【００１８】が必要か否かについて判定を行う方法が必
要とされている。
【発明が解決しようとする課題】したがって、本発明の
目的は、主メモリに位置する関連ＡＧＰグラフィックス
・ページ（群）の仮想ＡＧＰデバイス・アドレス空間へ
の変換のために、他のＧＡＲＴテーブル・エントリが必
要か否かについて判定を行うことである。本発明の別の
目的は、物理メモリ内に位置する関連ＡＧＰグラフィッ
クス・ページを仮想ＡＧＰデバイス・アドレスにリマッ
プするために必要な数のＧＡＲＴテーブル・エントリを
キャッシュすることである。別の目的は、キャッシュ内
の関連ＧＡＲＴテーブル・エントリを更新することであ
る。更に別の目的は、多数の関連ＧＡＲＴテーブル・エ
ントリをキャッシュ内にプリフェッチ(prefetch)するこ
とである。本発明の更に別の目的は、パーソナル・コン
ピュータ・システムにおいて、ＡＧＰグラフィックス・
コントローラが要求する所望のグラフィックス・テクス
チャを構成する、関連グラフィックス情報ページのアド
レスをリマップするためにキャッシュする必要があるＧ
ＡＲＴテーブル・エントリを判定する方法を提供するこ
とである。
【００１９】
【課題を解決するための手段】本発明の上述のおよびそ
の他の目的は、少なくとも部分的に、コンピュータ・シ
ステム内に、ＡＧＰバスとホストおよびメモリ・バスと
の間のブリッジとして機能するコア・ロジック・チップ
セットを備え、コア・ロジック・チップセットが「グラ
フィックス・アドレス・リマッピング・テーブル」
（「ＧＡＲＴテーブル」）を用いて、仮想アドレスを、
コンピュータ・システム・メモリ内に位置する物理アド
レスにリマップすることによって満たされる。ＧＡＲＴ
テーブルのエントリも、コンピュータ・システム・メモ
リ内に位置付けてもよい。コア・ロジック・チップセッ
トはＧＡＲＴテーブルを用い、ＡＧＰグラフィックス・
コントローラが、隣接仮想アドレス空間内のグラフィッ
クス情報のアドレスを参照するが、実際にはコンピュー
タ・システムの物理システム・メモリの非隣接ブロック
を用いることを可能とする。尚、隣接仮想アドレス空間
のことを、以降「ＡＧＰデバイス・アドレス空間」と呼
ぶ。グラフィックス情報は、テクスチャ、コマンド・リ
スト等とすることができる。本発明のコア・ロジック・
チップセットは、必要なＧＡＲＴテーブル・エントリを
キャッシュし、コンピュータ・メモリ・システムからの
グラフィックス・データの読み出しの高速化を図る。
【００２０】各ＧＡＲＴテーブル・エントリは、物理メ
モリ内のグラフィックス・ページの最初のバイトの物理
アドレスを参照する、変換ポインタを含み、ＧＡＲＴテ
ーブル・エントリは、その参照されたページに関連する
フィーチャ・フラグ(featureflag)も収容する。例え
ば、物理メモリ内のグラフィックス・ページは、テクス
チャ、コマンド・ライン等のようなデータを４，０９６
バイト（４ＫＢ）収容することができる。ＧＡＲＴテー
ブル・エントリは、合計３２ビットの二進情報として、
４つの８ビット・バイトを含むことができる。ＧＡＲＴ
テーブル・エントリ内の２０の最上位側ビット（３１：
１２）を物理メモリ・ページ・アドレスに用いる場合、
１２の最下位ビット（１１：０）は、システム設計者が
当該メモリ・ページに関連するある種の機能および属性
を定義および／またはカストマイズ(customize)するた
めに使用可能である。例えば、１）キャッシュ可能性ビ
ット(cacheability bit)によって、４ＫＢページがキャ
ッシュ可能か否かについて示すことができ、２）ライト
結合可能性ビット(write combinable bit)によって、４
ＫＢページがライト結合可能か否かについて示すことが
でき、３）ダーティ・ビット(dirty bit)によって、当
該ページが変更されたか否かについて示すことができ、
４）リンク・ビットによって、次のＧＡＲＴテーブル・
エントリが現ＧＡＲＴテーブル・エントリと関連付けら
れているか否かについて示すことができ、更に５）存在
ビット(present bit)によって、ＧＡＲＴテーブル・エ
ントリ（ビット３１：１２）が参照したページが、ＧＡ
ＲＴミニポート・ドライバによって予約されているか否
かについて示すことができる。これらフィーチャ・ビッ
トは、その他多くの組み合わせも利用可能であり、本発
明の範囲内において予期されるものである。これらフィ
ーチャ・ビット（１１：０）のことを、以降「フラグ・
ビット」と呼ぶこともあり、典型的にＧＡＲＴミニポー
ト・ドライバによって管理されるが、コンピュータ・シ
ステムの他のいずれかのデバイス・ドライバ（即ち、Ｒ
ＯＭ ＢＩＯＳ等）によるアクセスも可能である。何故
なら、ＧＡＲＴテーブルは、典型的に、コンピュータ・
システム・メモリ内に位置するからである。
【００２１】本発明の実施形態は、「ＡＧＰソフトウエ
ア・フィーチャ制御ビット」の１つとして先に詳細に説
明した、ＧＡＲＴテーブル・エントリの１群の最下位側
ビットの１つを定義する。以降、これを「ＧＡＲＴテー
ブル・エントリ・リンク・ビット」と呼ぶ。ＧＡＲＴテ
ーブル・エントリ・リンク・ビットは、複数のＧＡＲＴ
テーブル・エントリが、物理システム・メモリ内に位置
する複数のメモリ・ブロック即ちページ内に格納されて
いる同じグラフィックス情報に関連（関係）付けられて
いるか否かについて判定するために用いることができ
る。ＧＡＲＴテーブル・エントリ・フィーチャ・フラグ
は、次のＧＡＲＴテーブル・エントリが現ＧＡＲＴテー
ブル・エントリに関係付けられているか否かを示す。こ
のフィーチャ・フラグのことを、以降「リンク・ビッ
ト」と呼ぶこともあり、コア・ロジック・チップセット
が、ＧＡＲＴテーブル・エントリをそのキャッシュにプ
リフェッチする場合に、使用することができる。例え
ば、リンク・ビットを最初のＧＡＲＴテーブル・エント
リにセットする場合、チップセットは２番目のエントリ
をそのキャッシュにフェッチすることができる。２番目
のＧＡＲＴテーブル・エントリにおいてリンク・ビット
をセットする場合、３番目のＧＡＲＴテーブル・エント
リもキャッシュにフェッチすることができる。これは、
リンク・ビットがＧＡＲＴテーブル・エントリの１つに
セットされなくなるまで、続けることができる。リンク
・ビットが現ＧＡＲＴテーブル・エントリ内にセットさ
れていない場合、これは、次のＧＡＲＴテーブル・エン
トリが現ＧＡＲＴテーブル・エントリには関係付けられ
ていないことを示す。リンク・ビットは、メモリの（典
型的な）単一ページよりも大きなグラフィックス情報を
フェッチする場合に有用であり、したがって、ＡＧＰデ
バイス・アドレス空間（仮想メモリ）内の隣接する多数
のページに同一のリンク・ビットが繰り返し用いられ
る。
【００２２】グラフィックス・アプリケーションが、例
えば、マイクロソフトのDirectDrawAPI（マイクロソフ
ト社(Microsoft Corp.)から入手可能。その仕様書は、
この言及により本願にも含まれるものとする）を用いて
ＡＧＰデバイス・アドレス空間の割り当てを要求する場
合、グラフィックス・アプリケーションは、グラフィッ
クス・データに必要なメモリ量を示す。すると、Direct
Draw APIは、コア・ロジックのＧＡＲＴミニポート・ド
ライバにPageMapコールを発行し、指定された数のペー
ジ、例えば、４ＫＢページをマップする。ＧＡＲＴミニ
ポート・ドライバは、次に、この指定された数のページ
を用いて、ＧＡＲＴテーブル・エントリの数を判定する
ことができ、ＧＡＲＴテーブル・エントリ・リンク・ビ
ットが、ＧＡＲＴミニポート・ドライバによってセット
される。ＧＡＲＴテーブル・エントリ・リンク・ビット
はＧＡＲＴミニポート・ドライバによってセットされる
が、これらのエントリは、コンピュータ・システムのラ
ンダム・アクセス・メモリ（物理メモリ）に配置される
（即ち、キャッシュされる前である）。セットされるＧ
ＡＲＴテーブル・エントリ・リンク・ビットの数は、複
数のページの物理メモリ内に収容されている完全なグラ
フィックス・テクスチャに関係または関連付けられたＧ
ＡＲＴテーブル・エントリ数よりも１少ない。関係付け
られている最後のＧＡＲＴページ・エントリは、そのリ
ンク・ビットがセットされていない。ＧＡＲＴテーブル
・エントリの順序は、ＡＧＰデバイス・アドレス空間の
ページの順序を決定し、最後のＧＡＲＴテーブル・エン
トリは、所与のグラフィックス・テクスチャに対するＡ
ＧＰデバイス・アドレス空間の最後のページに対応する
（グラフィックス・テクスチャのサイズは、１ページ以
上のＡＧＰデバイス・アドレス空間を必要とする場合も
ある）。
【００２３】例えば、あるグラフィックス・アプリケー
ションは、DirectDrawが３−Ｄグラフィックス・テクス
チャ・データにＡＧＰデバイス空間の３２ＫＢ領域を割
り当てるように要求する。すると、DirectDrawはＡＧＰ
デバイス・ドライバにPageMapコールを発行し、ＧＡＲ
Ｔテーブル内に８ページをマップする。ＡＧＰデバイス
・ドライバがＧＡＲＴテーブル内の８つの隣接するエン
トリを更新することができる場合、リンク・ビットを最
初の７つのエントリにセットし、８番目（最後の）エン
トリでは、リンク・ビットをクリアする。次いで、ＡＧ
Ｐデバイス・ドライバは、他のいずれかの必要なページ
・マッピング機能を実行することができ、終了時に、成
功ステータス・コード(successful status code)をDire
ctDrawに返す。すると、DirectDrawは成功ステータス・
コードをグラフィックス・アプリケーションに返す。
【００２４】続いて、ＡＧＰグラフィックス・コントロ
ーラは、ＡＧＰデバイス・アドレス空間の前述した２Ｋ
Ｂ領域の先頭にアクセスする。しかしながら、他のＡＧ
Ｐアクティビティのために、コア・ロジックは、３２Ｋ
Ｂの３−Ｄグラフィックス・テクスチャ・データの最初
の４ＫＢページを示す、必要な最初のＧＡＲＴテーブル
・エントリをキャッシュしていない。したがって、コア
・ロジック・チップセットは、必要なＧＡＲＴテーブル
・エントリを、コンピュータ・システムの物理メモリか
らフェッチしなければならない。システム・メモリから
のフェッチは、典型的に、キャッシュ・ライン・リード
要求であり、この要求は４つのクアド・ワード（「QWOR
DS」）即ち３２バイトとすることができる。システム・
メモリからフェッチされた８つのＧＡＲＴテーブル・エ
ントリ（最初の７つのエントリはリンク・ビットがセッ
トされており、８番目のリンク・ビットはリンク・ビッ
トがクリアされている）の各々におけるリンク・ビット
の値に基づいて、コア・ロジック・チップセットは、そ
のＧＡＲＴキャッシュ内の８つのエントリを更新する。
ここで、３２ＫＢのＡＧＰデバイス・アドレス空間を構
成する８つの４ＫＢページの各々に対するベース・アド
レスを有するＧＡＲＴテーブル・エントリを、本発明の
コア・ロジック・チップセットにキャッシュする。
【００２５】本発明の特徴の１つは、リンク・ビットが
特定のＧＡＲＴテーブル・エントリに対してセットされ
ているとコア・ロジック・チップセットが判定した場合
に、ＧＡＲＴテーブル・エントリ内にクリアされている
リンク・ビットがあり、そのエントリがキャッシュ内で
最後に更新するものであるとコア・ロジック・チップセ
ットが判定するまで、次のエントリを更新しキャッシュ
しようとすることにある。このようにして、必要な数の
関係付けられたＧＡＲＴテーブル・エントリのみを、キ
ャッシュ内で更新する。本発明の特徴の１つは、次のＧ
ＡＲＴテーブル・エントリが現ＧＡＲＴテーブル・エン
トリに関係付けられている可能性について、動的な情報
をＧＡＲＴキャッシング・ロジックに提供することであ
り、したがって、次のＧＡＲＴテーブル・エントリをシ
ステム・メモリからキャッシュにフェッチする必要があ
るか否かについての動的な情報を提供することにある。
本発明の利点の１つは、必要な数の関係するＧＡＲＴテ
ーブル・エントリのみを、所与のテクスチャのために、
キャッシュにフェッチまたはプリフェッチすればよいこ
とである。本発明の別の利点は、ＡＧＰアドレス・トラ
ンザクションに必要なメモリ・アクセス回数を最少に抑
えることである。これによって、中央演算装置（「ＣＰ
Ｕ」）を含む他のデバイスがコンピュータ・システム・
メモリにアクセスするために、追加の帯域幅を残してお
く。別の利点は、ＡＧＰデバイス・アドレス空間へのア
クセスがＡＧＰグラフィックス・コントローラによって
発行される前に、必要数の関係するＧＡＲＴテーブル・
エントリのみをシステム・メモリから予めロードしてお
くことにより、ＧＡＲＴキャッシュのヒット／ミス比を
改善することである。これによってＡＧＰの性能全体が
向上する。何故なら、関係するＧＡＲＴテーブル・エン
トリ（リマッピング・アドレス変換ポインタを有する）
は既にコア・ロジック・チップセット内にキャッシュさ
れており、したがって、ＡＧＰメモリ・アクセスが開始
するときに、それらを読み出すための追加のメモリ・サ
イクルが不要となるからである。更に別の利点は、必要
数の関係するＧＡＲＴテーブル・エントリのみをキャッ
シュするので、無関係のＧＡＲＴテーブル・エントリは
メモリ・リードの間キャッシュされず、したがって既存
のキャッシュ・エントリに不必要な上書きを行わないこ
とである。これによって、必要なキャッシュ・エントリ
を上書きしてしまうことによって発生するキャッシュ・
メモリのスラッシング(thrashing)を改善する。その他
のおよび更に別の目的、特徴および利点は、以下に示す
本発明の現時点における好適な実施形態の説明を、添付
図面と関連付けることから明白となろう。尚、好適な実
施形態の説明は、開示の目的で提示するものである。
【００２６】
【発明の実施の形態】本発明は、ホスト・プロセッサと
メモリ・バスとの間のブリッジ、ＡＧＰデバイス（群）
に適合するＡＧＰバス、およびＰＣＩデバイスに適合す
るＰＣＩバスを実施可能なコンピュータ・システムにお
いて、コア・ロジック・チップセットを提供する。ＡＧ
Ｐデバイスは、以降「ＡＧＰデバイス・アドレス空間」
と呼ぶ隣接する仮想アドレス空間にアドレスすることに
よって、テクスチャのようなグラフィカル・データを利
用する、グラフィックス・コントローラとすればよい。
ＡＧＰデバイス・アドレス空間は、コア・ロジック・チ
ップセットによって、コンピュータ・システムの物理メ
モリ内に配置されている非隣接メモリ・ページから変換
されたものである。コア・ロジック・チップセットは
「グラフィックス・アドレス・リマッピング・テーブ
ル」（「ＧＡＲＴテーブル」）を利用する。このテーブ
ルは、システムのランダム・アクセス・メモリのよう
な、コンピュータ・システムの物理メモリ内に置くこと
ができ、コア・ロジック・チップセット・ソフトウエア
・ドライバ（群）によって制御することができる。ＧＡ
ＲＴテーブルの機能は、ＡＧＰデバイスによって参照さ
れた仮想アドレスを、コンピュータ・システムの物理メ
モリ内に位置するグラフィックス情報の物理アドレスに
リマップすることである。ＧＡＲＴテーブルの各エント
リは、物理メモリのページに対して、第１のバイト・ア
ドレス位置を記述する。物理メモリのページのサイズ
は、４，０９６バイト（４ＫＢ）とするとよい。ＧＡＲ
Ｔテーブル・エントリは、メモリ・アドレス変換ポイン
タと、ソフトウエアで制御可能なフィーチャ・フラグ
（図１３参照）とから成る。これらのフィーチャ・フラ
グは、物理メモリの関連するページを任意変更(customi
ze)するために使用してもよい。ＡＰＩソフトウエアお
よびミニポート・ドライバは、これらのフィーチャ・フ
ラグに対するライトおよび／またはリードを行うことが
できる。
【００２７】例示の目的のために、これより本発明の好
適な実施形態を、インテル社のｘ８６マイクロプロセッ
サ・アーキテクチャを利用したコンピュータ・システム
について説明する。尚、ある種の用語および参照(refer
ence)はこれらのプロセッサ・プラットフォームに特定
したものである。ＡＧＰおよびＰＣＩは、インターフェ
ース規格であるが、ハードウエアからは独立しており、
これらのインターフェース規格に合わせて設計されたあ
らゆるホスト・コンピュータとでも利用可能である。本
発明は、ＡＧＰおよびＰＣＩインターフェース規格を利
用するあらゆるコンピュータ・プラットフォームに対す
る適合化および応用が可能であることが、コンピュータ
・システムの技術における当業者には認められよう。
【００２８】先に引用したＰＣＩ仕様書は、容易に入手
可能であり、この言及により本願にも含まれるものとす
る。また、先に引用した、１９９６年７月３１日付け
の"Accelerated Graphics Port Interface Specificati
on Revision 1.0"（加速グラフィックス・ポート・イン
ターフェース仕様書改訂第１．０版）と題するＡＧＰ仕
様書は、インテル社から容易に入手可能であり、この言
及により本願にも含まれるものとする。このＡＧＰ仕様
の更に詳しい定義および改良が、１９９７年４月１日付
けの"Compaq's Supplement to the 'Accelerated Graph
ics Port Interface Specification Version 1.0' "
（コンパックの「加速グラフィックス・ポート・インタ
ーフェース仕様書第１．０版」に対する補足）第０．８
版に更に詳しく定義されており、この言及により、本願
にも含まれるものとする。これらのＡＧＰ仕様書は双方
とも、１９９７年５月９日に出願されたRonald T. Hora
nおよびSompong Olarig（ロナルドＴ．ホーランおよび
ソンポン オラリグ）による"Dual Purpose Apparatus,
Method and System for Accelerated Graphics Port a
nd Peripheral Component Interconnect"（加速グラフ
ィックス・ポートおよび周辺素子相互接続のための二重
目的装置、方法およびシステム）と題する、本願と同一
所有者の同時係属中の米国出願番号第０８／８５３，２
８９号に、補足資料ＡおよびＢとして含まれている。こ
の出願の内容も、この言及により本願に含まれるものと
する。
【００２９】これより、本発明の好適な実施形態の詳細
が図式で示されている図面を参照する。図面における同
様のエレメントは同様の番号で引用し、類似のエレメン
トは、同様の番号に異なる小文字の添え字を付けて表す
ことにする。これより図２を参照すると、本発明を利用
したコンピュータ・システムの概略ブロック図が示され
ている。コンピュータ・システムは全体的に番号２００
で示されており、中央演算装置（群）（「ＣＰＵ」）１
０２、コア・ロジック・チップセット２０４、システム
・ランダム・アクセス・メモリ（「ＲＡＭ」）１０６，
ビデオ・グラフィックス・コントローラ２１０、ローカ
ル・フレーム・バッファ２０８，ビデオ・ディスプレイ
１１２、ＰＣＩ／ＳＣＳＩバス・アダプタ１１４，ＰＣ
Ｉ／ＥＩＳＡ／ＩＳＡブリッジ１１６、およびＰＣＩ／
ＩＤＥコントローラ１１８を含む。マイクロプロセッサ
・コンピュータ・システムの最新技術によるコンピュー
タ・システム２００には、単一またはマルチレベルのキ
ャッシュ・メモリ（図示せず）も含むことができる。Ｃ
ＰＵ１０２は、対称または非対称マルチ・プロセッサ・
コンフィギュレーションでは、複数のＣＰＵ１０２とす
ることも可能である。
【００３０】ＣＰＵ（群）１０２は、ホスト・バス１０
３を通じて、コア・ロジック・チップセット２０４に接
続されている。システムＲＡＭ１０６は、メモリ・バス
１０５を通じて、コア・ロジック・チップセット２０４
に接続されている。ビデオ・グラフィックス・コントロ
ーラ（群）２１０は、ＡＧＰバス２０７を通じて、コア
・ロジック・チップセット２０４に接続されている。Ｐ
ＣＩ／ＳＣＳＩバス・アダプタ１１４、ＰＣＩ／ＥＩＳ
Ａ／ＩＳＡブリッジ１１６、およびＰＣＩ／ＩＤＥコン
トローラ１１８は、一次ＰＣＩバス１０９を通じて、コ
ア・ロジック・チップセット２０４に接続されている。
また、ＰＣＩバス１０９には、ネットワーク・インター
フェース・カード（「ＮＩＣ」）１２２およびＰＣＩ／
ＰＣＩブリッジ１２４も接続されている。ＮＩＣ１２２
およびＰＣＩ／ＰＣＩブリッジ１２４のような、ＰＣＩ
デバイスの中には、コンピュータ・システム２００のマ
ザーボード（図示せず）上のＰＣＩコネクタに差し込む
ことができるものもある。
【００３１】ハード・ディスク１３０およびテープ・ド
ライブ１３２が、ＳＣＳＩバス１１１を通じて、ＰＣＩ
／ＳＣＳＩバス・アダプタ１１４に接続されている。Ｎ
ＩＣ１２２は、ローカル・エリア・ネットワーク１１９
に接続されている。ＰＣＩ／ＥＩＳＡ／ＩＳＡブリッジ
１１６は、ＥＩＳＡ／ＩＳＡバス１１３を通じて、ＲＯ
Ｍ ＢＩＯＳ１４０、不揮発性ランダム・アクセス・メ
モリ（ＮＶＲＡＭ）１４２、モデム１２０、および入出
力コントローラ１２６に接続する。モデム１２０は、電
話回線１２１に接続する。入出力コントローラ１２６
は、キーボード１４６、リアル・タイム・クロック（Ｒ
ＴＣ：real time clock）１４４、マウス１４８、フロ
ッピ・ディスク・ドライブ（「ＦＤＤ」）１５０、およ
び直列／並列ポート１５２，１５４とインターフェース
する。ＥＩＳＡ／ＩＳＡバス１１３は、ＰＣＩバス１０
９よりも速度が遅い情報バスであるが、ＥＩＳＡ／ＩＳ
Ａバス１１３とインターフェースする方がコストは低
い。
【００３２】次に図３を参照すると、本発明による、図
２のコア・ロジック・チップセット２０４の概略機能ブ
ロック図が示されている。コア・ロジック・チップセッ
ト２０４は、機能的に、ＣＰＵホスト・バス・インター
フェースおよびキュー３０２、メモリ・インターフェー
スおよび制御部３０４、ホスト／ＰＣＩブリッジ３０
６、ＡＧＰロジック３１８、ならびにＰＣＩ／ＰＣＩブ
リッジ３２０を備えている。ＡＧＰロジック３１８は、
ＡＧＰアービタ３１６、ＧＡＲＴキャッシュ３２２、Ａ
ＧＰデータおよび制御部３１０、ならびにＡＧＰ要求／
回答キュー３１２を備えている。ＣＰＵホスト・バス・
インターフェースおよびキュー３０２は、ホスト・バス
１０３に接続し、コンピュータ・システム２００のＣＰ
Ｕ（群）１０２と関連する全てのデータ、アドレスおよ
び制御信号のためのインターフェース・ロジックを含
む。多数のＣＰＵ１０２およびそれと連動するキャッシ
ュ・メモリ（図示せず）も考えられ、本発明の範囲内に
該当するものとする。
【００３３】ＣＰＵホスト・バス・インターフェースお
よびキュー３０２は、コア・ロジック・バス３１１を通
じて、ホスト／ＰＣＩブリッジ３０６ならびにメモリ・
インターフェースおよび制御部３０４とインターフェー
スする。ＣＰＵホスト・バス・インターフェースおよび
キュー３０２は、コア・ロジック・バス３１１を通じ
て、ＡＧＰロジック３１８とインターフェースする。メ
モリ・インターフェースおよび制御部３０４は、コア・
ロジック・バス３０９を通じて、ＡＧＰロジック３１８
とインターフェースする。別個のバス３０９，３１１を
有することの利点の１つとして、同時バス動作をその上
で実行可能であることがあげられる。例えば、ホスト・
バス１０３上のＣＰＵ１０２がＰＣＩバス１０９上の独
立したＰＣＩデバイス（即ち、ＮＩＣ１２２）にアクセ
スしている間に、ＡＧＰバス２０７上でではバス１０５
に接続されているシステムＲＡＭ１０６に格納されてい
るビデオ・データをビデオ・グラフィックス・コントロ
ーラ２１０（ＡＧＰデバイス）に転送することができ
る。
【００３４】ホスト・バス・インターフェースおよびキ
ュー３０２は、ＣＰＵ１０２がサイクルをパイプライン
化し、スヌープ・アクセス(snoop access)をスケジュー
ルすることを可能にする。メモリ・インターフェースお
よび制御部３０４は、コンピュータ・システムＲＡＭ１
０６に、制御およびタイミング信号を発生する。コンピ
ュータ・システムＲＡＭ１０６は、同期ダイナミックＲ
ＡＭ等とするとよい。メモリ・インターフェースおよび
制御部３０４はアービタ（図示せず）を有し、ＣＰＵラ
イト、ＣＰＵリード、ＰＣＩライト、ＰＣＩリード、Ａ
ＧＰリード、ＡＧＰライト、およびダイナミック・メモ
リ・リフレッシュのためのメモリ・アクセス間で選択を
行なう。調停を現メモリ・サイクルにパイプライン化し
てもよく、これによって、現メモリ・サイクルを完了す
る前に、メモリ・バス１０５上で次のメモリ・アドレス
を確実に得ることができる。この結果、メモリ・サイク
ル間の遅延は、あるにしても、最小となる。メモリ・イ
ンターフェースおよび制御部３０４は、ＰＣＩマスタが
リード・マルチプル・コマンド(read multiple comman
d)を発行する場合、ＰＣＩマスタ・リードに先駆けて読
み取ることができる。これについては、ＰＣＩ仕様書に
更に詳しく記載されている。
【００３５】ホスト／ＰＣＩブリッジ３０６は、ＰＣＩ
バス１０９のインターフェースを制御する。ＣＰＵ１０
２がＰＣＩバス１０９にアクセスするとき、ホスト／Ｐ
ＣＩブリッジ３０６はＣＰＩマスタとして動作する。Ｐ
ＣＩデバイスがＰＣＩバス１０９上のマスタとなると、
ホスト／ＰＣＩブリッジ３０６はＰＣＩスレーブとして
動作する。ホスト／ＰＣＩブリッジ３０６は、そのＰＣ
Ｉバス１０９上のＰＣＩデバイス・ターゲット（図示せ
ず）のために、ベース・アドレス・レジスタを内蔵して
いる。
【００３６】ＡＧＰデータおよび制御部３１０、ＡＧＰ
アービタ３１６，およびＡＧＰ要求／回答キュー３１２
は、ＡＧＰバス２０７にインターフェースし、更に、Ａ
ＧＰおよびＰＣＩ仕様書に規定されている信号の実施の
ために、信号、電力および接地接続部（図示せず）も有
する。ＡＧＰバス２０７は、ＡＧＰデバイス（群）およ
び／またはＡＧＰコネクタ（群）（図示せず）に接続す
るように改造されている。ＧＡＲＴキャッシュ３２２
は、ＧＡＲＴテーブル・エントリを格納するために用い
られ、コンピュータ・システム・メモリ１０６内のラン
ダムな非隣接ＡＧＰページ４１２（図４のＡ）を隣接Ａ
ＧＰデバイス・アドレス空間４０６に並び替え、読み出
すことにより、グラフィックス・コントローラ２１０に
よる使用を可能にする。
【００３７】ＰＣＩ／ＰＣＩブリッジ３２０は、ＰＣＩ
バス１０９とＡＧＰバス２０７との間に接続されてい
る。ＰＣＩ／ＰＣＩブリッジ３２０は、コンピュータ・
システムＢＩＯＳ１４０内の既存の一覧コード(enumera
tion code)が、ＡＧＰバス２０７上に位置する、ビデオ
・グラフィックス・コントローラ２１０のような、ＡＧ
Ｐ準拠デバイスを認識し、かつ処理することを可能にす
る。ＰＣＩ／ＰＣＩブリッジ３２０は、例えば、ＰＯＳ
Ｔの間バス一覧によって、双方ともＡＧＰバス２０７に
接続されているＡＧＰグラフィックス・コントローラ２
１０またはＡＧＰロジック３１８の制御およびステータ
ス・レジスタのコンフィギュレーションを行なうために
使用することができる。これについては、以下で更に詳
しく説明する。
【００３８】次に、図４のＡないし図４のＣ（図１３参
照）を参照すると、コンピュータ・システム・メモリ・
マップ、コンピュータ・システム・メモリ内のＧＡＲＴ
テーブル、およびＧＡＲＴテーブル・エントリの概略図
が示されている。コンピュータ・システム・メモリ１０
６の論理メモリ・マップは、全体として番号４０２で示
されており、グラフィックス・コントローラの物理アド
レス空間は番号４０４で示されており、ＡＧＰデバイス
・アドレス空間（仮想メモリ）は番号４０６で示されて
いる。コンピュータ・システム２００は、３２ビット・
アドレスで、４ギガバイト（「ＧＢ」）までのメモリに
アドレスすることができるが、この４ＧＢのメモリ・ア
ドレス空間のいくつかは、ＡＧＰビデオ・グラフィック
ス・コントローラ２１０のメモリのような、種々のデバ
イスと関連するローカル・メモリのために用いてもよ
い。尚、ＡＧＰビデオ・グラフィックス・コントローラ
２１０のメモリは、ローカル・フレーム・バッファ２０
８，テクスチャ・キャッシュ、アルファ・バッファ、Ｚ
−バッファ等を含む場合があり、全てグラフィックス・
コントローラの物理アドレス空間４０４内でアドレスさ
れる。加えて、本発明によれば、メモリ・アドレス空間
４０２の中には、ＡＧＰデバイス・アドレス空間４０６
のために用いられるものもある。図４のＡでは、コンピ
ュータ・システム・メモリ１０６の最下位（最も低いア
ドレス）は番号４０８で表され、最上位（最も高いアド
レス）は番号４１０で表されている。最下位４０８と最
上位４１０との間には、ＡＧＰメモリの種々のブロック
即ち「ページ」が、番号４１２で表されている。各ペー
ジ４１２は、隣接するメモリ・アドレスの集合を有す
る。
【００３９】本発明では、これらのＡＧＰメモリ・ペー
ジ（４１２ａ，４１２ｂ，４１２ｃで示す）のいくつか
は、テクスチャ、リスト等のようなＡＧＰ情報を格納す
るために用いられ、少なくとも１つのページ（４１４で
示す）は、ＧＡＲＴテーブル４１４内のエントリを格納
するために用いられる。ＧＡＲＴテーブル４１４は、複
数のエントリ４１８（図４のＢ）を含む。コンピュータ
・システム２００内で用いられる、関連するＡＧＰデバ
イス・アドレス空間４０６全てを表すために、十分なＧ
ＡＲＴテーブル・エントリ４１９が格納されている。各
ＧＡＲＴテーブル・エントリ４１８は、ＡＧＰメモリの
各ページ４１２のベース・アドレス４１６を表す。別の
メモリ・ページを用いてＧＡＲＴディレクトリ（図示せ
ず）を格納してもよい。ＧＡＲＴディレクトリは、二レ
ベル・アドレス・リマッピング(two-level address rem
apping)のために用いられる。これについては、以下で
更に詳しく説明する。各ＧＡＲＴテーブル・エントリ４
１８は、３２の二進ビット情報（図４のＣ）を格納す
る。ＧＡＲＴテーブル４１４は、上位ビット（３１：１
２）を用いて、対応する各４ＫＢページ４１２の最初の
バイトのベース・アドレス４１６を格納することによ
り、ＡＧＰデバイス・アドレス空間４０６をページ４１
２のアドレスにリマップするために用いられる。ＡＧＰ
デバイス・アドレス４０６の下位１２ビットは、ページ
４１２のアドレスの下位１２ビットと同一である。図１
１のＡおよび図１２のＡならびにそれに関係する明細書
の記載も参照されたい。したがって、各ＧＡＲＴテーブ
ル・エントリ４１８によってアドレスされる４ＫＢサイ
ズのページ４１２を用いる場合、下位１２ビット（１
１：０）は、ＡＰＧテクスチャ・データにアドレスする
以外、空きとなり、他の使用に供することができる。他
のメモリ・ページ・サイズでは、ＧＡＲＴテーブル・エ
ントリ４１８に異なるビット数を用い別の使用に供する
ことも可能であり、これも本発明の範囲内において予期
されることである。
【００４０】本発明の実施形態は、複数のＧＡＲＴテー
ブル・エントリ４１８が、複数のメモリ・ページ４１２
内に格納されている同じグラフィックス情報に関連（関
係）付けられているか否かについて判定を行なう際に、
各ＧＡＲＴテーブル・エントリ４１８の下位未使用ビッ
トの１つを使用することを考慮する。図４のＣを参照す
ると、各ＧＡＲＴテーブル・エントリ４１８は、４つの
８ビット・バイトとして、合計３２ビット（３１：０）
の二進情報を含むことができる。ＧＡＲＴテーブル・エ
ントリ４１８内の上位２０ビット４２６（３１：１２）
を、対応する４ＫＢページ４１２のベース・アドレス４
１６に使用する場合、下位１２ビット（１１：０）は、
メモリ・ページ４１２に関連するあるフィーチャ(featu
re)および属性の定義および／またはカスタマイズ(cust
omize)を行なうために使用可能である。これら下位ビッ
ト（１１：０）を、これ以降、「フィーチャ・ビット」
または「フィーチャ・フラグ」と呼ぶことにする。
【００４１】本発明では、リンク・ビット４２２は、次
のＧＡＲＴテーブル・エントリ４１８が現ＧＡＲＴテー
ブル・エントリ４１８に関連付けられているか否かを示
す。リンク・ビット４２２は、典型的に、ＧＡＲＴミニ
ポート・ドライバによって管理されるが、コンピュータ
・システムの他のいずれかのデバイス・ドライバ（即
ち、ＲＯＭ ＢＩＯＳ等）でもアクセス可能である。何
故なら、ＧＡＲＴテーブル４１４は典型的にコンピュー
タ・システム・メモリ１０６に配置されているからであ
る。したがって、複数のページ４１２が同じグラフィッ
ク・テクスチャのためのグラフィックス・データを収容
する場合、それぞれのＧＡＲＴテーブル・エントリ４１
８内のリンク・ビット４２２によって、これらのページ
４１２を互いに関連付けることができる。
【００４２】リンク・ビット４２２は、関連するＧＡＲ
Ｔテーブル・エントリ４１８に書き込むことによって、
ページ４１２の各々に対して変更することも可能であ
る。何故なら、これらは主コンピュータ・システム・メ
モリ１０６内に配置されているからである。このため、
あらゆるシステム・ソフトウエア（即ち、ＧＡＲＴミニ
ポート・ドライバ）でも、単にリンク・ビット４２２に
対するリードおよび／またはライトを行なうことによっ
て、メモリ１０６内に格納されている各ＡＧＰページ４
１２に関連する、いずれのＧＡＲＴテーブル・エントリ
４１８のリンク・ビット４２２の状態でも、容易にかつ
素早く判定または変更することができる。
【００４３】本発明の実施形態では、ビデオ・グラフィ
ックス・コントローラ２１０は、ＡＧＰバス２０７上で
アドレスをアサートし、必要なグラフィック・テクスチ
ャ・データを要求する。ＡＧＰロジック３１８は、要求
されたグラフィック・テクスチャ・データのためにこれ
らのアドレスを受け取る。要求されたグラフィック・テ
クスチャ・データはＡＧＰデバイス・アドレス４０６を
参照するが、ＡＧＰデバイス・アドレス４０６は仮想ア
ドレスであり、コンピュータ・システム内には物理的に
存在しない。したがって、ＡＧＰロジックは、これらの
ＡＧＰデバイス・アドレス４０６を、メモリ１０６内に
位置する実際のＡＧＰページ４１２にリマップしなけれ
ばならない。これらのＡＧＰページ４１２は隣接してい
るのではなく、しかも何らかの特定の順序になっている
訳でもない。ＧＡＲＴテーブルは、コア・ロジック・チ
ップセット２０４が、ＡＧＰデバイス・アドレス４０６
を、物理メモリ１０６（論理メモリ・マップ４０２）内
に位置するＡＧＰページ４１２の実際の物理アドレスに
リマップするために用いる。最後に用いられたＧＡＲＴ
テーブル・エントリのサブセットをＧＡＲＴキャッシュ
３２２にキャッシュし、アドレス変換を行なう場合のＡ
ＧＰの処理能力向上を図る。
【００４４】ＡＧＰアドレス変換速度は、メモリ１０６
に対するリードが必要でない場合、即ち、ＧＡＲＴキャ
ッシュ３２２のヒットがある場合はいつでも向上する。
ＧＡＲＴキャッシュ３２２のミスがあった場合、要求さ
れたＧＡＲＴテーブル・エントリのみのためにキャッシ
ュ３２２を更新するか、あるいは多数のＧＡＲＴテーブ
ル・エントリのために更新するかという問題が発生す
る。多数のＧＡＲＴテーブル・エントリでキャッシュ３
２２を更新する利点は、メモリ・アクセスの回数が減少
することである。これは、メモリ・リードが典型的に多
数のクアド・ワード（１クワド・ワードは２ＧＡＲＴテ
ーブル・エントリである）を持ち込むからである。一度
にどれくらい多数のＧＡＲＴテーブル・エントリをキャ
ッシュ３２２に持ち込むべきかに関して、問題が存在す
る。ＧＡＲＴテーブル・エントリが不十分では、多数の
リードが必要となるし、ＧＡＲＴテーブル・エントリが
多すぎると、おそらく正常なキャッシュ・エントリを上
書きしてしまい、キャッシュ・スラシング(cache thras
hing)の原因となる。したがって、本発明の特徴は、次
のＧＡＲＴテーブル・エントリ４１８もメモリ１０６か
らフェッチしなければならない可能性について、ＡＧＰ
ロジック３１８内のＧＡＲＴキャッシング・ロジックに
動的な情報を提供することである。本発明は、ＡＧＰビ
デオ・グラフィックス・コントローラ２１０によって要
求された特定のテクスチャのページ４１２に必要とされ
る数のＧＡＲＴテーブル・エントリのみを、キャッシュ
３２２にフェッチまたはプリフェッチすることを可能に
する。これによって、メモリ・リードの回数を減らすこ
とができ、更に不要なキャッシュの更新も減らし、キャ
ッシュ・スラッシングを少なくするのにも役立つ。
【００４５】次に図５を参照すると、本発明の概略的な
機能ブロック図およびメモリ・マップが示されている。
ビデオ・グラフィックス・コントローラ２１０がＡＧＰ
バス２０７上でグラフィックス・テクスチャ・データを
要求した場合、ＡＧＰロジック３１８は、アサートされ
たＡＧＰデバイス・アドレス空間４０６を評価し、関連
するＧＡＲＴテーブル・エントリ４１８がキャッシュ３
２２内にあるか否かについて判定を行なう。ＧＡＲＴテ
ーブル・エントリ４１８がキャッシュ３２２内にある場
合（キャッシュ・ヒット）、ＡＧＰロジック３１８は、
メモリ・アドレス空間４０２の物理メモリ１０６内に配
置されているＡＧＰページ４１２のメモリ・リードを行
い、ページ４１２を、所望のＡＧＰデバイス・アドレス
空間４０６にリマップする。これについては、以下で更
に詳しく説明する。しかしながら、必要なＧＡＲＴテー
ブル・エントリ４１８がキャッシュ３２２内で見つから
ない場合、ＡＧＰロジック３１８は、最初に、必要なＧ
ＡＲＴテーブル・エントリ４１８でキャッシュ３２２を
更新しなければならない。
【００４６】明確化のために４つのＧＡＲＴテーブル・
エントリ４１８を図示しているが、本発明のコア・ロジ
ック・チップセット２０４のＡＧＰキャッシュ３２２内
には、あらゆる数のＧＡＲＴテーブル・エントリ４１８
を格納することができ、これも本発明の範囲において考
えられることである。ＧＡＲＴテーブル・エントリ４１
８を、物理メモリ１０６内に配置されたＧＡＲＴテーブ
ル４１４から読み出す。一旦正しいＧＡＲＴテーブル・
エントリ４１８をキャッシュ３２２に書き込んだなら、
ＡＧＰページ４１２を物理メモリ１０６から読み出すこ
とができる。ＡＧＰページ４１２は、コア・ロジック・
チップセット２０４には格納しないが、ビデオ・グラフ
ィックス・コントローラ２１０は、直接メモリ１０６か
らこれを用いることができる。ＡＧＰロジック３１８
は、アドレス変換器として機能し、不規則な順序で隣接
していないＡＧＰページ４１２を、隣接するＡＧＰデバ
イス・アドレス空間４０６（ビデオ・グラフィクス・コ
ントローラ２１０の仮想メモリ）にリマップする。本発
明は、一レベルＧＡＲＴまたは二レベルＧＡＲＴ変換の
いずれかを用いて機能する。これについては、以下で更
に詳しく説明する。
【００４７】次に、図６を参照すると、本発明の一実施
形態の動作の概略フロー・チャートが示されている。ビ
デオ・グラフィックス・コントローラ２１０がＡＧＰデ
ータ要求を行なったときはいつでも（ステップ６０
２）、ＡＧＰロジック３１８は、必要なＧＡＲＴテーブ
ル・エントリ４１８がキャッシュ３２２内にあるか否か
について判定を行なう（ステップ６０４）。必要なＧＡ
ＲＴテーブル・エントリ４１８がキャッシュ３２２内に
あり、しかも使用可能である場合、ＡＧＰロジック３１
８は要求されたＡＧＰデータをフェッチする（ステップ
６０６）。必要なＧＡＲＴテーブル・エントリ４１８が
キャッシュ３２２内にない場合、ＡＧＰロジック３１８
は最初に必要なＧＡＲＴテーブル・エントリをフェッチ
しなければならない（ステップ６０８）。ＡＧＰロジッ
ク３１８がステップ６０８において最初のＧＡＲＴテー
ブル・エントリをフェッチしている間、ＡＧＰロジック
３１８は、リンク・ビット４２２がセットされているか
否かについて判定を行なうことができる（ステップ６１
０）。リンク・ビット４２２がセットされていると判定
された場合（ステップ６１０）、キャッシュ・エントリ
・フェッチ・アルゴリズムがその予め定義した回数のメ
モリ１０６からのリードを完了していなければ、次のＧ
ＡＲＴテーブル・エントリ４１８をメモリ１０６からフ
ェッチすることができる（ステップ６１４）。このよう
に、リンク・ビット４２２がクリアされている（ゼロ）
と判定されるまで、またはキャッシュ・フェッチ・アル
ゴリズムの終点に到達するまで（ステップ６１２）、次
のＧＡＲＴテーブル・エントリ４１８をフェッチし続け
る。一旦最後にフェッチしたＧＡＲＴテーブル・エント
リ４１８において、リンク・ビット４２２がセットされ
ていないと判定されたならば（ステップ６１０）、必要
なＧＡＲＴテーブル・エントリ４１８は全てメモリ４０
２から読み出され、キャッシュ３２２にキャッシュされ
たことになる。この時点で、ＡＧＰロジック３１８は、
最後にキャッシュされたＧＡＲＴテーブル・エントリ４
１８を用いて、ＡＧＰデータの読み出しを開始すること
ができる（ステップ６０６）。このように、本発明は、
コア・ロジック・チップセット２０４が、必要な数の関
係するＧＡＲＴテーブル・エントリ４１８のみをキャッ
シュ３２２内にフェッチすることを可能にする。これに
よって、不要なＧＡＲＴテーブル・エントリ４１８をキ
ャッシュ３２２に書き込むことを防止し、現キャッシュ
・エントリを上書きしてしまい、キャッシュ・メモリ・
スラッシングを発生する可能性を排除する。ＡＧＰ仕様 先に本願にも含まれるものとした、１９９６年７月３１
日付けの"AcceleratedGraphics Port Interface Specif
ication Revision 1.0"（加速グラフィックス・ポート
・インターフェース仕様書改定第１．０版）と題するイ
ンテル社のＡＧＰ仕様書は、ＡＧＰバスに対する信号、
プロトコル、電気および機械仕様を提供する。しかしな
がら、ＡＧＰ機能を有する完全に機能するコンピュータ
・システムを実現する前に、更に多くの設計を実施しな
ければならない。以下の開示は、本発明によるＡＧＰイ
ンターフェースの実施に特定する部分を定義するもので
ある。以下の開示は、ＧＡＲＴテーブル、バッファの深
さ、待ち時間、レジスタ、ならびにドライバの機能性(f
unctionality)およびインターフェースを含むので、当
業者であれば、前述の言及により本願にも含まれるもの
としたインテル社のＡＧＰ仕様書と共に使用すれば、さ
ほど経験がなくとも、本発明を実施することができよ
う。
【００４８】グラフィックス・コントローラがローカル
・フレーム・バッファからシステム・メモリに、テクス
チャおよびコマンド・リストのようなその他の情報を移
動することを要求する場合、問題が発生する。図１に示
す、現在実施中の従来技術のコンピュータ・システム・
アーキテクチャは、将来の３−Ｄグラフィックスを強化
したアプリケーションの帯域の要求には対応することが
できない。標準的なＰＣＩバス１０９（３３ＭＨｚ，３
２ビット）の帯域幅は、最大１３２ＭＢ／ｓであり、典
型的には５０ＭＢ／ｓである。マイクロソフト社は、将
来のグラフィックス・アプリケーションは、２００ＭＢ
／ｓ以上を必要とすると推定している。これが意味する
のは、図１に示すコンピュータ・システム・アーキテク
チャにおけるＰＣＩバス１０９では、グラフィックス・
コントローラ１１０、および同様にＰＣＩバス１０９に
アクセスしようとする他のＰＣＩデバイス（１２２，１
２４，１１４，１１６，１１８）には不十分であるとい
うことである。ＡＧＰアーキテクチャ この状況に対処するために、インテル社は図２および図
３に示すＡＧＰアーキテクチャを開発した。インテル社
のＡＧＰアーキテクチャでは、グラフィックス・コント
ローラ２１０を既存のＰＣＩバス１０９から除去し、帯
域幅が広いＡＧＰバス２０７上に配置した。このＡＧＰ
バス２０７は、毎秒５３２メガバイト（「ＭＢ／ｓ」の
最大帯域幅を有する。今日、コア・ロジック・チップセ
ット２０４およびメモリ・バス１０５には帯域幅が障害
となっている。これらは、メモリ・インターフェースお
よび制御部３０４によって、ホスト・バス１０３、ＰＣ
Ｉバス１０９，およびＡＧＰバス２０７（図２）からの
要求、ならびにメモリ１０６のリフレッシュを処理しな
ければならない。しかしながら、高速化したメモリ１０
６および集積度を高め高速化したチップセットの導入に
よって、この問題は管理可能となりつつある。
【００４９】グラフィックス・アドレス・リマッピング
・テーブル（「ＧＡＲＴテーブル」）の必要性を理解す
るには、ＡＧＰアドレシング方式を完全に理解する必要
がある。ここで図７のＡおよび図７のＢを参照すると、
ＡＧＰ単一レベルアドレス変換およびＡＧＰ二レベル・
アドレス変換の概略メモリ・マップがそれぞれ示されて
いる。図１に示す従来技術のコンピュータ・システム・
アーキテクチャでは、グラフィックス・コントローラの
物理アドレス空間は、システム・メモリ１０６の最上位
４１０の上に位置する。グラフィックス・コントローラ
１１０は、ローカル・フレーム・バッファ１０８，テク
スチャ・キャッシュ、アルファ・バッファ、Ｚ−バッフ
ァ等に、この物理アドレス空間を使用していた。ＡＧＰ
システムでは、情報は未だにグラフィックス・コントロ
ーラのメモリ（アルファ、ｚ−バッファ、ローカル・フ
レーム・バッファ１０８等）内に位置するが、以前に従
来技術のローカル・フレーム・バッファ１０８内に位置
していたデータには、システム・メモリ１０６に移動さ
せたものもある（主にテクスチャ、しかしコマンド・ラ
イン等も）。グラフィックス・コントローラ２１０がこ
れらのテクスチャにアクセスするために用いるアドレス
空間は、仮想的となる。即ち、このアドレス空間に対応
する物理メモリは、メモリの最上位の上には実際には存
在しないことを意味する。実際、これらの仮想アドレス
の各々は、システム・メモリ１０６内の物理アドレスに
対応する。グラフィックス・コントローラ２１０は、先
に引用した、この仮想アドレス空間にアドレスする。以
降、この仮想アドレス空間のことを、メモリ４０６の１
つの隣接するブロックとして、「ＡＧＰデバイス・アド
レス空間」と呼ぶ。しかし、対応する物理アドレスは、
コンピュータ・システム・メモリ１０６全体に及ぶ、４
ＫＢの非隣接ページ４１２に割り当てられる。
【００５０】グラフィックス・コントローラの隣接ＡＧ
Ｐデバイス・アドレスを、システム・メモリ１０６内に
位置する、それらの対応する物理アドレスにリマップす
るためのシステム、方法および装置が必要となる。これ
は、ＧＡＲＴテーブルの機能である。ＧＡＲＴテーブル
は、物理メモリ１０６（図１）内に位置し、ＡＧＰバス
２０７，ホスト・バス１０３、またはＰＣＩバス（群）
１０９のいずれかから発生し得るＡＧＰデバイス・アド
レスを、コア・ロジック・チップセット２０４がリマッ
プするために用いられる。ＧＡＲＴテーブルは、ＧＡＲ
Ｔミニポート・ドライバによって管理される。本発明で
は、ＧＡＲＴテーブルの実施は、ＡＧＰアドレスのリマ
ッピングについて、２つの選択肢に対応する。即ち、単
一レベル・アドレス変換および二レベル・アドレス変換
である。単一レベルＧＡＲＴテーブル変換 単一レベル・アドレス変換は、チップセットが要求する
ＧＡＲＴテーブル・エントリの参照回数を減少させるこ
とによって、ＡＧＰの全体的な処理能力を改善すること
ができる。単一レベルとは、チップセットが所望のペー
ジの物理アドレスを得るために（テーブル−＞ページ）
ＧＡＲＴテーブルの参照を１回だけ行なえばよいことを
意味する。これが可能なのは、ＧＡＲＴテーブルが、オ
ペレーティング・システムによって、キャッシュ不可能
なメモリの単一の隣接する１つのブロックに割り当てら
れるからである。このメモリの割り当ては、典型的に、
初期化プロセスの早期に行い、隣接メモリが確実に得ら
れるようにする。しかしながら、コンピュータ・システ
ムの動作中いずれかの時点においてコンピュータ・シス
テム・メモリのフラグメンテーション解消(defragmenta
tion)を行い、必要な隣接メモリ空間を得ることも、本
発明の範囲内のことと考えられる。
【００５１】単一レベル・アドレス変換を用いるコンピ
ュータ・システムでは、グラフィックス・コントローラ
が用いるＡＧＰデバイス・アドレスは、図８に示すよう
な３つの部分から成るものと見ることができる。３つの
部分とは、デバイス・アドレス空間のベース・アドレス
（ビット３１：ｘ）、ＡＧＰデバイス・アドレス空間内
へのページ・オフセット（ビットｘ：１２）、および４
ＫＢページへのオフセット（ビット１１：０）である。
尚、ＡＧＰデバイス・アドレス空間へのページ・オフセ
ットは、ＧＡＲＴテーブル内へのエントリ・インデック
スとしての使用も可能であることを注記しておく。ま
た、ＡＧＰデバイス・アドレス空間へのページ・オフセ
ットを構成するビット数は、ＡＧＰに割り当てられる仮
想（および物理）メモリのサイズによって異なる。例え
ば、３２ＭＢのＡＧＰメモリを有するシステムでは、ペ
ージ全てを表すためには１３ビットを要する。図９のテ
ーブルは、ＡＧＰメモリ内の各４ＫＢページを表すため
に必要なビット数対ＡＧＰメモリのサイズの関係を示
す。
【００５２】システム・メモリは、図８に示すフォーマ
ットを有するアドレスを必要とする。このアドレスは、
４ＫＢページのベース・アドレス（ビット３１：１
２）、および４ＫＢページへのオフセット（ビット１
１：０）から成る。各４ＫＢページのベース・アドレス
は、ＧＡＲＴテーブルが対応するデバイス・アドレスを
リマップするために必要な情報である。４ＫＢページへ
のオフセットは、ＡＧＰデバイス・アドレス内に存在す
るのと同じオフセットである。
【００５３】次に、図１０を参照すると、単一レベル・
アドレス変換においてデバイス・アドレスを物理アドレ
スに変換する概略フロー・チャートが示されている。Ａ
ＧＰデバイス・アドレス空間のベース・アドレスは、Ａ
ＧＰメモリのサイズと共に、オプションとして、チップ
セットが用いて、要求内にあるアドレスがＡＧＰデバイ
ス・アドレス空間に該当するか否かについて、リマップ
を行なう前に判定することができる。アドレスをリマッ
プするためには、ＡＧＰベース・アドレスからのページ
・オフセットに、単一ＧＡＲＴテーブル・エントリのサ
イズ（４）を乗算し、ＧＡＲＴテーブルのベース・アド
レスに加算する。これによって、要求されたＧＡＲＴテ
ーブル・エントリの物理アドレスが得られる。このエン
トリを、システム・メモリ内に位置するＧＡＲＴテーブ
ルから読み出す。このＧＡＲＴテーブル・エントリ内に
は、所望の４ＫＢページ、即ち、システム・メモリのど
こかに位置するページのベース・アドレスがある。４Ｋ
Ｂページへのオフセットをこのベース・アドレスに加算
することによって、要求された物理アドレスが得られ
る。尚、仮想ＡＧＰメモリ内の４ＫＢページへのオフセ
ット（ビット１１：０）は、物理（システム）メモリ内
の４ＫＢページへのオフセットと等価であることを注記
しておく。二レベルＧＡＲＴテーブル変換 二レベル・アドレス変換は、ＡＧＰデバイス・アドレス
をメモリ内の物理アドレスにリマップするためには、２
回のＧＡＲＴテーブルの参照を必要とする（ディレクト
リ−＞ページ−＞テーブル）。最初の参照では、システ
ム・メモリからＧＡＲＴディレクトリ・エントリを読み
出す。ＧＡＲＴディレクトリ・エントリは、同様に物理
メモリ内に位置する、ＧＡＲＴテーブル・エントリの対
応するページの物理アドレスを含む。２回目の参照は、
適切なＧＡＲＴテーブル・エントリを読み出し、コンピ
ュータ・システム物理メモリ内のＡＧＰデータの所望４
ｋＢページのベース・アドレスを示すために必要であ
る。
【００５４】設計によっては、二レベル・アドレス変換
の方が、単一レベル・アドレス変換よりも好ましい場合
がある。その理由は、ＧＡＲＴディレクトリおよびＧＡ
ＲＴテーブルを含む４ＫＢページが隣接する必要がない
からである。大きなブロックの隣接するメモリが不要な
ので、オペレーティング・システムは、二レベル・アド
レス変換を用いた方が、物理メモリをＧＡＲＴテーブル
に首尾よく割り当てる可能性が高くなることも考えられ
る。単一レベルまたは二レベルのアドレス変換のいずれ
かを用いたＧＡＲＴテーブルの動的な割り当ては、本発
明の範囲内において予期されることである。
【００５５】二レベル・アドレス変換を用いるシステム
では、グラフィックス・コントローラが用いるデバイス
・アドレスは、図１１に示すように、４つの部分から成
るものと見ることができる。その４つの部分とは、ＡＧ
Ｐデバイス・アドレス空間のベース・アドレス（ビット
３１：ｘ）、ＡＧＰデバイス・アドレス空間へのディレ
クトリ・オフセット（ビットｘ：２２）、テーブル・エ
ントリへのページ・オフセット（ビット２１：１２）、
および４ＫＢページへのオフセット（ビット１１：０）
である。尚、ＡＧＰデバイス・アドレス空間へのディレ
クトリ・オフセットを構成するビット数は、ＡＧＰデバ
イス・アドレス空間のサイズによって異なることを注記
しておく。例えば、２５６ＭＢのＡＧＰメモリを有する
システムにおいてＧＡＲＴディレクトリ・エントリの全
て（６４）を表すには、６ビットを要する。各ＧＡＲＴ
ディレクトリ・エントリは４ＭＢのアドレス空間（即
ち、１０２４ページ）に対応するので、各ページ・オフ
セットは、１０ビットを用いてアドレスすることができ
る。図１２のテーブルは、ＡＧＰメモリにおけるＧＡＲ
Ｔディレクトリおよびページを表すために必要なビット
数とＡＧＰメモリのサイズとの関係を示す。
【００５６】次に、図１３を参照すると、二レベル・ア
ドレス変換においてデバイス・アドレスを物理アドレス
に変換する概略フロー・チャートが示されている。ＡＧ
Ｐデバイス・アドレス空間（ビット３１：ｘ）のベース
・アドレスは、ＡＧＰメモリのサイズと共に、オプショ
ンとして、チップセット２０４が用いて、要求の中にあ
るアドレスがＡＧＰデバイス・アドレス空間に該当する
か否かについて、リマップを行なう前に判定することが
できる。アドレスをリマップするために、ディレクトリ
・オフセット（ビットｘ：２２）を、単一のＧＡＲＴデ
ィレクトリ・エントリのサイズ（４バイト）と乗算し、
ＧＡＲＴディレクトリのベース・アドレス（即ち、ディ
レクトリを含む４ＫＢページのベース・アドレス）に加
算する。これによって、要求されたＧＡＲＴディレクト
リ・エントリの物理アドレスが得られる。物理メモリか
らＧＡＲＴディレクトリ・エントリを読み出す。このＧ
ＡＲＴディレクトリ・エントリ内には、要求に対応する
ＧＡＲＴテーブル・エントリを保持する４ＫＢページの
ベースに対する物理アドレスがある。ＧＡＲＴテーブル
・エントリを得るために、ページ・オフセット（ビット
２１：１２）を、単一のＧＡＲＴテーブル・エントリの
サイズ（４バイト）で乗算し、ＧＡＲＴテーブルの読み
出したページのベース・アドレスに加算する。次に、こ
のＧＡＲＴテーブル・エントリをメモリからフェッチす
ると、このＧＡＲＴテーブル・エントリ内には、ＡＧＰ
グラフィックス・データの所望４ＫＢページのベース・
アドレスがある。ＡＧＰグラフィックス・データ・ペー
ジはシステム・メモリ内に位置する。ＡＧＰデータ４Ｋ
Ｂページへのオフセット（ビット１１：０）のベース・
アドレスを加算することにより、要求された物理アドレ
スが得られる。尚、ＡＧＰデバイス・アドレス空間内に
おける４ＫＢページへのオフセット（ビット１１：０）
は、物理（システム）メモリ内のＡＧＰデータの４ＫＢ
ページ内へのオフセットと等価であることを注記してお
く。
【００５７】二レベル・アドレス変換では、ＧＡＲＴテ
ーブルおよびＧＡＲＴディレクトリ双方を必要とする。
単一レベル・アドレス変換では、ＧＡＲＴテーブルのみ
があればよい。ＧＡＲＴテーブルのフォーマットおよび
その使用は、単一レベル・アドレスおよび二レベル・ア
ドレス変換双方とも同一である。ＧＡＲＴテーブル 次に図１４を参照すると、ＧＡＲＴテーブルの概略メモ
リ・マップが示されている。ＧＡＲＴテーブル内の各エ
ントリは４バイト長であり、以下の情報から成るものと
することができる。即ち、ページ・ベース・アドレス
（ビット３１：１２）、ダーティ・ビット（ビット
２）、リンク・ビット（ビット１）、および有効ビット
（ビット０）である。ページ・ベース・アドレス（ビッ
ト３１：１２）は、物理メモリ内の対応する４ＫＢペー
ジの最初のバイトの物理アドレスを指定する。このフィ
ールド内のビット（ビット３１：１２）は、物理アドレ
スの上位２０ビットとして解釈され、４ＫＢ境界上にお
いて、関連するページを整列させる。ページ・ベース・
アドレスは、ＧＡＲＴミニポート・ドライバによって初
期化され管理される。
【００５８】ビット１１：０は、関連する各ページを任
意変更し(customize)特徴付けるためのフラグ・ビット
として用いることができる。本発明は、これらのフラグ
・ビットを利用することによって、ＡＧＰ仕様に対する
将来の改良に対処する。例えば、キャッシュ可能性フラ
グ・ビットは、４ＫＢページがキャッシュ可能か否かを
示すことができ、ライト結合性ビットは、４ＫＢページ
がライト結合可能か否かを示すことができる。本発明の
更に具体的な例を以下に示す。
【００５９】ビット２は、ダーティ・ビットとして用い
ることができる。ダーティ・ビットは、このＧＡＲＴテ
ーブル・エントリによって参照されたページが変更され
たときを示すことができる。
【００６０】ビット１は、リンク・ビットとして用いる
ことができる。リンク・ビットは、ＧＡＲＴミニポート
・ドライバによってセットし、管理することができる。
これは、次のＧＡＲＴテーブル・エントリが現ＧＡＲＴ
テーブル・エントリに関連付けられていることを示す。
リンク・ビットは、チップセットが、ＧＡＲＴテーブル
・エントリを、ＧＡＲＴテーブル参照の一部として、プ
リフェッチする場合に用いることができる。リンク・ビ
ットが最初のＧＡＲＴテーブル・エントリにおいてセッ
トされている場合、チップセットは２番目のエントリを
キャッシュすることができる。２番目のエントリにおけ
るリンク・ビットがセットされている場合、３番目のエ
ントリをキャッシュすることができる。これは、エント
リの内の１つにおいてリンク・ビットがセットされてお
らず、通常のキャッシュ・リードを行なう際に利用する
ことができるまで続けて、必要な数を超えるＧＡＲＴテ
ーブル・エントリをキャッシュしないようにする。即
ち、キャッシュ・ライン全てのリードは必要でない。ま
た、リンク・ビットは、ＡＧＰデバイス・アドレス空間
内の隣接する４ＫＢページ内にテクスチャが重複する場
合にも有用である。
【００６１】ビット０は存在フラグ(present flag)とし
て用いることができる。この存在フラグは、ＧＡＲＴテ
ーブル・エントリによって示されたＡＧＰデータ・ペー
ジが、ＧＡＲＴミニポート・ドライバによって予約され
ているか否かを示す。存在フラグがセットされている場
合、ＡＧＰデータ・ページが物理メモリ内に予約されて
おり、アドレス変換を実行することができる。存在フラ
グがクリアされている場合、ＡＧＰデータ・ページはメ
モリ内に予約されておらず、チップセットは、変換を行
なうべきか、あるいはエラー(SERR#)を発生すべきかに
ついて判定を行なわなければならない。存在フラグは、
必ずしも、エントリが実際にＡＧＰデータ・ページにマ
ップするか否かを示す訳ではないが、ＧＡＲＴテーブル
・エントリがＧＡＲＴミニポート・ドライバによる適用
のために予約されていることを示す。ＧＡＲＴディレクトリ 次に図１５を参照すると、ＧＡＲＴディレクトリ内のエ
ントリ、ＧＡＲＴテーブル・エントリのページ、および
ＡＧＰメモリの概略メモリ・マップが示されている。Ｇ
ＡＲＴディレクトリは、キャッシュ不可能な物理メモリ
内に位置する単一の４ＫＢページに収容することができ
る。各ＧＡＲＴディレクトリ・エントリは４ビット長と
することができるので、コンピュータ・システム・メモ
リ内の単一の４ＫＢページ以内には、１０２４個のＧＡ
ＲＴディレクトリ・エントリが存在することができる。
このように、単一の４ＫＢページ・サイズのＧＡＲＴデ
ィレクトリによって、４ＧＢまでの物理メモリにアドレ
スすることができる。２ＧＢまでのＡＧＰデバイス・ア
ドレス空間に対応するためには、５１２個のＧＡＲＴデ
ィレクトリ・エントリだけあればよい。ビット３１：０
は、ＧＡＲＴテーブルのＧＡＲＴディレクトリ・エント
リの対応するページのベース・アドレス（オフセット＝
０）を収容する。これも、物理メモリ内に位置すること
ができる。
【００６２】ＧＡＲＴテーブルのサイズは、システムが
要求するＡＧＰメモリ量の関数である。単一レベル・ア
ドレス変換を使用するシステムでは、以下の式を用いて
サイズを計算する。 ＧＡＲＴサイズ（バイト）＝｛必要なＡＧＰメモリ（バ
イト）／ページ・サイズ（４０９６バイト）｝＊ＧＡＲ
Ｔエントリ・サイズ（４バイト） ここで、 必要なＡＧＰメモリ＝ＡＧＰ専用のシステム・メモリ量 ページ・サイズ＝システム・メモリ内の標準的なページ
・サイズ ＧＡＲＴエントリ・サイズ＝ＧＡＲＴテーブル内の単一
のエントリのサイズ である。
【００６３】この式は、予約されたＡＧＰデバイス・ア
ドレス空間量に基づいて、最大のＧＡＲＴテーブル・サ
イズを計算することを注記しておく。予約された実際の
ＧＡＲＴテーブル・メモリ量は、オペレーティング・シ
ステムによって異なる場合もある。二レベル・アドレス
変換では、ＧＡＲＴディレクトリに追加の４ＫＢページ
（４０９６バイト）が必要となる。二レベル・アドレス
変換を使用するシステムでは、以下の式を用いてサイズ
を計算する。 ＧＡＲＴサイズ（バイト）＝｛必要なＡＧＰメモリ／ペ
ージ・サイズ｝＊ＧＡＲＴエントリ・サイズ＋ページ・
サイズ 図１６を参照すると、割り当てたＡＧＰメモリとＧＡＲ
Ｔテーブルの最大サイズとの相関関係を示すテーブルが
示されている。明確化のためにのみ、３２ＭＢ，６４Ｍ
Ｂ，１２８ＭＢ，２５６ＭＢ，５１２ＭＢ，１ＧＢ，お
よび２ＧＢのＡＧＰメモリ要求に基づいたＧＡＲＴテー
ブルの実施態様を示すが、あらゆるＡＧＰメモリ・サイ
ズでも収容することができ、これも本発明の範囲内のも
のと考えられる。尚、二レベル変換では、そのディレク
トリのために、追加の４ＫＢページが１つ必要となるこ
とを注記しておく。 ＡＧＰ論理アーキテクチャ 次に図１７を参照すると、本発明によるＡＧＰチップセ
ット２０４の機能ブロック図が示されている。ＡＧＰチ
ップセット２０４は、２つの主要な機能を実行する。即
ち、ホスト−ＰＣＩブリッジ機能（機能０）およびＰＣ
Ｉ−ＰＣＩブリッジ機能（機能１）である。ホスト−Ｐ
ＣＩブリッジは、一般的に、ＰＣＩを基本とするコア・
ロジックにおいて見られる標準的なインターフェースで
ある。ＰＣＩ−ＰＣＩブリッジは、既存のバス一覧コー
ドを変更することなく、ＡＧＰポートのコンフィギュレ
ーションを簡便化するために用いられる。これらの機能
の各々は、それ自体のコンフィギュレーション・レジス
タを有しており、ＰＣＩ２．１仕様が要求するように、
それ自体のＰＣＩコンフィギュレーション・ヘッダ・タ
イプの中に位置する。これらのコンフィギュレーション
・レジスタを、ぞれぞれ図１８および図２１にリストさ
れる。ＡＧＰに特定のレジスタについての更に詳しいレ
ジスタ・ビット情報は、図１９、図２０，および図２２
ないし図３３にリストされる。尚、ＡＧＰチップセット
は、新能力機構(New Capabilities mechanism)を実施し
ており、その詳細は、１９９６年５月２０日付けの"Add
itionof 'New Capabilities' Structure"（「新能力」
構造の追加）と題する、設計変更通知（「ＥＣＮ」）に
記載されていることを注記しておく。尚、この文献は、
この言及により本願にも含まれるものとする。新能力構
造は、デバイスが対応する各機能の情報を含むレジスタ
のリンク・リストとして実施される。ＡＧＰレジスタ
は、リンク・リストに含まれている。
【００６４】ＰＣＩ−ＰＣＩブリッジ３２０の機能は、
最大限機能するＰＣＩ−ＰＣＩブリッジである必要はな
い。ＰＣＩバス１０９上で発したメモリ・ライト・トラ
ンザクションを、ＡＧＰバス２０７に向けて送出するこ
とができればよい。ＡＧＰ−ＰＣＩメモリ・ライト・ト
ランザクションを行なう必要はない。更に、例えば、Ｉ
／Ｏ（リードおよびライト）、コンフィギュレーション
（リードおよびライト）、およびメモリ・リード（メモ
リ・リード、メモリ・リード・ライン、メモリ・リード
多数）のようなその他のＰＣＩコマンド、特殊なサイク
ル、ならびにインターフェースを交差するための割り込
みの承認を行なう必要もない。これらの制限は、ＰＣＩ
−ＡＧＰおよびＡＧＰ−ＰＣＩインターフェースのみに
適用される。本発明は、ホスト−ＡＧＰおよびホスト−
ＰＣＩコマンドの全てに対応する。
【００６５】ＡＧＰに準拠したマスタは所定のメモリ要
件を有し、オフセット２０ｈ，２２ｈ，２４ｈ，２６ｈ
にそれぞれ位置するメモリ・ベース・レジスタ、メモリ
限界レジスタ、プリフェッチ可能メモリ・ベース・レジ
スタ、およびプリフェッチ可能メモリ限度レジスタを用
いて、システム・メモリ・マップ内に配置しなければな
らない。ホスト−ＰＣＩ（機能０）およびＰＣＩ−ＰＣ
Ｉ（機能１）デバイスのＩＤも異なるものとして、多機
能デバイスのためのデバイス・ドライバに関するマイク
ロソフト社の政策に対処するようにしてもよい。次に示
すレジスタの集合は、以下で説明するが、本発明による
ＡＧＰ準拠コア・ロジック・チップセットを実装するた
めに必要となり得るレジスタであることが好ましい。
【００６６】ホスト−ＰＣＩブリッジ 図１８を参照すると、本発明の一実施形態による、ホス
ト−ＰＣＩブリッジ３０６機能へのホスト用レジスタの
概略的なテーブルが示されている。ベース・アドレス・
レジスタ０（ＢＡＲ０）１７０２は、システムのＢＩＯ
Ｓメモリ・マッピング・ソフトウエアが、ＡＧＰ準拠マ
スタのためにＡＧＰデバイス・アドレス空間を割り当て
る際に用いられる。図１９は、このレジスタにおいて用
いられるビットの機能的記述を示す。システムのＢＩＯ
Ｓは、ＢＡＲ０ １７０２に全て１を書き込み、次いで
そのレジスタから読み出すことによって、ＡＧＰの実施
のために必要なアドレス空間のサイズおよび型を判定す
る。ＢＡＲ０ １７０２の最下位ビットから上方向に戻
り値を走査することによって、ＢＩＯＳは必要なアドレ
ス空間のサイズを判定することができる。最初に発見し
た１ビットの二進加重値は、必要な空間量を示す。一旦
メモリがＢＩＯＳによって割り当てられたなら、ＡＧＰ
デバイス・アドレス空間のベース・アドレスを、このレ
ジスタのビット３１：４に入力する。このレジスタはハ
ード・ワイヤ状とした情報(information hard-wired)も
含み、これはプリフェッチ可能なメモリ範囲であり、３
２ビット・アドレス空間内のどこにでも配置可能である
ことを示す。必要なＡＧＰデバイス・アドレス空間を決
定するためには、他のいずれの手段でも使用可能であ
り、それも本発明の範囲内のものと考えられる。
【００６７】ＰＣＩデバイスのコンフィギュレーション
空間へのアクセスは比較的遅い。インテル社のｘ８６系
コンピュータ・システムでは、１回のＰＣＩレジスタへ
のアクセスには、２回のＩ／Ｏサイクルが必要である。
即ち、ＰＣＩアドレス・レジスタ（アドレスＣＦ８ｈ)
に１回、ＰＣＩデータ・レジスタ（アドレスＣＦＣｈ)
に別の１回である。プロセッサに関係するＩ／Ｏサイク
ルも、メモリ・サイクルよりは遅い。したがって、本発
明では、ＧＡＲＴミニポート・ドライバがベース・アド
レス・レジスタ１（ＢＡＲ１）１７０４を用いて、メモ
リ・マップされたＡＧＰ制御レジスタにアクセスできる
ようにした。図２０は、このレジスタにおいて用いられ
るビットの機能的記述を示す。システムＢＩＯＳは、Ｂ
ＡＲ１ １７０４に全て１を書き込み、次いでレジスタ
から読み出すことによって、ＡＧＰメモリ・マップされ
た制御レジスタが必要とするアドレス空間のサイズおよ
び型を判定する。ＢＡＲ１ １７０４の最下位ビットか
ら上方向に戻り値を走査することによって、ＢＩＯＳは
必要なメモリ・アドレス空間のサイズを判定することが
できる。最初に発見された１ビットの二進加重値は、必
要な空間量を示す。一旦メモリがＢＩＯＳによって割り
当てられたなら、ＡＧＰメモリ・アドレス空間のベース
・アドレスを、このレジスタのビット３１：４に入力す
る。また、このレジスタはハード・ワイヤ状とした情報
も含み、これはプリフェッチ不可能なメモリ範囲であ
り、３２ビット・アドレス空間内のどこかに配置可能で
あることを示す。必要なメモリ・アドレス空間を決定す
るためには、他のいずれの手段でも使用可能であり、そ
れも本発明の範囲内のものと考えられる。
【００６８】ＰＣＩ−ＰＣＩブリッジ 図２１を参照すると、本発明の一実施形態による、ＰＣ
Ｉ−ＰＣＩブリッジ３２０（機能１）に対するレジスタ
の概略的なテーブルが示されている。コマンド・レジス
タ１８０６は、コア・ロジック・チップセット２０４内
におけるＰＣＩ−ＰＣＩブリッジ３２０の機能に対して
粗雑な制御を行なう。このレジスタは、ＡＧＰバス２０
７およびＰＣＩバス１０９双方の上においてＰＣＩサイ
クルを発生し応答する能力(ability)を制御する。図２
２は、コマンド・レジスタ１８０６において用いられる
ビットの機能的記述を示す。
【００６９】ステータス・レジスタ１８０８は、コア・
ロジック・チップセット２０４内におけるＰＣＩ−ＰＣ
Ｉブリッジ３２０の機能の推移ステータス(course stat
us)を与える。図２３は、ステータス・レジスタ１８０
８内で用いられるビットの機能的記述を示す。ステータ
ス・レジスタ１８０８は、この明細書では、能力ポイン
タ対応ビット(Capabilities Pointer Supported bit)
（ビット４）を、本発明の実施に応じたホスト・ブリッ
ジにおいて、１にセットすべきことを強調するために含
まれている。ステータス・ビットがセットされている場
合、ＰＣＩ仕様書によって指定されているように、標準
的な手順を用いてこのビットをクリアする（即ち、
「１」をこのビットに書き込む）。
【００７０】二次ステータス・レジスタ１８１０は、ス
テータス・レジスタ１８０８（オフセット０６ｈ)と機
能およびビット定義において類似しているが、そのビッ
トは、ＡＧＰバス２０７に接続されているＰＣＩ−ＰＣ
Ｉブリッジ３２０インターフェースの二次側のステータ
ス状態を反映する。図２４は、二次ステータス・レジス
タ１８１０において用いられるビットの機能的記述を示
す。ＰＣＩ−ＰＣＩブリッジ仕様において定義されてい
るようにビット１４を再定義する他に、６６Ｍｈｚ可能
ビット(66Mhz capable bit)（ビット５）を、ＡＧＰの
ために再定義する。ステータス・ビットがセットされて
いる場合、ＰＣＩ仕様書によって指定されているよう
に、標準的な手順を用いてこのビットをクリアする（即
ち、「１」をこのビットに書き込む）。
【００７１】メモリ・ベース・レジスタ１８１２は、コ
ンピュータ・システムのＢＩＯＳメモリ・マッピング・
ソフトウエアが、ＡＧＰマスタ（グラフィックス・コン
トローラ）によって用いられるプリフェッチ不可能なア
ドレス範囲のベース・アドレスを格納するために用い
る。図２５は、メモリ・ベース・レジスタ１８１２にお
いて用いられるビットの機能的記述を示す。システムＢ
ＩＯＳバス一覧ソフトウエアは、ＡＧＰマスタのベース
・アドレス・レジスタ（ＢＡＲ）内に見出される必要条
件に基づいて、メモリの最上位（ＴＯＭ）の上に、１ブ
ロックの物理メモリを割り当てる。ＢＩＯＳは、このレ
ジスタに、そのメモリ・ブロックのベース・アドレスを
入力する。また、メモリ限度レジスタ１８１４に、その
アドレス範囲の最上位のアドレスを入力する。この情報
が与えられると、コア・ロジック・チップセット２０４
は、これら２つのアドレスを用いて、ＡＧＰマスタのプ
リフェッチ不可能なメモリ空間へのサイクルをデコード
することができる。このプリフェッチ不可能なメモリ
は、マスタの制御レジスタおよびＦＩＦＯ状通信インタ
ーフェスがマップされているところにある。メモリ・ア
ドレス範囲は、１ＭＢの境界上に位置することができ
る。
【００７２】メモリ限度レジスタ１８１４は、コンピュ
ータ・システムのＢＩＯＳメモリ・マッピング・ソフト
ウエアが、ＡＧＰマスタ（グラフィックス・コントロー
ラ）によって用いられるプリフェッチ不可能なアドレス
範囲の最上位アドレスを格納するために用いる。図２６
は、メモリ限度レジスタ１８１４において用いられるビ
ットの機能的記述を示す。システムＢＩＯＳバス一覧ソ
フトウエアは、マスタのベース・アドレス・レジスタ
（ＢＡＲ）内に見出される必要条件に基づいて、メモリ
の最上位（ＴＯＭ）の上に、１ブロックの物理メモリを
割り当てる。ＢＩＯＳは、このレジスタに、そのメモリ
・ブロックの最上位アドレスを入力する。また、メモリ
・ベース・レジスタ１８１２に、そのアドレス範囲のベ
ースのアドレスを入力する。
【００７３】プリフェッチ可能メモリ・ベース・レジス
タ１８１６は、コンピュータ・システムのＢＩＯＳメモ
リ・マッピング・ソフトウエアが、ＡＧＰマスタ（グラ
フィックス・コントローラ）によって用いられるプリフ
ェッチ可能なアドレス範囲のベース・アドレスを格納す
るために用いる。図２７は、プリフェッチ可能メモリ・
ベース・レジスタ１８１６において用いられるビットの
機能的記述を示す。システムＢＩＯＳバス一覧ソフトウ
エアは、マスタのベース・アドレス・レジスタ（ＢＡ
Ｒ）内に見出される必要条件に基づいて、メモリの最上
位（ＴＯＭ）の上に、１ブロックのメモリ・アドレスを
割り当てるか、あるいは参照テーブルを用いて、そのコ
ンフィギュレーション・レジスタ内に示されるＡＧＰデ
バイスの形式に基づいて、メモリ・アドレスのブロック
を決定してもよい（図５０参照）。ＢＩＯＳは、プリフ
ェッチ可能メモリ・ベース・レジスタ１８１６内に、そ
のメモリ・ブロックのベース・アドレスを入力する。ま
た、プリフェッチ可能メモリ限度レジスタ１８１８に、
そのアドレス範囲の最上位のアドレスを入力する。この
情報が与えられると、コア・ロジック・チップセット２
０４は、これら２つのアドレスを用いて、ＡＧＰマスタ
のプリフェッチ可能なメモリ空間へのサイクルをデコー
ドすることができる。このプリフェッチ可能なメモリ
は、グラフィックス・コントローラのローカル・フレー
ム・バッファ２０８がマップされるところにある。メモ
リ・アドレス範囲は、１ＭＢの境界上に位置することが
できる。
【００７４】プリフェッチ可能メモリ限度レジスタ１８
１８は、コンピュータ・システムのＢＩＯＳメモリ・マ
ッピング・ソフトウエアが、ＡＧＰマスタ（グラフィッ
ク・コントローラ）によって用いられるプリフェッチ可
能なアドレス範囲の最上位アドレスを格納するために用
いられる。図２８は、プリフェッチ可能メモリ限度レジ
スタ１８１８において用いられるビットの機能的記述を
示す。システムＢＩＯＳバス一覧ソフトウエアは、ＡＧ
Ｐマスタのベース・アドレス・レジスタ（ＢＡＲ）内に
見出される必要条件に基づいて、メモリの最上位（ＴＯ
Ｍ）の上に、１ブロックのメモリ・アドレスを割り当て
るか、あるいは参照テーブルを用いて、そのコンフィギ
ュレーション・レジスタ内に示されるＡＧＰデバイスの
形式に基づいて、メモリ・アドレスのブロックを決定し
てもよい（図５１参照）。ＢＩＯＳは、このレジスタ
に、そのメモリ・ブロックの最上位アドレスを入力す
る。また、プリフェッチ可能メモリ・ベース・レジスタ
１８１６にそのアドレス範囲のベース・のアドレスを入
力する。この情報が与えられると、コア・ロジック・チ
ップセット２０４は、これら２つのアドレスを用いてＡ
ＧＰマスタのプリフェッチ可能なメモリ空間へのサイク
ルをデコードすることができる。このプリフェッチ可能
なメモリは、グラフィックス・コントローラのローカル
・フレーム・バッファがマップされるところにある。メ
モリ・アドレス範囲は、１ＭＢの境界上に位置すること
ができる。
【００７５】能力ポインタ・レジスタ１８２０は、ＰＣ
Ｉ２．１仕様書に記載されている新機能機構にしたがっ
て、このデバイスが対応する最初の機能へのオフセット
・ポインタを与える（参照：「新能力」を定義するＥＣ
Ｎ）。図２９は、能力ポインタ・レジスタ１８２０にお
いて用いられるビットの機能的記述を示す。ＡＧＰは、
新能力ＥＣＮ仕様に対応する機能である。
【００７６】ＡＧＰ能力識別子レジスタ１８２２は、可
能リスト内にあるこの機能を、ＡＧＰ機能として識別す
る。図３０は、ＡＧＰ能力レジスタ１８２２において用
いられるビットの機能的記述を示す。また、これは能力
リスト内にある次の機能に対するポインタも与え、ＡＧ
Ｐデバイスと一致するＡＧＰ仕様書の改訂番号(revisio
n number)も引用する。
【００７７】ＡＧＰステータス・レジスタ１８２４は、
ＡＧＰデバイスに、ＡＧＰ機能性のステータスを与え
る。図３１は、ＡＧＰステータス・レジスタ１８２４に
おいて用いられるビットの機能的記述を示す。報告され
る情報は、最大要求キューの深さ、側波帯アドレシング
能力、および転送レートを含む。ＡＧＰステータス・レ
ジスタ１８２４はリード・オンリ・レジスタである。ラ
イトは何も影響を与えず、予約されているフィールドま
たは実施されていないフィールドが読み出された場合に
は、ゼロを返す。
【００７８】ＡＧＰコマンド・レジスタ１８２６は、ソ
フトウエアが側波帯アドレシングをイネーブルし、ＡＧ
Ｐをイネーブルし、ＡＧＰ転送レートをセットすること
を可能にする。図３２は、ＡＧＰコマンド・レジスタ１
８２６において用いられるビットの機能的記述を示す。
【００７９】ＡＧＰデバイス・アドレス空間サイズ・レ
ジスタ１８２８は、システムＢＩＯＳによって割り当て
られるＡＧＰデバイス・アドレス空間のサイズを判定す
る。図３３は、ＡＧＰデバイス・アドレス空間サイズ・
レジスタ１８２８において用いられるビットの機能的記
述を示す。ＡＧＰデバイス・アドレス空間サイズ・レジ
スタ１８２８は、ＡＧＰデバイスがコンピュータ・シス
テムにおいて有効か否かについての判定も行うことがで
きる。
【００８０】次に図３４を参照すると、本発明の一実施
形態による、メモリ・マップ・レジスタ(memory-mapped
register)の概略的なテーブルが示されている。図３４
に示すチップセットのメモリ・マップ制御レジスタは、
ホスト−ＣＰＩブリッジ３０６（機能０）コンフィギュ
レーション・ヘッダ（オフセット１４ｈ）内のＢＡＲ１
１７０４（図１８）に位置するアドレスによってアク
セスされる。このアドレスは、システムＢＩＯＳによっ
て決定され、ＢＡＲ１ １７０４に書き込まれる。この
システム・メモリ１０６の空間内にあるレジスタは、Ｇ
ＡＲＴミニポート・ドライバが、実行時間中にチップセ
ット２０４内部のＡＧＰファンクショナリティを制御す
るために用いることができる。システム・メモリ・マッ
プ・レジスタに情報を格納することの利点は、プロセッ
サ１０２がメモリ・アクセスによってこれらのメモリ・
マップ・レジスタにアクセスする、即ち、その最も早い
データ読み取り機構を用いてアクセスすることである。
これは、キャッシュ制御レジスタ（図示せず）のよう
な、実行時にアクセス可能なレジスタには重要な場合も
ある。
【００８１】改訂ＩＤレジスタ１９０２は、ＧＡＲＴミ
ニポート・ドライバが、チップセットに特定のＡＧＰ制
御レジスタによって与えられるフォーマットおよびフィ
ーチャの識別を可能とするために備えられたものであ
る。図３５は、改訂ＩＤレジスタ１９０２において用い
られるビットの機能的記述を示す。
【００８２】ＧＡＲＴ能力レジスタ１９０４は、コア・
ロジック・チップセットが対応するＧＡＲＴフィーチャ
を定義する。図３６は、ＧＡＲＴ能力レジスタ１９０４
において用いられるビットの機能的記述を示す。
【００８３】ＡＧＰフィーチャ制御レジスタ１９０６
は、チップセット２０４が対応するＧＡＲＴフィーチャ
をイネーブルする。図１９のＤは、ＡＧＰフィーチャ制
御レジスタ１９０６において用いられるビットの機能的
記述を示す。
【００８４】ＡＧＰフィーチャ・ステータス・レジスタ
１９０８は、ＡＧＰおよびＧＡＲＴに関係するイベント
について、ステータス情報を記録するために用いられ
る。図３８は、ＡＧＰフィーチャ・ステータス・レジス
タ１９０８において用いられるビットの機能的記述を示
す。論理「１」がビットに書き込まれたときはいつで
も、そのビットはリセットされる。
【００８５】ＧＡＲＴテーブル／ディレクトリ・ベース
・アドレス・レジスタ１９１０は、システム・メモリ内
のＧＡＲＴテーブル／ディレクトリに物理アドレスを与
える。図３９は、ＧＡＲＴテーブル／ディレクトリ・ベ
ース・アドレス・レジスタ１９１０において用いられる
ビットの機能的記述を示す。単一レベル・アドレス変換
を使用するシステムでは、このレジスタはＧＡＲＴテー
ブルのベース・アドレスに対応する。二レベル・アドレ
ス変換を使用するシステムでは、このレジスタはＧＡＲ
Ｔディレクトリのベース・アドレスに対応する。このレ
ジスタは、ＧＡＲＴテーブル／ディレクトリにメモリが
割り当てられたときにはいつでも、ＧＡＲＴミニポート
・ドライバによって初期化される。ＧＡＲＴテーブルの
メモリ割り当てについての更に詳しい説明については、
以下のソフトウエア仕様の記載を参照されたい。
【００８６】ＧＡＲＴディレクトリ／テーブル・キャッ
シュ・サイズ・レジスタ１９１２は、ＧＡＲＴディレク
トリおよびＧＡＲＴテーブルキャッシュにおいて、コア
・ロジック・チップセットがキャッシュすることができ
るエントリの最大数を識別する。図４０は、ＧＡＲＴデ
ィレクトリ／テーブル・キャッシュ・サイズ・レジスタ
１９１２において用いられるビットの機能的記述を示
す。
【００８７】ＧＡＲＴディレクトリ／テーブル・キャッ
シュ制御レジスタ１９１４は、ＧＡＲＴディレクトリお
よびテーブル・キャッシュ全体を無効化し、システム・
メモリ内のＧＡＲＴディレクトリおよびテーブルとのコ
ヒーレンシを維持する機構をソフトウエアに与える。図
４１は、ＧＡＲＴディレクトリ／テーブル・キャッシュ
制御レジスタ１９１４において用いられるビットの機能
的記述を示す。単一レベル・アドレス変換を使用するシ
ステムでは、このレジスタはＧＡＲＴテーブル・キャッ
シュのみに適用される。二レベル・アドレス変換を用い
るシステムでは、このレジスタはＧＡＲＴディレクトリ
・キャッシュおよびＧＡＲＴテーブル・キャッシュ双方
に適用される。
【００８８】ＧＡＲＴテーブル・キャッシュ・エントリ
制御レジスタ１９１６は、ソフトウエアが特定のＧＡＲ
Ｔテーブル・キャッシュ・エントリを更新／無効化する
ために用いられる。図４２は、ＧＡＲＴテーブル・キャ
ッシュ・エントリ制御レジスタ１９１６において用いら
れるビットの機能的記述を示す。ＧＡＲＴミニポート・
ドライバがＧＡＲＴテーブル内のエントリを更新／無効
化するためのコールを受け取ったとき、ＧＡＲＴテーブ
ル・キャッシュのコヒーレンシを維持しなければならな
い。更新／無効化されたエントリがＧＡＲＴキャッシュ
内にない場合、無効化機能は何も効力を生じない。ＧＡ
ＲＴミニポート・ドライバは、３２ビット・ライト・ア
クセスをこのレジスタのみに実行する。
【００８９】ポスティド（posted）・ライト・バッファ
制御レジスタ(Posted Write BufferControl Register)
１９１８は、ＧＡＲＴミニポート・ドライバによってセ
ットされ、チップセットのプロセッサをメモリ・ポステ
ィド・ライト・バッファに書き出す(flush)。図４３
は、ポスティド・ライト・バッファ制御レジスタ１９１
８において用いられるビットの機能的記述を示す。これ
は、ＧＡＲＴテーブル・エントリのマッピングの間必要
となる。プロセッサが有効なエントリをＧＡＲＴテーブ
ルに書き込むと、チップセットのポスティド・ライト・
バッファにデータを入力することができる。グラフィッ
クス・コントローラが、ポスティド・されたＧＡＲＴテ
ーブル・エントリにアクセスしようとすると、エントリ
は有効ではなく、エラーが発生する。同様の問題は、プ
ロセッサがＧＡＲＴテーブル・エントリをクリアしたと
きにも発生する。データが転記され、グラフィックス・
コントローラがそのＧＡＲＴテーブル・エントリにアク
セスしようとすると、戻されるデータは転化している場
合がある。
【００９０】図４４に示す、ＡＧＰバス利用度／帯域幅
／レイテンシ・コマンド・レジスタ１９２０は、コア・
ロジック・チップセット２０４内にあるＡＧＰバス利用
カウンタ、帯域カウンタ、およびレイテンシ・カウンタ
を制御する。ＡＧＰバス利用度、帯域幅、およびレイテ
ンシを測定するためには、３つの３２ビット・カウンタ
を備えればよい。各基準３２ビット・カウンタは、６６
ＭＨｚ ＡＧＰクロックを用いて駆動（増分）する。６
６ＭＨｚ ＡＧＰクロックは６０秒間カウントする。利
用度、帯域幅またはレイテンシを測定するためには、基
準カウンタの期間が終了した後の利用度カウンタ内の値
に１５ｎｓを乗算し、６０で除算しなければならない。
利用度カウンタ、帯域幅カウンタ、およびレイテンシ・
カウンタは、このレジスタを用いて、初期化しイネーブ
ルすることができる。クリア利用度レジスタ・ビット
は、これらのカウンタ全てをクリアする。ＡＧＰバス利
用度レジスタ１９２２，帯域幅レジスタ１９２４、およ
びレイテンシ・レジスタ１９２６は、図４５ないし図４
７に示すように、それぞれ、ＡＧＰバス利用度／帯域幅
／レイテンシ・コマンド・レジスタ１９２０内の対応す
る部分のビットをセットすることによって、独立して起
動可能なカウンタである。カウント動作は、ＡＧＰバス
利用度／帯域幅／レイテンシ・コマンド・レジスタ１９
２０内の対応するビットが論理「０」にクリアされるま
で、ＡＧＰバス利用度レジスタ１９２２、帯域幅レジス
タ１９２４、およびレイテンシ・レジスタ１９２６のカ
ウンタ内において継続する。
【００９１】ＡＧＰバス利用度レジスタ１９２２は、Ａ
ＧＰバス利用度カウンタ値を保持する。このカウンタ値
は、図４５に示すトランザクションのいずれか１つによ
ってＡＧＰ AD[31:0]バスがアクティブになっていると
きに、各ＡＧＰバス・クロック毎に増分される。
【００９２】ＡＧＰバス帯域レジスタ１９２４は、ＡＧ
Ｐバス帯域カウンタ値を保持する。このカウンタ値は、
図４６に示すようにＡＧＰ AD[31:0]バスがアクティブ
になっているときに、各ＡＧＰバス・クロック毎に増分
される。
【００９３】ＡＧＰバス・レイテンシ・レジスタ１９２
６は、ＡＧＰバス・レイテンシ・カウンタ値を保持す
る。このカウンタ値は、チップセットが特定のＡＧＰリ
ード要求を処理している間、各ＡＧＰバス・クロックが
消滅する(expire)毎に増分される。ＡＧＰバス・レイテ
ンシ・カウンタ・レジスタ値は、リード要求がキューに
入れられた時点で開始し、データの最初のクアド・ワー
ドがマスタに返されたときに完了するＡＧＰトランザク
ションを処理するのに必要な時間を表す。好ましくは、
コア・ロジック・チップセット２０４は、特定のＡＧＰ
リード要求がキューに入れられた時点で開始し、データ
の最初のクアド・ワードがＡＧＰマスタに返されたとき
に終了するまで、このＡＧＰリード要求を追跡する。ＧＡＲＴテーブルのキャッシュ動作およびプリフェッチ
動作 ＡＧＰサイクルのレイテンシは、各ＡＧＰ要求がＧＡＲ
Ｔテーブル／ディレクトリの参照を必要とする場合、重
大な影響を受けることになる。単一レベル・アドレス変
換を使用するシステムでは、ＧＡＲＴテーブル・エント
リをメモリからフェッチすると、最少でも１６ＡＧＰク
ロック（６６ＭＨｚ）がＡＧＰ要求に追加されることに
なる。これは、リフレッシュ・サイクルのためにメモリ
・バスおよび時間の調停を行う際に必要な追加の時間を
考慮すると更に悪化する。この問題を防止し処理能力の
向上を図るためには、ＧＡＲＴテーブル・エントリをキ
ャッシュ（セーブ）することが好ましい。これを図４８
に示す。同様に、二レベル・アドレス変換を使用するシ
ステムでは、ＧＡＲＴテーブルおよびＧＡＲＴディレク
トリ・エントリ双方をキャッシュすることも好ましい。
各ＧＡＲＴディレクトリ・エントリは４ＭＢのアドレス
空間をカバーするので、ＧＡＲＴディレクトリ・キャッ
シュはＧＡＲＴテーブル・キャッシュ程大きくする必要
はない。 ＡＧＰ要求の最少サイズが８バイトのデータ
であることを理解すると、ＧＡＲＴキャッシュの必要性
が一層明白となる。最悪の場合として、５１２回のＡＧ
Ｐ要求は、物理メモリ内の同一の４ＫＢページにアクセ
スすることができる。最初の要求に応ずるために、必要
なＧＡＲＴテーブルおよびディレクトリ・エントリをフ
ェッチしキャッシュすることによって、次の５１１の要
求はＧＡＲＴテーブルまたはディレクトリの参照を要求
する必要がなくなる。このように、単一のエントリをキ
ャッシュすることにより、処理能力が大幅に向上する。
尚、これは、テクスチャが物理メモリ内に隣接して位置
し、４ＫＢページの範囲に及ぶことを仮定していること
を注記しておく。キャッシュ・サイズを拡大することに
よって、更にシステムの処理能力は向上する。
【００９４】グラフィックス・コントローラは、典型的
に、ＧＡＲＴテーブルを通じてＡＧＰメモリにアクセス
する、少なくとも４つのストリームを識別する。それら
は、ＣＰＵ，ビデオ、テクスチャ、およびコマンド・リ
ストである。これが与えられると、ＡＧＰグラフィック
ス・コントローラ２０４の好適な実施形態は、少なくと
も、４方向にセットされた連想ＧＡＲＴテーブル・キャ
ッシュを有し、スラッシングを防止する。二レベル・ア
ドレス変換を使用するシステムでは、ＧＡＲＴディレク
トリ・キャッシュは、少なくとも４つのエントリ、即
ち、各ストリーム毎に１つを有することが好ましい。
【００９５】ＧＡＲＴテーブル・エントリをプリフェッ
チすることによっても、処理能力を向上させることがで
きる。プリフェッチが行われるのは、現ＡＧＰ要求に応
ずるために必要なＧＡＲＴテーブル・エントリをフェッ
チする間に、チップセットが次のＧＡＲＴテーブル・エ
ントリを読み出す場合である。このエントリは、以前の
ＧＡＲＴテーブル・エントリと共にキャッシュされる。
この余分なエントリをプリフェッチするためのオーバー
ヘッドは、各ＧＡＲＴテーブル・エントリが４バイト幅
であり、一方典型的なメモリ・データ・バスが８バイト
幅であることを考えると、無視することができる。これ
は、１回の要求で、２つのＧＡＲＴテーブル・エントリ
が読み出されることを意味する。加えて、チップセット
の中には、メモリからデータを読み出すときに、キャッ
シュ・ライン全体（８バイト）をバーストするものもあ
る。この場合、７つのＧＡＲＴテーブル・エントリを、
容易にプリフェッチすることができる。ＧＡＲＴテーブ
ル・エントリのプリフェッチを、図４９に示す。
【００９６】コア・ロジック・チップセットのデータ・
コヒーレンシ コア・ロジック・チップセット２０４は、ＡＧＰバス２
０７およびホスト・プロセッサ・バス１０３双方のデバ
イスがＡＧＰデバイスのアドレス範囲を通じてＡＧＰメ
モリにアクセスしている限り、ＡＧＰバス２０７からの
リード・アクセスが、ホスト・プロセッサ・バス１０３
からのライト・アクセスとコヒーレントであることを保
証することが好ましい。例えば、ＡＧＰバス２０７およ
びホスト・バス１０３双方のデータ転送がＡＧＰデバイ
ス・アドレス空間を用いるとすると（ＧＡＲＴテーブル
変換）、ＡＧＰバス２０７からのリード要求は、ホスト
・バス１０３から最後に書き込まれたデータを抜き出す
ことになる。デバイス・アドレス範囲には、ホスト・プ
ロセッサ１０２において、キャッシュ不可能と印してお
くことが好ましい。これによって、コア・ロジック・チ
ップセット２０４は、ＡＧＰバス２０７上でＡＧＰスト
リームにアクセスする毎に、ホスト・プロセッサ１０２
のキャッシュ（群）をスヌープしなくてもよいことが保
証される。ホスト・プロセッサが、仮想グラフィックス
・アドレス範囲外において、直接ＡＧＰメモリにアクセ
スする場合、ホスト・プロセッサには恐らくこの領域に
ライトバック・キャッシュ可能(writeback cacheable)
と印してあり、これらのアクセスをキャッシュする。コ
ア・ロジック・チップセットは、ＡＧＰバス上でのＡＧ
Ｐストリームに対するアクセスに、ホスト・プロセッサ
のキャッシュをスヌープしないので、コヒーレンシの問
題が発生する場合がある。
【００９７】コア・ロジック・チップセット２０４は、
ホスト・バス１０３およびＰＣＩバス１０９からのリー
ド・アクセスが、ＡＧＰバス２０７上におけるＡＧＰス
トリームに対するライト・アクセスとコヒーレントであ
ることを、ＡＧＰフラッシュ・コマンドのみを用いるこ
とによって保証することが好ましい。一旦ＡＧＰフラッ
シュ・コマンドをＡＧＰバス２０７上で回収したなら、
以前に回収したＡＧＰライト・データは全て、ホストバ
ス１０３およびＰＣＩバス１０９上のデバイスそれぞれ
に使用可能となる。ＡＧＰフラッシュ・コマンドを用い
ないと、コヒーレンシの問題が発生する場合がある。ＡＧＰグラフィックス・コントローラ 本発明の好適な実施形態と共に、以下の仕様にしたがっ
てＡＧＰグラフィックス・コントローラを実装可能であ
ることが好ましい。キャッシュ・ラインの境界上にＡＧ
Ｐ要求を発行し、処理の改善を図る。コア・ロジック・
チップセットは、典型的に、メモリに入出力するキャッ
シュ・ライン転送に最適化されている。ＡＧＰマスタが
リード・データを要求し、トランザクション・サイズが
キャッシュ・ラインの境界を交差する場合、そのデータ
をフェッチするためには２回のキャッシュ・ライン・メ
モリ・リードが必要となる。これは非効率的である。特
に、マスタがキャッシュ・ライン境界から離れてバック
−ツー−バック・キャッシュ・ライン・リード(back-to
-back cache line read)を実行する場合は非効率的であ
る。キャッシュ・ラインが整列されていないトランザク
ションによる非効率性は、要求のサイズを大きくするこ
とによって最低化する。
【００９８】ＡＧＰ要求のサイズは、リードでは８バイ
トないし３２クワド・ワード（ＱＷ）まで、ライトでは
８ＱＷまでの範囲とすることができる。これが意味する
のは、グラフィック・コントローラは全ての要求をキャ
ッシュ・ライン境界上で発行することは不可能であると
いうことである。したがって、チップセットは、複数回
のリードを組み合わせて、順序を入れ換えることによ
り、サイズが４ＱＷ未満の要求を実行することによる影
響を最少に抑えることが好ましい。
【００９９】キャッシュ・ラインのサイズまたはキャッ
シュ・ラインの倍数のサイズを有するＡＧＰ要求を発行
し、処理の改善を図る。コア・ロジック・チップセット
は、典型的に、３２バイト（キャッシュ・ライン）で主
システム・メモリにアクセスする場合に対して最適化さ
れている。可能なときはいつでも、ＡＧＰに準拠したマ
スタが、３２バイトの倍数であるデータ転送長で、３２
バイト・アドレスに整整列させたアクセス(32 byte add
ress alighed access)を実行可能なことが好ましい。こ
れによって、主システム・メモリとＡＧＰバスとの間の
帯域幅を最大限拡張することができる。
【０１００】ＰＩＰＥの代わりに、ＳＢＡ要求キューイ
ング機構(SBA request queuing mechanism)を用いる。
好適なホスト・ブリッジＡＧＰターゲット要求キュー
は、多数の要求を保持することができる。ターゲットの
効率を最大限高めるためには、要求キューを可能なかぎ
り最大に保持すべきことが好ましい。これは、側波帯要
求の待ち行列化(sideband request enqueueing)を用い
て達成することが好ましく、これによってＡＧＰ２Ｘモ
ードの速度を利用し、ＡＤバス調停のオーバーヘッドを
回避する。
【０１０１】グラフィックス・コントローラ２１０がＰ
ＣＩサイクルを発生することができる場合、ＰＣＩキャ
ッシュ・ライン・サイズ・レジスタ（コンフィギュレー
ション空間オフセット０Ｃｈ)を実装し、可能な限り最
も効率的なＰＣＩライトおよびリード・コマンドを使用
する。PentiumおよびPentium Proシステムは、３２バイ
トのキャッシュ・ライン・サイズを使用しているので、
少なくともこのサイズに対応していると好ましい。
【０１０２】メモリ・ライトおよび無効化（ＭＷＩ：Me
mory Write and Invalidate）コマンドは、特に、ＣＰ
Ｕキャッシュ・スヌープ・オーバーヘッドが高いPentiu
m Proを基本とするシステム上で、ライト・バーストを
実行する際に役に立つ。これは、ホスト・ブリッジがＣ
ＰＵキャッシュ・ライトバック・データを無視すること
を可能にする。一旦ＣＰＵがスヌープ・アドレスを認識
したなら、ホスト・ブリッジはＰＣＩストリームからメ
モリにデータを書き込むことができる。このコマンド
は、切断せずに多数のキャッシュ・ラインをバーストす
る場合に好ましい。
【０１０３】メモリ・リード・ライン（ＭＲＬ：Memory
Read Line)およびメモリ・リード・マルチプル（ＭＲ
Ｍ：Memory Read Multiple)コマンドは、ホスト・ブリ
ッジに、メモリから追加のキャッシュ・ラインをプリフ
ェッチさせる。これはリード・バーストを高速化し、回
数が更に多い状況においても、切断することなく、バー
ストを継続させることができる。これらのコマンドがな
いと、ＣＰＵキャッシュ・スヌープはバーストを停止さ
せる(hold up)。プリフェッチは、前回のキャッシュ・
ライン・データ転送の間、スヌープ時間を隠す。
【０１０４】次に図５０を参照すると、本発明の一実施
例による、ＡＧＰグラフィックス・コントローラ２１０
のコンフィギュレーション・レジスタの概略的なテーブ
ルが示されている。グラフィックス・コントローラ２１
０内のＡＧＰコンフィギュレーション・レジスタは、Ａ
ＧＰマスタに対してＡＧＰバス・パラメータを構成する
ために必要な情報を収容する。能力ポインタ・レジスタ
２２０２は、ＰＣＩ２．１仕様書（参照：「新能力」を
定義するＥＣＮ）に記載されている新能力機構にしたが
って、このデバイスが対応する最初の機能へのオフセッ
ト・ポインタを与える。ＡＧＰは、新能力が対応する機
能である。図５１は、能力ポインタ・レジスタ２２０２
において用いられるビットの機能的記述を示す。
【０１０５】ＡＧＰ能力識別子レジスタ２２０４は、能
力リスト内のこの機能が、ＡＧＰ機能であることを識別
する。図５２は、ＡＧＰ能力識別子レジスタ２２０４に
おいて用いられているビットの機能的記述を示す。ＡＧ
Ｐ能力識別子レジスタ２２０４は、能力リスト内の次の
機能へのポインタも与え、このデバイスが準拠するＡＧ
Ｐ仕様書の改訂番号を引用する。
【０１０６】ＡＧＰステータス・レジスタ２２０６は、
このデバイスに、ＡＧＰ機能性のステータスを与える。
図５３は、ＡＧＰステータス・レジスタ２２０６におい
て用いられるビットの機能的記述を示す。報告される情
報は、最大要求キューの深さ、側波帯アドレシング能
力、および転送レートを含む。このＡＧＰステータス・
レジスタは、好ましくは、リード・オンリ・レジスタで
ある。ライトは何も影響を与えず、予約されているフィ
ールドまたは実施されていないフィールドが読み出され
た場合には、ゼロを返す。
【０１０７】ＡＧＰコマンド・レジスタ２２０８は、ソ
フトウエアが側波帯アドレシングをイネーブルし、ＡＧ
Ｐをイネーブルし、ＡＧＰ転送レートをセットすること
を可能にする。図５４は、ＡＧＰコマンド・レジスタ２
２０８において用いられるビットの機能的記述を示す。
これらのビットは、初期化の間にオペレーティング・シ
ステムによってセットされる。
【０１０８】ＡＧＰレイテンシ インテル社のＡＧＰ仕様書第１．０版は、ＡＧＰサイク
ルに対するレイテンシを特定していない。本発明を開示
する目的のために、ＡＧＰレイテンシを、単一のサイク
ルをキューに入れた時点から、データの最初の二重ワー
ド（対応する要求に対する）がＡＧＰマスタに提示され
るまでに発生するＡＧＰバス・クロック（６６ＭＨｚ）
の数と定義することにする。レイテンシが開始するの
は、要求がＡＧＰマスタによってＡＤバスまたはＳＢＡ
バスにいずれかの上に置かれ（どのＡＧＰアドレシング
方式を用いているかによって異なる）、PIPE#またはSBA
（それぞれ）がアクティブのときである。レイテンシが
終了するのは、TRDY#がアクティブであり、対応する要
求に対するデータの最初の二重ワードがＡＤバス上に置
かれたときである。レイテンシは、ＡＧＰリード・サイ
クルに関してのみ定義する。何故なら、ライト・サイク
ルは、コア・ロジック・チップセット２０４内において
通知されるからである。図５５は、最良の場合、典型的
な場合、および最悪の場合について予測されるレイテン
シを示す。
【０１０９】最良の場合のレイテンシは、目的とするデ
ータを読み出す間、ＧＡＲＴキャッシュ・ヒットおよび
メモリ・サブシステム・ページ・ヒットが得られた（即
ち、プリチャージなし）と仮定することによって、算出
することができる。また、ＡＤバスが使用可能であり、
要求がキャッシュ・ライン上で整列され、コア・ロジッ
ク・チップセットのメモリ・バス・アービタがＡＧＰ要
求アクセスをメモリ・バスに直ちに付与することも仮定
する。計算に用いられるCAS#レイテンシは、２クロック
である。
【０１１０】典型的なレイテンシでは、ＡＤバスが直ち
に使用可能であり、要求がキャッシュ・ライン上で整合
され、ＧＡＲＴキャッシュ・ヒットおよびメモリ・サブ
システム・ページ・ミス（即ち、プリチャージおよび活
性化が必要）が発生したと仮定する。この場合、ＡＧＰ
要求は、アービタによってメモリ・バスが付与される前
に、行われている最中のプロセッサ−メモリ間サイクル
またはＰＣＩバス−メモリ間サイクルが完了するのを待
たなければならない。プリチャージおよび活性化の不利
(penalty)が含まれる。計算に用いられるCAS#レイテン
シは、２クロックである。
【０１１１】最悪の場合のレイテンシでは、ＡＤバスが
直ちに使用可能であり、要求がキャッシュ・ライン境界
上で整列され、ＧＡＲＴキャッシュ・ミス（即ち、ＧＡ
ＲＴテーブル・エントリの参照が必要）およびページ・
ミス（即ち、プリチャージおよび活性化が必要）が発生
したと仮定する。この場合、ＧＡＲＴテーブル・エント
リの参照は、メモリ・バスが付与される前に、行われて
いる最中のプロセッサ−メモリ間サイクルまたはＰＣＩ
−メモリ間サイクルが完了するのを待たなければならな
い。一旦メモリ・バスが使用可能になれば、チップセッ
トはＧＡＲＴテーブル・エントリのリードを実行する。
次いで、ＡＧＰ要求は、メモリ・バスが付与される前
に、もう１回プロセッサまたはＰＣＩ−メモリ間サイク
ルおよびリフレッシュ・サイクルを待たなければならな
い。一旦メモリ・バスへのアクセスが付与されたなら、
ＡＧＰデータをメモリから読み出す。プリチャージおよ
び活性化の不利が含まれる。計算に用いられるCAS#レイ
テンシは、２クロックである。ソフトウエアの説明 ＡＧＰソフトウエア・アーキテクチャの主要コンポーネ
ントには、システムＢＩＯＳ，チップセット・ミニポー
ト・ドライバ、オペレーティング・システム、およびグ
ラフィックス即ちDirect Drawドライバが含まれる。こ
れらのコンポーネントは、図２１に示すように、チップ
セットおよびグラフィックス・コントローラ内におい
て、ＡＧＰおよびＧＡＲＴテーブル機能を初期化し、制
御するために必要である。以下の開示では、主要なＡＧ
Ｐソフトウエア・コンポーネントについて論ずる。主
に、システムＢＩＯＳおよびＧＡＲＴミニポート・ドラ
イバ双方について検討する。また、ＡＧＰに適用された
場合のオペレーティング・システム／ＡＰＩおよびグラ
フィックス・コントローラ・ドライバについても簡単に
説明する。
【０１１２】システムＢＩＯＳ ブートの間、システムＢＩＯＳ起動時自己検査（ＰＯＳ
Ｔ：power-on self-test）が以下のＡＧＰ機能を実行す
る。１）コア・ロジック・チップセットのＡＧＰエラー
報告をイネーブルする。２）ＡＧＰデバイス・アドレス
空間のサイズを用いて、コア・ロジック・チップセット
のコンフィギュレーションを決定することも可能である
（オプション）。これらの機能の各々について、以下に
更に詳細に説明する。
【０１１３】エラー報告のイネーブル グラフィックス・コントローラが有効でないＡＧＰメモ
リ内のページにアクセスしようとする場合、チップセッ
トは失敗(failure)を無視し処理を継続するか、あるい
はSERR#を発生することができる。このフィーチャはプ
ラットフォームに特定であるので、システムＢＩＯＳは
適切なレジスタをセットする役割を担う（ＧＡＲＴミニ
ポート・ドライバとは異なる）。これは、ＡＧＰ失敗時
に、以下のアルゴリズムを用いてSERR#を発生するよう
に、システムのコンフィギュレーションを決定する。 １．システムＢＩＯＳは、最初に、ＡＧＰ能力レジスタ
１９０４（図３４および図３６を参照）内のチップセッ
トの有効ビット・エラー報告対応ビット（ビット０）を
読み込むことによって、ＡＧＰエラー報告に対応してい
るか否かについて判定を行う。このビットが１にセット
されている場合、チップセットは、グラフィックス・コ
ントローラがＡＧＰメモリ内の無効ページにアクセスし
ようとした場合に、SERR#を発生することができる。 ２．SERR#の発生に対応する場合、チップセットはＡＧ
Ｐフィーチャ制御レジスタ１９０６内の有効ビット・エ
ラー報告イネーブル・ビット（ビット０）を１にセット
することによって、SERR#の発生をイネーブルすること
ができる（図３４および図３７を参照）。このビットを
０にセットすると、システムは失敗を無視し、要求の処
理を継続する。
【０１１４】ＡＧＰデバイス・アドレス空間のサイズの
決定(configuring) 既存のバス一覧コードを再利用し、ＡＧＰに割り当てら
れる仮想および物理メモリ量を最適化するために、シス
テムＢＩＯＳは、バス一覧コードの実行の前に、チップ
セットのホスト−ＰＣＩブリッジ・コンフィギュレーシ
ョン・ヘッダ（機能０）（図１８を参照）におけるベー
ス・アドレス・レジスタ０（ＢＡＲ０）１７０２内のリ
ード／ライト属性のコンフィギュレーションを決定する
ことができる。コア・ロジック・チップセットがこのフ
ィーチャに対応すると仮定する。システムＢＩＯＳは以
下のアルゴリズムを用いてこれを行う。 １．バス一覧／メモリ・マッピング・ソフトウエアの前
に、システム内にインストールされているＡＧＰグラフ
ィックス・コントローラの構造(make)およびモデルを判
定する。グラフィックス・コントローラに基づき、ＢＩ
ＯＳは、ＡＧＰによって要求されたメモリ量を判定する
ことができる。 ２．ステップ１で得られたサイズを用いて、チップセッ
トのＰＣＩ−ＰＣＩブリッジ・コンフィギュレーション
・ヘッダ（機能１）（図２１および図３３を参照）にア
クセスされたＡＧＰデバイス・アドレス空間サイズ・レ
ジスタ１８２８のＶＡＳサイズ・ビット（ビット２：
１）に、適切なサイズをセットする。ビット２：１を変
更すると、チップセットは自動的にホスト−ＰＣＩブリ
ッジ・コンフィギュレーション・ヘッダ（機能１）のＢ
ＡＲ０ １７０２におけるリード／ライト属性を調節
し、所望のメモリ量を反映する（図１８および図２０を
参照）。 ３．ＡＧＰデバイスが何も発見されなかった場合、ＡＧ
Ｐデバイス・アドレス空間サイズ・レジスタ内のＡＧＰ
有効ビットを０にセットし、ＡＧＰが無効であることを
示す。チップセットは自動的にホスト−ＰＣＩブリッジ
・コンフィギュレーション・ヘッダのＢＡＲ０ １７０
２を更新し、ＡＧＰに要求されたメモリがないことを示
す。ＰＣＩ−ＰＣＩブリッジ（機能１）能力ポインタ
は、リンク・リスト内の次の項目を示すようにセットさ
れるか、または他に項目がない場合にはヌルにセットさ
れる。 ４．バス一覧コードは、ＢＡＲ０ １７０２内に要求さ
れたサイズを見出し、このメモリを（必要に応じて）メ
モリ・マップ内に割り当てる。ＡＧＰデバイス・アドレ
ス空間のブロックのベース・アドレスは、ＢＡＲ０ １
７０２内に置かれ、３２−ＭＢ境界上に位置する。
【０１１５】ＡＧＰデバイス・アドレス空間サイズ・レ
ジスタの実装は、チップセットに特定である。ＢＩＯＳ
は、そのコア・ロジック・チップセットが、ＡＧＰデバ
イス・アドレス空間サイズのコンフィギュレーションに
対応するか否かについて知っていなければならない。知
らない場合、ＡＧＰデバイス・アドレス空間サイズを、
ホスト−ＰＣＩブリッジ・コンフィギュレーション・ヘ
ッダのＢＡＲ０ １７０２にハード・コードし、ＢＩＯ
Ｓによって要求されるアクションはない。
【０１１６】ＧＡＲＴミニポート・ドライバ 本発明のＧＡＲＴミニポート・ドライバ（以降、「ＧＡ
ＲＴ ＭＰＤ」または「ＭＰＤ」）は、オペレーティン
グ・システム・ソフトウエアが以下の機能を実行するた
めに用いられる。
【０１１７】・チップセット内のＧＡＲＴ能力を初期化
する。 ・ＧＡＲＴテーブルを作成し、初期化する。 ・ＧＡＲＴテーブル・エントリを予約する。 ・割り当てられた４ＫＢページを用いてＧＡＲＴテーブ
ル・エントリを物理メモリにマップする。
【０１１８】・Ｌ１／Ｌ２キャッシュにページを書き出
す。 ・ＧＡＲＴテーブル・エントリを非マップ(unmap)し、
ＧＡＲＴキャッシュおよびリンク・ビット・コヒーレン
シを維持する。 ・ＧＡＲＴテーブル・エントリを解放する。 ・実行を終える(exit)際に、ＧＡＲＴ変換を終了する。 これらの機能の各々について、以下で更に詳しく説明す
る。ＧＡＲＴミニポート・ドライバが提供するサービス
を図５７ないし図６２に示す。ＧＡＲＴミニポート・ド
ライバに使用可能なサービスを図６３および図６４に示
す。これらのサービスに関する更なる情報については、
マイクロソフトＡＧＰソフトウエア機能仕様書を参照さ
れたい。マイクロソフトＡＧＰソフトウエア機能仕様書
は、ワシントン、レッドモンドのマイクロソフト社から
入手可能であり、その内容は、この言及により本願にも
含まれるものとする。
【０１１９】ＧＡＲＴ能力の初期化 オペレーティング・システムからPCIMPInit()コールを
受け取ったとき、ＧＡＲＴミニポート・ドライバ（ＭＰ
Ｄ）は、以下の機能を実行し、チップセット内における
ＧＡＲＴファンクショナリティを初期化する。 １．ＭＰＤは、チップセットのホスト−ＰＣＩブリッジ
・コンフィギュレーション・ヘッダ内のＢＡＲ０から、
ＡＧＰデバイス・アドレス空間へのポインタを読み出
す。このポインタは、ＡＧＰデバイス・アドレス空間の
ベースを示す。ＭＰＤはこのポインタを格納する。 ２．ＭＰＤは、チップセットのＰＣＩ−ＰＣＩブリッジ
・コンフィギュレーション・ヘッダ内に位置するチップ
セットのＡＧＰデバイス・アドレス空間サイズ・レジス
タから、デバイス・アドレス空間サイズ・フィールド
（ビット２：１）を読み出す。このフィールドは、ＭＰ
Ｄに、ＡＧＰに割り当てられたデバイス・アドレス空間
量を与える。ＭＰＤは、後に使用するためにこの値を格
納する。本発明の好適な実施形態では、この値は、３２
ＭＢ，６４ＭＧ，１２８ＭＧ，２５６ＭＢ，５１２Ｍ
Ｂ，１ＧＢ，または２ＧＢとすることができる。 ３．ＭＰＤは、チップセットのホスト−ＰＣＩブリッジ
・コンフィギュレーション・ヘッダ内のベース・アドレ
ス・レジスタ１（ＢＡＲ１−オフセット１４ｈ）から、
ＡＧＰメモリ・マップ制御レジスタへのポインタを得
る。このポインタを、後に使用するために格納してお
く。また、ＭＰＤは、ＧＡＲＴテーブルのベース・アド
レス・レジスタの位置も格納する。このレジスタは、Ｇ
ＡＲＴテーブルのメモリ・マップ空間内のオフセット０
４ｈに位置する。 ４．ＭＰＤは、チップセットのホスト−ＰＣＩブリッジ
・コンフィギュレーション・ヘッダ内のベース・アドレ
ス・レジスタ１（ＢＡＲ１−オフセット１４ｈ）から、
ＡＧＰメモリ・マップ制御レジスタへのポインタを得
る。このポインタを用いて、ＭＰＤは、ＡＧＰフィーチ
ャ制御レジスタ（ポインタからオフセット０２ｈ）内の
ＧＡＲＴキャッシュ・イネーブル・ビット（ビット３）
を１にセットすることにより、ＧＡＲＴテーブル・キャ
ッシュをイネーブルする。ここでは、ＧＡＲＴキャッシ
ュ・コヒーレンシを維持するのは、ＧＡＲＴ ＭＰＤの
役割である。 ５．ＭＰＤは、チップセットのホスト−ＰＣＩブリッジ
・コンフィギュレーション・ヘッダ内のベース・アドレ
ス・レジスタ１（ＢＡＲ１−オフセット１４ｈ）から、
ＡＧＰメモリ・マップ制御レジスタへのポインタを得
る。このポインタを用いて、ＭＰＤはＡＧＰ能力レジス
タ（ポインタからオフセット０１ｈ）内のＧＡＲＴエン
トリ・リンキング対応ビット(GART Entry Linking Supp
orted bit)（ビット１）を読み出し、このチップセット
がリンクに対応するか否かについて判定を行う。チップ
セットがリンクに対応する場合、ＭＰＤは、ＡＧＰフィ
ーチャ制御レジスタ（ポインタからオフセット０２ｈ）
内のＧＡＲＴエントリ・リンキング・イネーブル・ビッ
ト（ビット１）を１にセットし、リンク／プリフェッチ
機能をイネーブルする。ここでは、必要に応じてリンク
・ビットをセットするのは、ＭＰＤの役割である。
【０１２０】ＧＡＲＴディレクトリ／テーブルの割り当
ておよび初期化 ＡＧＰの初期化に続き、オペレーティング・システムか
らのPCIMPReset()コールを受け取ると、チップセット・
ミニポート・ドライバ（ＭＰＤ）は、以下の機能を実行
し、ＧＡＲＴディレクトリ／テーブルの（再）作成およ
び初期化を行う。 １．ＭＰＤは、PCIAllocatePages()コマンドを用いてオ
ペレーティング・システムをコールすることにより、Ｇ
ＡＲＴテーブルに、４ＫＢページのシステム・メモリを
「ｎ」個割り当てる。ＭＰＤは、「ｎ」、即ち、割り当
てるべきページ数を、使用可能なシステム・メモリのペ
ージ数（PCIMPresetコール内にオペレーティング・シス
テムによって与えられる）、およびシステムＢＩＯＳに
よって割り当てられるＡＧＰデバイス・アドレス空間の
量（チップセットのホスト−ＰＣＩブリッジ・コンフィ
ギュレーション・ヘッダ内のＢＡＲ０を参照する）に基
づいて決定しなければならない。尚、二レベル・アドレ
ス変換を使用するシステムは、ＧＡＲＴディレクトリに
割り当てられる追加のエントリを有さなければならない
ことを注記しておく。
【０１２１】先に開示したように、本発明のＡＧＰを実
装することにより、２種類のアドレス変換、即ち、一レ
ベル・アドレス変換（ページ−＞テーブル）および二レ
ベル変換（ディレクトリ−＞テーブル−＞ページ）に対
応する。単一レベル・アドレス変換を用いるシステムで
は、ＧＡＲＴには、単一の隣接するメモリ・ブロックを
割り当てなければならない。PCIAllocatePages()サービ
スを用いる場合、ＭＰＤはPageContigフラグをセット
し、オペレーティング・システムからの隣接ページを要
求しなければならない。好ましくは、ＧＡＲＴテーブル
のためのメモリ割り当ては、オペレーティング・システ
ムの起動後直ちに実行し、必要な隣接メモリが確実に得
られるようにする。二レベル・アドレス変換を用いるシ
ステムでは、ＧＡＲＴテーブルは隣接する必要はない。
ＭＰＤは、オペレーティング・システムが割り当てら
れたページをゼロで満たすように、PCIAllocatePages()
サービス内にPageZeroInitフラグをセットし、ＧＡＲＴ
ディレクトリ／テーブルを初期化する。Ｌ１／Ｌ２キャ
ッシュ・コヒーレンシを維持するために、ＭＰＤはMP#F
LUSHES#L2#CACHEフラグをセットし、オペレーティング
・システムがＬ１およびＬ２キャッシュを書き出すべき
ことを示す。 ２．PCIAllocatePages()コールに応答して、オペレーテ
ィング・システムは、要求に応じられなかった(fail)場
合にはNULLを返し、またコールが成功した場合ＧＡＲＴ
テーブルの線形アドレスを返す。この線形アドレスは、
ＭＰＤが今後使用するためにセーブしておく。また、Ｍ
ＰＤは、PCILinToDev()コマンドを用いて、この線形ア
ドレスを物理アドレスに変換しなければならない。次
に、ＭＰＤは、チップセットのホスト−ＰＣＩブリッジ
・コンフィギュレーション・ヘッダ内のベース・アドレ
ス・レジスタ１（ＢＡＲ１−オフセット１４ｈ）から、
ＡＧＰメモリ・マップ制御レジスタへのポインタを得
る。このポインタを用いて、ＭＰＤは、チップセットの
ＡＧＰメモリ・マップ空間内のＡＧＰ ＧＡＲＴベース
・アドレス・レジスタ（ポインタからオフセット０４
ｈ）に、割り当てられた最初の４ＫＢページに対するベ
ース（物理）アドレスを書き込む。単一レベル変換を使
用するシステムでは、この最初のエントリは、ＧＡＲＴ
テーブルのベースを示す。二レベル変換を使用するシス
テムでは、このエントリはＧＡＲＴディレクトリのベー
スである。 ３．二レベル・アドレス変換を使用するシステムでは、
ＭＰＤは、戻された線形アドレスの範囲を「歩き」、割
り当てられたばかりの各４ＫＢページの物理アドレスを
判定し、各４ＫＢページの先頭の物理アドレスを、それ
に対応するＧＡＲＴディレクトリ・エントリに書き込ま
なければならない。これによって、ＧＡＲＴディレクト
リを満たす。
【０１２２】ＧＡＲＴテーブル・エントリの予約 実行時間の間、およびオペレーティング・システムから
PCIMPReserveEntries()コールを受け取ったとき、チッ
プセット・ミニポート・ドライバ（ＭＰＤ）は、以下の
機能を実行し、オペレーティング・システムのためにＧ
ＡＲＴテーブル・エントリを予約する。 １．ＭＰＤはＧＡＲＴテーブルを検索し、「ｎ」個の使
用可能な隣接するエントリを求める。ここで、「ｎ」
は、PCIMPReserveEntries()コールにおいてオペレーテ
ィング・システムが要求した４ＫＢページの数である。
隣接するエントリを発見したなら、ＭＰＤは、各ＧＡＲ
Ｔテーブル・エントリに有効ビット（ビット０）をセッ
トすることによって、これらのエントリをオペレーティ
ング・システムのために予約する。 ２．次に、ＭＰＤはマップ・ハンドルを返す。マップ・
ハンドルとは、予約された最初のＧＡＲＴテーブル・エ
ントリの線形アドレスである。このマップ・ハンドル
は、後にＭＰＤが、ＧＡＲＴテーブル・エントリをマッ
プし維持するために用いる。尚、マップ・ハンドルは、
ＡＧＰデバイス・アドレス空間内の対応するページのベ
ース・アドレスに対応することを注記しておく。
【０１２３】ＧＡＲＴテーブル・エントリのマッピング ＧＡＲＴテーブル・エントリが予約された後、オペレー
ティング・システムからPCIMPMapEntries()コールを受
け取ると、チップセット・ミニポート・ドライバ（ＭＰ
Ｄ）は、以下の機能を実行し、予約されたＧＡＲＴテー
ブル・エントリを用いて、以前に割り当てられた４ＫＢ
ページを物理メモリにマップする。 １．ＭＰＤは、PCILinToDev()コマンドを用いて、PCIMP
MapEntries()コールによって与えられたシステム線形ア
ドレスを物理アドレスに変換する。得られたアドレス
は、物理システム・メモリ内の特定４ＫＢページのベー
ス・アドレスを表す。尚、物理アドレス空間における非
隣接４ＫＢページは、システム線形アドレス空間内のプ
ロセッサには、隣接しているように見える。 ２．ＭＰＤは、得られた物理アドレスを、マップ・ハン
ドラによってインデックスされた特定のＧＡＲＴテーブ
ル・エントリに書き込む。このマップ・ハンドラは、Ｇ
ＡＲＴテーブル・エントリを予約する間に得られ、オペ
レーティング・システムによってＭＰＤに渡される。マ
ップ・ハンドルは、各ＧＡＲＴテーブル・エントリに対
する線形アドレスである。ページは４ＫＢの境界上に位
置するので、ビット３１：１２は、ＧＡＲＴテーブル・
エントリ内のビット３１：１２に書き込まれる。 ３．システムにおいてリンクに対応する場合、必要に応
じて、ＭＰＤによってリンク・ビット（ビット１）を対
応するエントリにセットする。リンク・ビットは、次の
ＧＡＲＴテーブル・エントリが現ＧＡＲＴテーブル・エ
ントリに関連付けられていることを示す。リンクがイネ
ーブルされた「ｎ」個のエントリをマップする場合、エ
ントリ１ないしｎ−１にリンク・ビットをセットしなけ
ればならない。例えば、PCIMPMapEntries()コールの結
果として８つのエントリをマップする場合、８つのエン
トリが全て関連付けられていると仮定する。エントリ１
ないし７にリンク・ビットをセットすることにより、エ
ントリ２ないし８をプリフェッチし、ＧＡＲＴテーブル
・キャッシュにキャッシュすることが可能となる。尚、
これは、ＧＡＲＴテーブルの参照中に、チップセット・
バースト・メモリにアクセスすることを想定しているこ
とを注記しておく。 ４．ステップ１ないし３を「ｎ」回繰り返す。ここで、
「ｎ」は、マッピングが必要なページ数である。マップ
・ハンドルおよびシステム線形アドレスは、各繰り返し
毎に増分しなければならないことを注記しておく。 ５．ステップ１ないし４の完了時に、ＭＰＤは、チップ
セットのホスト−ＰＣＩブリッジ・コンフィギュレーシ
ョン・ヘッダ内のベース・アドレス・レジスタ１（ＢＡ
Ｒ１−オフセット１４ｈ）から、ＡＧＰメモリ・マップ
制御レジスタへのポインタを得る。このポインタを用い
て、ＭＰＤは、チップセットのホスト−メモリポスティ
ド・ライト・バッファを書き出し、ポスティド・ライト
・バッファ制御レジスタ（オフセット１４ｈ）内のフラ
ッシュポスティド・ライト・バッファ・ビット（ビット
０）を１にセットする。このビットは、完了時に、チッ
プセットによって０にリセットされる。ＭＰＤは、フラ
ッシュの完了を確認するために、このビットをポールす
る必要はない。代わりに、ＧＡＲＴテーブルに書き込ま
れた最後のエントリのリード・バックを行う。フラッシ
ュの完了は、データがリード・バックから戻される前
に、保証される。
【０１２４】Ｌ１／Ｌ２キャッシュのフラッシュイング ＧＡＲＴテーブル・エントリのマッピングの直後、およ
びオペレーティング・システムからPCIMPFlushPages()
コールを受け取ったときに、チップセット・ミニポート
・ドライバ（ＭＰＤ）は、以下の機能を実行し、Ｌ１／
Ｌ２キャッシュに特定のページを書き出す。 １．ＭＰＤは、プロセッサのＣＲ３レジスタを用いて、
Ｌ１キャッシュを書き出す。 ２．ＭＰＤは、可能であれば、Ｌ２キャッシュから特定
のページを書き出す。ＭＰＤが特定のＬ２ページを書き
出すことができない場合、Ｌ２キャッシュ全体を書き出
してはならない。代わりに、何もすべきではない。
【０１２５】ＧＡＲＴテーブル・エントリの非マッピン
グ、ならびにＧＡＲＴキャッシュおよびリンク・ビット
・コヒーレンシの維持 実行時間中、およびオペレーティング・システムからPC
IMPUnMapEntries()コールを受け取った場合、チップセ
ット・ミニポート・ドライバ（ＭＰＤ）は以下の機能を
実行し、ＧＡＲＴキャッシュのコヒーレンシを維持しつ
つ、ＧＡＲＴテーブル・エントリを非マップ(unmap)す
る。
【０１２６】１．PCIMPUnMapEntries()コールによって
与えられたマップ・ハンドルを、ＧＡＲＴテーブルへの
線形アドレスとして用い、ＭＰＤは、インデックスされ
たＧＡＲＴテーブル・エントリ（有効ビットを含まな
い）を、何らかの無効状態に初期化する。有効ビットは
有効のままであり、このエントリがアプリケーションの
ために未だ予約されていることを示す。
【０１２７】２．ＧＡＲＴキャッシングがイネーブルさ
れている場合、ＭＰＤは特定のキャッシュされたエント
リまたはＧＡＲＴキャッシュ全体のいずれかを無効化し
なければならない。特定のＧＡＲＴキャッシュ・ライン
を無効化するには、ＭＰＤはＡＧＰデバイス・アドレス
を、ＧＡＲＴキャッシュ・エントリ制御レジスタ（オフ
セット１０ｈ）のビット３１：１２に書き込み、その同
じレジスタにおいて、ＧＡＲＴキャッシュ・エントリ無
効化ビット（ビット０）を１にセットする。単一のＧＡ
ＲＴキャッシュ・エントリは無効化されない。完了時
に、チップセットによって、ビット０が０にリセットさ
れる。エントリが存在しない場合、要求は無視される。
ＧＡＲＴキャッシュ全体を無効化するには、ＭＰＤは、
ＧＡＲＴキャッシュ制御レジスタ（オフセット０Ｃｈ）
のＧＡＲＴキャッシュ無効化ビット（ビット０）に１を
書き込む。ＧＡＲＴキャッシュ全体は、自動的に無効化
される。完了時に、キャッシュ無効化ビットは、チップ
セットによって、０にリセットされる。
【０１２８】ＧＡＲＴキャッシュ全体の無効化は、
「ｎ」個のＧＡＲＴテーブル・エントリが全て無効化さ
れた後に行うことが好ましい。ここで、「ｎ」は、PCIM
PFreeEntries()コールによって与えられた、解放すべき
ＧＡＲＴテーブル・エントリの数である。
【０１２９】３．リンクがイネーブルされている場合、
ＭＰＤはリンク・ビット・コヒーレンシが維持されてい
ることを保証しなければならない。例えば、ＧＡＲＴテ
ーブル・エントリ０，１，２，３が存在し、リンク・ビ
ットがエントリ０，１，２においてセットされており、
エントリ２，３が解放されている場合、エントリ１内の
リンク・ビットをディスエーブルしなければならない。
リンク・ビット・コヒーレンシを維持し損なうと、不必
要なＧＡＲＴテーブル・エントリをキャッシュする結果
となる。
【０１３０】４．ステップ１ないし３を「ｎ」回繰り返
す。ここで、「ｎ」は、解放すべきＧＡＲＴテーブル・
エントリの数である。この値は、PCIMPFreeEntries()コ
ールによって、入力パラメータとして与えられる。尚、
マップ・ハンドルは、各繰り返し毎に増分しなければな
らないことを注記しておく。
【０１３１】５．ステップ１ないし４の完了時に、ＭＰ
Ｄは、チップセットのホスト−ＰＣＩブリッジ・コンフ
ィギュレーション・ヘッダ内のベース・アドレス・レジ
スタ１（ＢＡＲ１−オフセット１４ｈ）から、ＡＧＰメ
モリ・マップ制御レジスタへのポインタを得る。このポ
インタを用いて、ＭＰＤはチップセットのホスト・メモ
リポスティド・ライト・バッファを書き出し、ポスティ
ド・ライト・バッファ制御レジスタ（オフセット１４
ｈ）内のフラッシュポスティド・ライト・バッファ・ビ
ット（ビット０）を１にセットする。このビットは、完
了時に、チップセットによって０にリセットされる。Ｍ
ＰＤは、フラッシュの完了を確認するために、このビッ
トをポールする必要はない。代わりに、ＧＡＲＴテーブ
ルに書き込まれた最後のエントリのリード・バックを行
う。フラッシュの完了は、データがリード・バックから
戻される前に、保証される。
【０１３２】ＧＡＲＴテーブル・エントリの解放 オペレーティング・システムからPCIMPFreeEntries()コ
ールを受け取ったとき、チップセット・ミニポート・ド
ライバ（ＭＰＤ）は、以下の機能を実行してＧＡＲＴテ
ーブル・エントリを解放する。
【０１３３】１．PCIMPFreeEntries()コールによって与
えられたマップ・ハンドルを、ＧＡＲＴテーブル・エン
トリに対する線形アドレスとして用い、ＭＰＤはＧＡＲ
Ｔテーブル・エントリの有効ビットを無効（０）にセッ
トする。このステップは、「ｎ」回実行される。ここ
で、「ｎ」は、PCIMPFreeEntries()コールにおいて渡さ
れたページ数である。
【０１３４】２．ステップ１の完了時に、ＭＰＤは、チ
ップセットのホスト−ＰＣＩブリッジ・コンフィギュレ
ーション・ヘッダ内のベース・アドレス・レジスタ１
（ＢＡＲ１−オフセット１４ｈ）から、ＡＧＰメモリ・
マップ制御レジスタへのポインタを得る。このポインタ
を用いて、ＭＰＤはチップセットのホスト・メモリ・ポ
スティド・ライト・バッファを書き出し、ポスティド・
ライト・バッファ制御レジスタ（オフセット１４ｈ）内
のフラッシュ・ポスティド・ライト・バッファ・ビット
（ビット０）を１にセットする。このビットは、完了時
に、チップセットによって０にリセットされる。ＭＰＤ
は、フラッシュの完了を確認するために、このビットを
ポールする必要はない。代わりに、ＧＡＲＴテーブルに
書き込まれた最後のエントリのリード・バックを行う。
フラッシュの完了は、データがリード・バックから戻さ
れる前に、保証される。
【０１３５】ＧＡＲＴテーブル機能性の終了 オペレーティング・システムからのPCIMPExit()コール
を受け取った場合、チップセット・ミニポート・ドライ
バ（ＭＰＤ）は、以下の機能を実行してＧＡＲＴ機能性
をディスエーブルする。
【０１３６】１．ＭＰＤは、ＧＡＲＴディレクトリ／テ
ーブル・キャッシュ制御レジスタ（オフセット０Ｃｈ）
のＧＡＲＴキャッシュ無効ビット（ビット０）に１を書
き込むことによって、ＧＡＲＴディレクトリおよびテー
ブル・キャッシュを書き出す。ＧＡＲＴキャッシュ全体
が、自動的に無効化される。完了時に、キャッシュ無効
化ビットが、チップセットによって０にリセットされ
る。
【０１３７】２．ＭＰＤはPCIFreePages()をコールし、
ＧＡＲＴテーブルに割り当てられていたページを解放す
る。ＭＰＤは、ＧＡＲＴテーブルのベースの線形アドレ
ス、および解放するページ数を供給しなければならな
い。
【０１３８】３．ＭＰＤは、以前に割り当てたＧＡＲＴ
テーブル位置の全てに０を書き込むことによって、解放
したページを初期化する。
【０１３９】ＡＧＰ機能性は、ＧＡＲＴ機能性を終了す
る前に、ディスエーブルすることが好ましい。ＡＧＰ機
能性は、ターゲットにおいてＡＧＰ機能性をディスエー
ブルする前に、マスタにおいてディスエーブルされる。
【０１４０】オペレーティング・システム オペレーティング・システムは、以下のＡＧＰ機能を実
行する。 ・マスタおよびターゲット双方においてデータ転送レー
トを設定する。 ・必要に応じて、マスタおよびターゲット双方において
側波帯アドレシングをイネーブルする。 ・マスタにおいて要求キューの深さを設定する。 ・ターゲットおよびマスタにおいて、ＡＧＰをイネーブ
ルする。 ・必要に応じて、物理メモリの割り当ておよび解放を行
なう。 ・ＧＡＲＴミニポート・ドライバのために、リード／ラ
イト・サービスを行なう。 ＡＧＰに適用されるオペレーティング・システムのファ
ンクショナリティに関するこれ以上の詳細については、
マイクロソフトのＡＧＰソフトウエア機能仕様書を参照
されたい。
【０１４１】グラフィックス・ドライバ／Direct X グラフィックス・ドライバ即ちDirect Xは以下のＡＧＰ
機能を実行する。 ・アプリケーションが用いるために、ＡＧＰデバイス・
メモリのページを予約する。
【０１４２】・予約したデバイス・メモリのページを引
き渡す(commit)ことにより、システム・メモリを割り当
てる。 ・予約したデバイス・メモリのページを回収する(uncom
mit)ことにより、システム・メモリの割り当てを解除す
る。 ・ＡＧＰデバイス・メモリの以前に予約したページを解
放する。 ・情報が引き渡されたメモリを獲得する。 ＡＧＰに適用されるグラフィックス・ドライバおよびDi
rect Xドライバのファンクショナリティに関するこれ以
上の詳細については、マイクロソフトのＡＧＰソフトウ
エア機能仕様書を参照されたい。ＡＧＰに適用されるグ
ラフィックス・ドライバおよびDirect Xドライバのファ
ンクショナリティに関するこれ以上の詳細については、
マイクロソフトのＡＧＰソフトウエア機能仕様書を参照
されたい。
【０１４３】以上のように、本発明は、その目的を達成
し、前述の結果(end)および利点、ならびにその他の本
発明特有の利点を得るのに十分に適合したものである。
特定の好適な実施形態を参照しながら本発明を図示し、
説明し、定義したが、かかる参照は、本発明に対する限
定を暗示するものではなく、かかる限定を何ら推論する
ものでもない。本発明は、当業者には想起されるよう
に、その形態および機能において、かなりの変更、変
形、および均等物が可能である。図示し記載した本発明
の好適な実施形態は例示に過ぎず、本発明の範囲を網羅
するものではない。したがって、本発明は、あらゆる観
点において均等物を最大限認める、特許請求の範囲の精
神および範囲によってのみ限定されることを意図するも
のである。
【図面の簡単な説明】
【図１】従来技術のコンピュータ・システムの概略ブロ
ック図。
【図２】本発明によるコンピュータ・システムの概略ブ
ロック図。
【図３】図２のコンピュータ・システムによる、本発明
の実施形態の概略機能ブロック図。
【図４】本発明による、コンピュータ・システムのメモ
リ・マップ、ＧＡＲＴテーブルおよびＧＡＲＴテーブル
・エントリの概略図。
【図５】本発明による概略機能ブロック図およびメモリ
・マップ。
【図６】本発明による一実施形態の動作の概略フロー・
チャート。
【図７】ＡＧＰ単一レベル・アドレス変換のメモリ・マ
ップおよびＡＧＰ二レベル・アドレス変換のメモリ・マ
ップの概略図。
【図８】図７によるＡＧＰ単一レベル・アドレス変換の
概略機能ブロック図。
【図９】単一レベル変換において、ページ・オフセット
に必要なビットを示すテーブル。
【図１０】単一レベル・アドレス・リマッピングの概略
フロー・チャート。
【図１１】図１０のＢによるＡＧＰ二レベル・アドレス
変換の概略機能ブロック図。
【図１２】二レベル変換において、ディレクトリおよび
ページ・オフセットに必要なビットを示すテーブル。
【図１３】二レベル・アドレス・リマッピングの概略フ
ロー・チャート。
【図１４】本発明によるＧＡＲＴテーブルのメモリ・マ
ップの概略図。
【図１５】本発明による、ＧＡＲＴディレクトリ内のエ
ントリ、ＧＡＲＴテーブル・エントリのページおよびＡ
ＧＰメモリのメモリ・マップの概略図。
【図１６】最大ＧＡＲＴテーブル・サイズとＡＧＰメモ
リのサイズとの関係を示すテーブル。
【図１７】ＡＧＰ論理アーキテクチャの概略機能ブロッ
ク図。
【図１８】図１７のＡＧＰ機能ブロック図よび本発明の
一実施形態によるレジスタを概略的に示すテーブル。
【図１９】本発明による、図１８のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２０】本発明による、図１８のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２１】図１７のＡＧＰ機能ブロック図および本発明
の一実施形態によるレジスタを概略的に示すテーブル。
【図２２】本発明による、図２１のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２３】本発明による、図２１のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２４】本発明による、図２１のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２５】本発明による、図２１のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２６】本発明による、図２１のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２７】本発明による、図２１のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２８】本発明による、図２１のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図２９】本発明による、図２１のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３０】本発明による、図２１のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３１】本発明による、図２１のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３２】本発明による、図２１のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３３】本発明による、図２１のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３４】図１７のＡＧＰ機能ブロック図および本発明
の一実施形態による、メモリ・マップ・レジスタを概略
的に示すテーブル。
【図３５】本発明による、図３４のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３６】本発明による、図３４のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３７】本発明による、図３４のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３８】本発明による、図３４のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図３９】本発明による、図３４のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４０】本発明による、図３４のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４１】本発明による、図３４のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４２】本発明による、図３４のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４３】本発明による、図３４のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４４】本発明による、図３４のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４５】本発明による、図３４のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４６】本発明による、図３４のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４７】本発明による、図３４のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図４８】本発明の一実施形態による、ＧＡＲＴテーブ
ル・エントリをキャッシュする場合の概略メモリ・マッ
プ。
【図４９】本発明の一実施形態による、ＧＡＲＴテーブ
ル・エントリをプリフェッチする場合の概略メモリ・マ
ップ。
【図５０】図１７のＡＧＰ機能ブロック図および本発明
の一実施形態による、ＡＧＰグラフィックス・コントロ
ーラのコンフィギュレーション・レジスタを概略的に示
すテーブル。
【図５１】本発明による、図１７のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図５２】本発明による、図１７のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図５３】本発明による、図１７のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図５４】本発明による、図１７のＡＧＰレジスタ内で
用いられるビットの機能的記述を示すテーブル。
【図５５】本発明による、ＡＧＰに対する最良、典型
的、および最悪の場合のレイテンシを示すテーブル。
【図５６】ＡＧＰソフトウエア・アーキテクチャの概略
機能ブロック図。
【図５７】ＧＡＲＴミニポート・ドライバが提供するソ
フトウエア・サービスを示すテーブル。
【図５８】ＧＡＲＴミニポート・ドライバが提供するソ
フトウエア・サービスを示すテーブル。
【図５９】ＧＡＲＴミニポート・ドライバが提供するソ
フトウエア・サービスを示すテーブル。
【図６０】ＧＡＲＴミニポート・ドライバが提供するソ
フトウエア・サービスを示すテーブル。
【図６１】ＧＡＲＴミニポート・ドライバが提供するソ
フトウエア・サービスを示すテーブル。
【図６２】ＧＡＲＴミニポート・ドライバが提供するソ
フトウエア・サービスを示すテーブル。
【図６３】ＧＡＲＴミニポート・ドライバに使用可能な
ソフトウエア・サービスを示すテーブル。
【図６４】ＧＡＲＴミニポート・ドライバに使用可能な
ソフトウエア・サービスを示すテーブル。
【符号の説明】
１０３ ホスト・バス １０５ メモリ・バス １０９ 一次ＰＣＩバス １１１ ＳＣＳＩバス １１３ ＥＩＳＡ／ＩＳＡバス １１９ ローカル・エリア・ネットワーク １２１ 電話回線 ２００ コンピュータ・システム ２０４ コア・ロジック・チップセット ２０７ ＡＧＰバス ３０２ ＣＰＵホスト・バス・インターフェースおよ
びキュー ３０４ メモリ・インターフェースおよび制御部 ３０６ ホスト／ＰＣＩブリッジ ３０９，３１１ コア・ロジック・バス ３１８ ＡＧＰロジック ３２２ キャシュ ４０２ 論理メモリ・マップ ４１２ａ，４１２ｂ，４１２ｃ ＡＧＰメモリ・ペー
ジ ４１４ ＧＡＲＴテーブル ４１６ ベース・アドレス ４１８ ＧＡＲＴテーブル・エントリ ４２２ リンク・ビット
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ (72)発明者 ロバート・シー・エリオット アメリカ合衆国テキサス州77069，ヒュー ストン，チャンピオンズ・センター・ドラ イブ 13222

Claims (41)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータ・プロセッサおよびメモリ
    を、加速グラフィックス・ポート（ＡＧＰ）プロセッサ
    に接続するコア・ロジック・チップセットを有するコン
    ピュータ・システムであって、 ソフトウエア命令を実行し、グラフィックス・データを
    発生するシステム・プロセッサと、 複数の記憶バイトから成るアドレス可能メモリ空間を有
    するシステム・メモリであって、前記複数の記憶バイト
    の各々が一意のアドレスを有する、前記システム・メモ
    リと、 前記ソフトウエア命令および前記グラフィックス・デー
    タが、前記システム・メモリの前記複数の記憶バイトの
    いくつかに格納され、前記グラフィックス・データが複
    数のグラフィックス・データのページに格納され、前記
    複数のグラフィックス・データのページの各々が、前記
    複数の記憶バイトの内ある数の記憶バイトを含み、 加速グラフィックス・ポート（ＡＧＰ）プロセッサであ
    って、前記グラフィックス・データから、ビデオ・ディ
    スプレイ上に表示するためのビデオ表示データを発生す
    る前記ＡＧＰプロセッサと、 コア・ロジック・チップセットであって、 前記システム・プロセッサを前記システム・メモリに接
    続するための第１のインターフェース・ロジックと、 前記システム・プロセッサおよび前記システム・メモリ
    を前記ＡＧＰプロセッサに接続するための第２のインタ
    ーフェース・ロジックと、 前記コア・ロジック・チップセットが、キャッシュ・メ
    モリとを有する前記コア・ロジック・チップセットと、 複数のエントリを有するグラフィックス・アドレス・リ
    マッピング・テーブル（ＧＡＲＴテーブル）であって、
    前記複数のＧＡＲＴテーブル・エントリの各々が、前記
    複数のグラフィックス・データのページの対応する１つ
    へのアドレス・ポインタと、前記複数のＧＡＲＴテーブ
    ル・エントリの内選択した複数のエントリが関係がある
    か否かについて判定を行なうためのリンク・ビットとを
    備える、前記ＧＡＲＴテーブルと、を含み、 前記コア・ロジック・チップセットが、前記複数のＧＡ
    ＲＴテーブル・エントリのうち前記選択した複数のエン
    トリを読み出し、前記選択したエントリのうち第１のエ
    ントリを前記キャッシュ・メモリに格納し、そのリンク
    ・ビットがセットされているか否かについて判定を行
    い、前記選択したエントリのうち前記第１のエントリの
    リンク・ビットがセットされている場合、前記選択した
    エントリの次のエントリを前記キャッシュ・メモリに格
    納し、そのリンク・ビットがセットされている場合、そ
    のリンク・ビットの１つがセットされていないと判定さ
    れるまで、前記選択されたエントリのうち後続のエント
    リを前記キャッシュ・メモリに格納し、 前記コア・ロジック・チップセットが、前記キャッシュ
    ・メモリに格納されている前記複数のＧＡＲＴテーブル
    ・エントリの前記選択した複数のエントリを用いて、前
    記システム・メモリ内に格納されている前記グラフィッ
    クス・データの第１部分の関連するページを示し、前記
    グラフィックス・データの前記第１部分の前記関連する
    ページが、前記コア・ロジック・チップセットによって
    読み出され、かつ隣接するＡＧＰデバイス・アドレス空
    間内に再配列されて、前記ＡＧＰプロセッサが前記ビデ
    オ表示データを発生する際に用いられる、ことを特徴と
    するコンピュータ・システム。
  2. 【請求項２】 請求項１記載のコンピュータ・システム
    において、前記コア・ロジックが、更に、前記システム
    ・プロセッサおよび前記システム・メモリを、周辺素子
    相互接続（ＰＣＩ）バス上の入出力デバイスに接続する
    ための、第３のインターフェース・ロジックを有するこ
    とを特徴とするコンピュータ・システム。
  3. 【請求項３】 請求項２記載のコンピュータ・システム
    において、前記コア・ロジックが、更に、前記ＡＧＰプ
    ロセッサを前記ＰＣＩバスに接続するための第４のイン
    ターフェース・ロジックを有することを特徴とするコン
    ピュータ・システム。
  4. 【請求項４】 請求項１記載のコンピュータ・システム
    において、前記システム・プロセッサが複数のシステム
    ・プロセッサであることを特徴とするコンピュータ・シ
    ステム。
  5. 【請求項５】 請求項１記載のコンピュータ・システム
    であって、更に、前記ＡＧＰプロセッサに接続されたロ
    ーカル・フレーム・バッファ・メモリを備え、該ローカ
    ル・フレーム・バッファが、前記システム・メモリから
    の前記グラリックス・データの第２部分を格納すること
    を特徴とするコンピュータ・システム。
  6. 【請求項６】 請求項５記載のコンピュータ・システム
    において、前記ローカル・フレーム・バッファ・メモリ
    が、前記グラフィックス・データの前記第２部分を、隣
    接するＡＧＰデバイス・アドレス空間に格納し、前記Ａ
    ＧＰプロセッサが、前記キャッシュ・メモリ内に格納さ
    れている前記ＧＡＲＴテーブル・エントリを用いること
    によって、前記隣接するＡＧＰデバイス・アドレス空間
    内の前記グラフィックス・データの前記第１部分にアク
    セスし、更に前記ローカル・フレーム・バッファ・メモ
    リからの前記グラフィックス・データの前記第２部分に
    アクセスすることを特徴とするコンピュータ・システ
    ム。
  7. 【請求項７】 請求項６記載のコンピュータ・システム
    において、前記グラフィックス・プロセッサが、前記隣
    接するＡＧＰデバイス・アドレス空間内の前記グラフィ
    ックス・データの前記第１および第２部分を読み出すこ
    とを特徴とするコンピュータ・システム。
  8. 【請求項８】 請求項１記載のコンピュータ・システム
    において、前記複数のグラフィックス・データのページ
    を、非隣接および不規則な順序で、前記システム・メモ
    リに格納することを特徴とするコンピュータ・システ
    ム。
  9. 【請求項９】 請求項１記載のコンピュータ・システム
    において、前記複数のＧＡＲＴテーブル・エントリを、
    前記システム・メモリ内に格納することを特徴とするコ
    ンピュータ・システム。
  10. 【請求項１０】 請求項１記載のコンピュータ・システ
    ムにおいて、前記複数のＧＡＲＴテーブル・エントリ
    を、前記システム・メモリ内の複数のＧＡＲＴテーブル
    ・エントリのページに格納することを特徴とするコンピ
    ュータ・システム。
  11. 【請求項１１】 請求項１０記載のコンピュータ・シス
    テムにおいて、前記複数のＧＡＲＴテーブル・エントリ
    のページを、非隣接および不規則な順序で、前記システ
    ム・メモリに格納することを特徴とするコンピュータ・
    システム。
  12. 【請求項１２】 請求項１１記載のコンピュータ・シス
    テムであって、更に、複数のエントリを有するＧＡＲＴ
    ディレクトリを備え、前記複数のＧＡＲＴディレクトリ
    ・エントリの各々が、前記複数のＧＡＲＴテーブル・エ
    ントリのページの内対応する１つへのアドレス・ポイン
    タを備え、前記コア・ロジック・チップセットが、前記
    複数のＧＡＲＴディレクトリ・エントリを用いて、前記
    複数のＧＡＲＴテーブル・エントリのページを前記シス
    テム・メモリ内に配置することを特徴とするコンピュー
    タ・システム。
  13. 【請求項１３】 請求項１記載のコンピュータ・システ
    ムにおいて、前記複数のグラフィックス・データのペー
    ジの各々における前記複数の記憶バイトの数が、４０９
    ６バイトであることを特徴とするコンピュータ・システ
    ム。
  14. 【請求項１４】 請求項１記載のコンピュータ・システ
    ムにおいて、前記コア・ロジック・チップセットが、少
    なくとも１つの集積回路であることを特徴とするコンピ
    ュータ・システム。
  15. 【請求項１５】 請求項１４記載のコンピュータ・シス
    テムにおいて、前記少なくとも１つの集積回路のコア・
    ロジック・チップセットが、少なくとも１つの特定用途
    集積回路であることを特徴とするコンピュータ・システ
    ム。
  16. 【請求項１６】 請求項１４記載のコンピュータ・シス
    テムにおいて、前記少なくとも１つの集積回路のコア・
    ロジック・チップセットが、少なくとも１つのプログラ
    ム可能ロジック・アレイ集積回路であることを特徴とす
    るコンピュータ・システム。
  17. 【請求項１７】 請求項１記載のコンピュータ・システ
    ムであって、更に、ビデオ・ディスプレイを備えること
    を特徴とするコンピュータ・システム。
  18. 【請求項１８】 請求項１記載のコンピュータ・システ
    ムであって、更に、ネットワーク・インターフェース・
    カード、ハード・ディスク、フロッピ・ディスク・ドラ
    イブ、モデム、キーボード、およびマウスを備えること
    を特徴とするコンピュータ・システム。
  19. 【請求項１９】 請求項１記載のコンピュータ・システ
    ムであって、更に、直列ポート、並列ポート、キーボー
    ドおよびリアル・タイム・クロックを備えることを特徴
    とするコンピュータ・システム。
  20. 【請求項２０】 請求項１記載のコンピュータ・システ
    ムであって、更に、リード・オンリ・メモリ基本入出力
    システム（ＲＯＭ ＢＩＯＳ）、不揮発性ランダム・ア
    クセス・メモリ（ＮＶＲＡＭ）、テープ・ドライブおよ
    びＣＤＲＯＭドライブを備えることを特徴とするコンピ
    ュータ・システム。
  21. 【請求項２１】 コンピュータ・プロセッサおよびメモ
    リを加速グラフィックス・ポート（ＡＧＰ）バスおよび
    周辺素子相互接続（ＰＣＩ）バスに接続するコア・ロジ
    ック・チップセットを有するコンピュータ・システムで
    あって、 ホスト・バスに接続された中央演算装置と、 ランダム・アクセス・メモリ・バスに接続されたランダ
    ム・アクセス・メモリと、 キャッシュ・メモリを有し、前記ホスト・バスと前記ラ
    ンダム・アクセス・メモリ・バスとに接続されたコア・
    ロジック・チップセットと、を含み、 前記コア・ロジック・チップセットが、前記ホスト・バ
    スと前記ランダム・アクセス・メモリ・バスとの間の第
    １のインターフェース・ブリッジ、前記ホスト・バスと
    第１の周辺素子相互接続（ＰＣＩ）バスとの間の第２の
    インターフェース・ブリッジ、および前記ランダム・ア
    クセス・メモリ・バスと前記第１のＰＣＩバスとの間の
    第３のインターフェース・ブリッジとして構成され、 前記コア・ロジック・チップセットが、前記ホスト・バ
    スと加速グラフィクス・ポート（ＡＧＰ）バスとの間の
    第４のインターフェース・ブリッジとして構成され、 前記コア・ロジック・チップセットが、前記ランダム・
    アクセス・メモリ・バスと前記ＡＧＰバスとの間の第５
    のインターフェース・ブリッジとして構成され、 前記コア・ロジック・チップセットが、前記ランダム・
    アクセス・メモリに格納されている複数のエントリを有
    するグラフィックス・アドレス・リマッピング・テーブ
    ル（ＧＡＲＴテーブル）を用い、前記複数のＧＡＲＴテ
    ーブル・エントリの各々が、前記ランダム・アクセス・
    メモリに格納された前記複数のグラフィックス・データ
    のページの対応する１つへのアドレス・ポインタと、前
    記複数のＧＡＲＴテーブル・エントリの内選択した複数
    のエントリが関係付けられているか否かについて判定を
    行なうためのリンク・ビットとを備え、 前記コア・ロジック・チップセットが、前記ランダム・
    アクセス・メモリに格納されている前記複数のＧＡＲＴ
    テーブル・エントリの内前記選択した複数のエントリを
    読み出し、前記コア・ロジック・チップセットが、前記
    選択したエントリの内第１のエントリを前記キャッシュ
    ・メモリに格納し、そのリンク・ビットがセットされて
    いるか否かについて判定を行い、前記選択したエントリ
    の内前記第１のエントリのリンク・ビットがセットされ
    ている場合、前記選択したエントリの次のエントリを前
    記キャッシュ・メモリに格納し、更にそのリンク・ビッ
    トがセットされている場合、そのリンク・ビットの１つ
    がセットされていないと判定されるまで、前記選択され
    たエントリの内後続のエントリを前記キャッシュ・メモ
    リに格納する、ことを特徴とするコンピュータ・システ
    ム。
  22. 【請求項２２】 請求項２１記載のコンピュータ・シス
    テムにおいて、前記中央演算装置が複数の中央演算装置
    であることを特徴とするコンピュータ・システム。
  23. 【請求項２３】 請求項２１記載のコンピュータ・シス
    テムにおいて、前記複数のグラフィックス・データのペ
    ージを、非隣接および不規則な順序で、前記ランダム・
    アクセス・メモリに格納することを特徴とするコンピュ
    ータ・システム。
  24. 【請求項２４】 請求項２３記載のコンピュータ・シス
    テムにおいて、前記複数のＧＡＲＴテーブル・エントリ
    の各１つが、複数の二進ビットから成り、前記複数のグ
    ラフィックス・データのページの各１つが前記複数のＧ
    ＡＲＴテーブル・エントリの前記各１つに関連付けら
    れ、前記複数の二進ビットの第１数の最上位側ビット
    が、前記複数のグラフィックス・データのページの対応
    する各１つのベース・アドレスから成ることを特徴とす
    るコンピュータ・システム。
  25. 【請求項２５】 請求項２４記載のコンピュータ・シス
    テムにおいて、前記複数の二進ビットの第２数の最下位
    側ビットのあるビットが、前記複数のグラフィックス・
    データのページの対応する各１つに対するリンク・ビッ
    トから成ることを特徴とするコンピュータ・システム。
  26. 【請求項２６】 請求項２１記載のコンピュータ・シス
    テムにおいて、前記複数のＧＡＲＴテーブル・エントリ
    を、前記ランダム・アクセス・メモリの少なくとも１つ
    のページに格納することを特徴とするコンピュータ・シ
    ステム。
  27. 【請求項２７】 請求項２１記載のコンピュータ・シス
    テムにおいて、前記複数のグラフィックス・データのペ
    ージの各々が４０９６バイトであることを特徴とするコ
    ンピュータ・システム。
  28. 【請求項２８】 請求項２１記載のコンピュータ・シス
    テムにおいて、前記中央演算装置が、ソフトウエア命令
    を実行し、前記グラフィックス・データを発生すること
    を特徴とするコンピュータ・システム。
  29. 【請求項２９】 請求項２１記載のコンピュータ・シス
    テムであって、更に、前記グラフィックス・データから
    ビデオ表示データを発生するグラフィックス・プロセッ
    サを備えることを特徴とするコンピュータ・システム。
  30. 【請求項３０】 請求項２１記載のコンピュータ・シス
    テムにおいて、前記コア・ロジック・チップセットが、
    前記ランダム・アクセス・メモリから、前記キャッシュ
    ・メモリに対する前記複数のＧＡＲＴテーブル・エント
    リの内前記選択した複数のエントリをプリフェッチする
    ことを特徴とするコンピュータ・システム。
  31. 【請求項３１】 請求項２９記載のコンピュータ・シス
    テムであって、更に、前記グラフィックス・プロセッサ
    に結合されたローカル・フレーム・バッファ・メモリを
    備え、前記グラフィクス・プロセッサが、前記キャッシ
    ュ・メモリに格納されている前記複数のＧＡＲＴテーブ
    ル・エントリの内前記選択した複数のエントリに基づい
    て、前記ローカル・フレーム・バッファ・メモリに格納
    されているビデオ・データを、前記ランダム・アクセス
    ・メモリから読み出した前記複数のグラフィックス・デ
    ータのページの対応するページと組み合わせ、ビデオ表
    示データを発生することを特徴とするコンピュータ・シ
    ステム。
  32. 【請求項３２】 コンピュータ・システムにおいて、キ
    ャッシュ・メモリに対する複数のグラフィックス・アド
    レス・リマッピング・テーブル（ＧＡＲＴテーブル）エ
    ントリの内、正しい数の選択したエントリを、前記コン
    ピュータ・システムのメモリから動的にフェッチする方
    法であって、 （ａ）コンピュータ・システムのシステム・メモリに、
    複数のグラフィックス・データ・ページをいずれかの順
    序で格納するステップと、 （ｂ）複数のエントリを有するグラフィックス・アドレ
    ス・リマッピング・テーブル（ＧＡＲＴテーブル）であ
    って、前記複数のＧＡＲＴテーブル・エントリの各々
    が、前記システム・メモリに格納されている前記複数の
    グラフィックス・データ・ページの関連するページへの
    アドレス・ポインタと、前記複数のＧＡＲＴテーブル・
    エントリの内所定のエントリを互いに関連付けるために
    用いられるリンク・ビットとから成る前記ＧＡＲＴテー
    ブルを前記システム・メモリに格納するステップと、 （ｃ）前記システム・メモリに格納されている前記複数
    のＧＡＲＴテーブル・エントリの内選択した１つを読み
    出すステップと、 （ｄ）前記システム・メモリから読み出した前記選択し
    た１つのＧＡＲＴテーブル・エントリにおいて、前記リ
    ンク・ビットがセットされているか否かについて判定を
    行なうステップと、 （ｅ）前記システム・メモリから読み出した前記選択し
    た１つのＧＡＲＴテーブル・エントリをキャッシュ・メ
    モリに格納するステップと、 （ｆ）前記リンク・ビットが、前記選択したＧＡＲＴテ
    ーブル・エントリの内直前に読み出した１つにおいてセ
    ットされている場合、前記複数のＧＡＲＴテーブル・エ
    ントリの内次の選択した１つを読み出すことによって、
    ステップ（ｃ）ないしステップ（ｅ）を繰り返すステッ
    プと、から成ることを特徴とする方法。
  33. 【請求項３３】 請求項３２記載の方法であって、更
    に、前記複数のＧＡＲＴテーブル・エントリの内前記選
    択した複数のエントリによって決定される順序で、前記
    複数のグラフィックス・データ・ページを読み出すステ
    ップを含むことを特徴とする方法。
  34. 【請求項３４】 請求項３２記載の方法において、前記
    複数のＧＡＲＴテーブル・エントリの内関連する１つに
    格納されているベース・アドレスと、前記ベース・アド
    レスに加算されるオフセット・アドレスによって、前記
    複数のグラフィックス・データ・ページに格納されてい
    るグラフィックス・データの各バイトに対して、システ
    ム・メモリ・アドレスを決定することを特徴とする方
    法。
  35. 【請求項３５】 請求項３２記載の方法であって、更
    に、アプリケーション・プログラミング・インターフェ
    ースによって、前記複数のＧＡＲＴテーブル・エントリ
    の内少なくとも１つの前記リンク・ビットをセットする
    ステップを含むことを特徴とする方法。
  36. 【請求項３６】 請求項３５記載の方法であって、更
    に、アプリケーション・プログラミング・インターフェ
    ースによって、前記複数のＧＡＲＴテーブル・エントリ
    の内少なくとも１つの前記リンク・ビットを読み出すス
    テップを含むことを特徴とする方法。
  37. 【請求項３７】 請求項３２記載の方法であって、更
    に、コンピュータ・システムの初期化の間に、前記シス
    テムにメモリ位置を割り当て、前記複数のＧＡＲＴテー
    ブル・エントリを格納するステップを含むことを特徴と
    する方法。
  38. 【請求項３８】 コンピュータ・システムにおいて、シ
    ステム・メモリに格納されているランダムな非隣接グラ
    フィックス・データ・ページを、隣接するグラフィック
    ス・デバイス・アドレス空間にリマップする目的のため
    に、キャッシュ・メモリに対する複数のグラフィックス
    ・アドレス・リマッピング・テーブル（ＧＡＲＴテーブ
    ル）エントリの内、正しい数の選択したエントリを、前
    記コンピュータ・システムのメモリから動的にフェッチ
    する方法であって、 （ａ）コンピュータ・システムのシステム・メモリに、
    複数のグラフィックス・データ・ページをいずれかの順
    序で格納するステップと、 （ｂ）複数のエントリを有するグラフィックス・アドレ
    ス・リマッピング・テーブル（ＧＡＲＴテーブル）であ
    って、前記複数のＧＡＲＴテーブル・エントリの各々
    が、前記システム・メモリに格納されている前記複数の
    グラフィックス・データ・ページの関連するページへの
    アドレス・ポインタと、前記複数のＧＡＲＴテーブル・
    エントリの内所定のエントリを互いに関連付けるために
    用いられるリンク・ビットとから成る前記ＧＡＲＴテー
    ブルを前記システム・メモリに格納するステップと、 （ｃ）前記システム・メモリに格納されている前記複数
    のＧＡＲＴテーブル・エントリの内選択した１つを読み
    出すステップと、 （ｄ）前記システム・メモリから読み出した前記選択し
    た１つのＧＡＲＴテーブル・エントリにおいて、前記リ
    ンク・ビットがセットされているか否かについて判定を
    行なうステップと、 （ｅ）前記システム・メモリから読み出した前記選択し
    た１つのＧＡＲＴテーブル・エントリをキャッシュ・メ
    モリに格納するステップと、 （ｆ）前記リンク・ビットが、前記選択したＧＡＲＴテ
    ーブル・エントリの内直前に読み出した１つにおいてセ
    ットされている場合、前記複数のＧＡＲＴテーブル・エ
    ントリの内次の選択した１つを読み出すことによって、
    ステップ（ｃ）ないしステップ（ｅ）を繰り返すステッ
    プと、 （ｇ）前記キャッシュ・メモリに格納されてい
    る前記複数のＧＡＲＴテーブル・エントリの内選択した
    複数のエントリの順序で、前記システム・メモリに格納
    されている前記グラフィックス・データ・ページを読み
    出し、前記読み出したグラフィックス・データ・ページ
    を、隣接するグラフィックス・デバイス・アドレス空間
    に変換するステップと、から成ることを特徴とする方
    法。
  39. 【請求項３９】 請求項３８記載の方法であって、グラ
    フィックス・プロセッサが前記隣接するグラフィックス
    ・デバイス・アドレス空間内の前記グラフィックス・デ
    ータ・ページを読み出すことにより、前記グラフィック
    ス・プロセッサによってビデオ表示データを発生するス
    テップを含むことを特徴とする方法。
  40. 【請求項４０】 請求項３９記載の方法であって、更
    に、 前記グラフィックス・プロセッサによって、前記隣接す
    るグラフィックス・デバイス・アドレス空間内の新たな
    グラフィックス・データ・ページを要求するステップ
    と、 前記キャッシュ・メモリが、前記新たなグラフィックス
    ・データ・ページに関連する、前記複数のＧＡＲＴテー
    ブル・エントリの内前記選択した複数のエントリを収容
    しているか否かについて判定を行なうステップと、 前記キャッシュ・メモリが前記選択した複数のエントリ
    を収容していない場合、ステップ（ｃ）ないしステップ
    （ｆ）によって、前記選択した複数のエントリをフェッ
    チするステップと、 前記キャッシュ・メモリが前記選択した複数のエントリ
    を収容している場合、ステップ（ｇ）を実行するステッ
    プと、を含むことを特徴とする方法。
  41. 【請求項４１】 コンピュータ・プロセッサおよびメモ
    リ、加速グラフィックス・ポート（ＡＧＰ）バス、なら
    びに周辺素子相互接続（ＰＣＩ）バスへの接続に適合し
    たコア・ロジック・チップセットであって、 加速グラフィックス・ポート（ＡＧＰ）要求キューと、 ＡＧＰ回答キューと、 ＡＧＰデータおよび制御ロジックと、 ＡＧＰキャッシュ・メモリと、 ＡＧＰアービタと、 ホスト−周辺素子相互接続（ＰＣＩ）ブリッジと、 ＰＣＩ−ＰＣＩブリッジと、 コンピュータ・システムのランダム・アクセス・メモリ
    への接続に適合したメモリ・インターフェースおよび制
    御ロジックと、 少なくとも１つの中央演算装置が接続されたコンピュー
    タ・システム・ホスト・バスへの接続に適合したホスト
    ・バス・インターフェースと、を含み、 前記ＡＧＰ要求および回答キューが、前記メモリ・イン
    ターフェースおよび制御ロジックに接続され、 前記ＡＧＰデータおよび制御ロジックが、前記メモリお
    よびインターフェース制御ロジックに接続され、 前記ＡＧＰデータおよび制御ロジックがホスト・バス・
    インターフェースに接続され、 前記ホスト−ＰＣＩバス・ブリッジが前記ホスト・バス
    ・インターフェースに接続され、かつコンピュータ・シ
    ステムのＰＣＩバスへの接続に適合し、 前記ＰＣＩ−ＰＣＩブリッジが前記ＡＧＰデータおよび
    制御ロジックに接続され、該ＰＣＩ−ＣＰＩブリッジ
    が、前記ホスト−ＰＣＩバス・ブリッジと前記ＡＧＰデ
    ータおよび制御ロジックとの間で、ＰＣＩ情報トランザ
    クションを転送し、 前記ＡＧＰデータおよび制御ロジックと、前記ＡＧＰア
    ービタが、ＡＧＰデバイスを有するＡＧＰバスへの接続
    に適合したものであり、 前記ＡＧＰデータおよび制御ロジックが、複数のエント
    リを有するグラフィックス・アドレス・リマッピング・
    テーブル（ＧＡＲＴテーブル）を用いるように適合して
    おり、前記複数のエントリの各々が、前記コンピュータ
    ・システムのランダム・アクセス・メモリ内の複数のグ
    ラフィックス・データの１つに対するアドレス・ポイン
    タと、前記複数のＧＡＲＴテーブル・エントリの内選択
    した複数のエントリが互いに関連するか否かについて判
    定を行なうためのリンク・ビットとを備え、 前記ＡＧＰデータおよび制御ロジックが、前記コンピュ
    ータ・メモリのランダム・アクセス・メモリに格納され
    ている前記複数のＧＡＲＴテーブル・エントリの内前記
    選択した複数のエントリを読み出すように適合してお
    り、前記ＡＧＰデータおよび制御ロジックが、前記ＡＧ
    Ｐキャッシュ・メモリに前記選択した複数のエントリの
    内第１のエントリを格納し、そのリンク・ビットがセッ
    トされているか否かについて判定を行い、前記選択した
    エントリの内前記第１のエントリのリンク・ビットがセ
    ットされている場合、前記選択したエントリの次のエン
    トリを前記ＡＧＰキャッシュ・メモリに格納し、そのリ
    ンク・ビットがセットされている場合、そのリンク・ビ
    ットの１つがセットされていないと判定されるまで、前
    記選択されたエントリの内後続のエントリを前記ＡＧＰ
    キャッシュ・メモリに格納する、ことを特徴とするコア
    ・ロジック・チップセット。
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