JPH1092951A - ゲート結合を介した突き抜けトリガによる静電放電保護回路 - Google Patents
ゲート結合を介した突き抜けトリガによる静電放電保護回路Info
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- JPH1092951A JPH1092951A JP8355292A JP35529296A JPH1092951A JP H1092951 A JPH1092951 A JP H1092951A JP 8355292 A JP8355292 A JP 8355292A JP 35529296 A JP35529296 A JP 35529296A JP H1092951 A JPH1092951 A JP H1092951A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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Abstract
(57)【要約】
【課題】 トリガ電圧を、ＣＭＯＳ装置のゲート酸化物
層の絶縁破壊電圧以下に下げて、ＥＳＤ保護回路がそれ
自身破損する前にＣＭＯＳ装置に対する保護を提供でき
るようにする。 【解決手段】 ＮＭＯＳトランジスタの突き抜け電圧
を、ＮＭＯＳトランジスタのチャネル長さＬ及びゲート
電圧ＶG を変えることで、所定レベルに調節する。ＩＣ
パッドに静電放電（ＥＳＤ）による負荷が生じたとき
は、ＮＭＯＳトランジスタは突き抜け故にブレークダウ
ンし、横方向シリコン制御式整流器をトリガする。かく
してＥＳＤ電圧のトリガ電圧を、ＮＭＯＳトランジスタ
の突き抜け電圧に下げることができる。従ってＩＣパッ
ドのＥＳＤによる負荷を、静電放電保護回路の導通によ
りバイパスし、内部回路をＥＳＤ破損から保護する。
層の絶縁破壊電圧以下に下げて、ＥＳＤ保護回路がそれ
自身破損する前にＣＭＯＳ装置に対する保護を提供でき
るようにする。 【解決手段】 ＮＭＯＳトランジスタの突き抜け電圧
を、ＮＭＯＳトランジスタのチャネル長さＬ及びゲート
電圧ＶG を変えることで、所定レベルに調節する。ＩＣ
パッドに静電放電（ＥＳＤ）による負荷が生じたとき
は、ＮＭＯＳトランジスタは突き抜け故にブレークダウ
ンし、横方向シリコン制御式整流器をトリガする。かく
してＥＳＤ電圧のトリガ電圧を、ＮＭＯＳトランジスタ
の突き抜け電圧に下げることができる。従ってＩＣパッ
ドのＥＳＤによる負荷を、静電放電保護回路の導通によ
りバイパスし、内部回路をＥＳＤ破損から保護する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に集積回路に
おける静電放電破壊を防ぐ技術に関し、特にゲート結合
を介した突き抜けによりトリガする静電放電保護回路に
関する。
おける静電放電破壊を防ぐ技術に関し、特にゲート結合
を介した突き抜けによりトリガする静電放電保護回路に
関する。
【０００２】
【従来の技術】静電放電（「Ｅｌｅｃｔｒｏ−Ｓｔａｔ
ｉｃ Ｄｉｓｃｈａｒｇｅ」以下、ＥＳＤと称する）
は、半導体集積回路（ＩＣ）装置を取り扱う際に生じる
一般的な現象である。静電荷は様々な理由で蓄積し、Ｉ
Ｃ装置に破壊的な影響を生じることがある。破損は、一
般にＩＣ製作のテスト段階中、ＩＣの回路基板への組立
て中、並びにＩＣを設置した装置の使用中に生じること
がある。電子装置においてＥＳＤ保護が不十分なために
１つのＩＣが破損すると、その電子装置の設計機能の一
部ないし時にはそのすべてを損なうことがある。従っ
て、半導体ＩＣのＥＳＤ保護は、装置の信頼性の問題で
る。
ｉｃ Ｄｉｓｃｈａｒｇｅ」以下、ＥＳＤと称する）
は、半導体集積回路（ＩＣ）装置を取り扱う際に生じる
一般的な現象である。静電荷は様々な理由で蓄積し、Ｉ
Ｃ装置に破壊的な影響を生じることがある。破損は、一
般にＩＣ製作のテスト段階中、ＩＣの回路基板への組立
て中、並びにＩＣを設置した装置の使用中に生じること
がある。電子装置においてＥＳＤ保護が不十分なために
１つのＩＣが破損すると、その電子装置の設計機能の一
部ないし時にはそのすべてを損なうことがある。従っ
て、半導体ＩＣのＥＳＤ保護は、装置の信頼性の問題で
る。
【０００３】ＥＳＤによる負荷モデルはＩＣの製作中な
いし取扱中にＩＣがさらされる一般的な放電パルスの再
生に基づいたものである。人体モデル（ＨＢＭ）、機械
モデル（ＭＭ）及び荷電装置モデル（ＣＤＭ）として知
られる３つの基準モデルが開発されている。人体モデル
は米軍基準ＭＩＬ−ＳＴＤ８８３、方法３０１５．６に
述べられている。この軍の基準は静電気を保有する人間
がＩＣ装置のリードピンにふれたときにＩＣ装置に生じ
る静電応力をモデルにしている。機械モデルは業界基準
ＥＩＡＪ−ＩＣ−１２１に記載されており、静電気を保
有する機械がＩＣ装置のリードピンと接触したときにＩ
Ｃ装置上で生じる静電応力を記述している。荷電装置モ
デルは、静電気が既に蓄積されたＩＣ装置を、その取扱
中に接地したときに生じる静電放電の電気パルスを記述
するものである。
いし取扱中にＩＣがさらされる一般的な放電パルスの再
生に基づいたものである。人体モデル（ＨＢＭ）、機械
モデル（ＭＭ）及び荷電装置モデル（ＣＤＭ）として知
られる３つの基準モデルが開発されている。人体モデル
は米軍基準ＭＩＬ−ＳＴＤ８８３、方法３０１５．６に
述べられている。この軍の基準は静電気を保有する人間
がＩＣ装置のリードピンにふれたときにＩＣ装置に生じ
る静電応力をモデルにしている。機械モデルは業界基準
ＥＩＡＪ−ＩＣ−１２１に記載されており、静電気を保
有する機械がＩＣ装置のリードピンと接触したときにＩ
Ｃ装置上で生じる静電応力を記述している。荷電装置モ
デルは、静電気が既に蓄積されたＩＣ装置を、その取扱
中に接地したときに生じる静電放電の電気パルスを記述
するものである。
【０００４】サブミクロンスケールのＩＣの製作傾向か
ら見ると、ＥＳＤによる負荷に対するＣＭＯＳ ＩＣの
脆弱性は、軽ドープドレイン（ＬＤＤ）構造やケイ化物
拡散被覆などの先進的な製造工程により、大きく改善さ
れている。サブミクロンの半導体装置を実用可能にする
程度の静電放電保護を簡易に実現するために、横方向シ
リコン制御式整流器（ＬＳＣＲ）が、ＥＳＤ保護回路の
主要部として採用されている。例えばＲ．Ｎ．Ｒｏｕｎ
ｔｒｅｅ等による「Ａ Ｐｒｏｃｅｓｓ−Ｔｏｌｅｒａ
ｎｔ Ｉｎｐｕｔ Ｐｒｏｔｅｃｔｉｏｎ Ｃｉｒｃｕ
ｉｔ ＦｏｒＡｄｖａｎｃｅｄ ＣＭＯＳ Ｐｒｏｃｅ
ｓｓｅｓ」が、ＥＯＳ／ＥＳＤシンポジウム抄録ＥＯＳ
−１０、ｐｐ．２０１−２０５、１９８８年、として提
案されている。
ら見ると、ＥＳＤによる負荷に対するＣＭＯＳ ＩＣの
脆弱性は、軽ドープドレイン（ＬＤＤ）構造やケイ化物
拡散被覆などの先進的な製造工程により、大きく改善さ
れている。サブミクロンの半導体装置を実用可能にする
程度の静電放電保護を簡易に実現するために、横方向シ
リコン制御式整流器（ＬＳＣＲ）が、ＥＳＤ保護回路の
主要部として採用されている。例えばＲ．Ｎ．Ｒｏｕｎ
ｔｒｅｅ等による「Ａ Ｐｒｏｃｅｓｓ−Ｔｏｌｅｒａ
ｎｔ Ｉｎｐｕｔ Ｐｒｏｔｅｃｔｉｏｎ Ｃｉｒｃｕ
ｉｔ ＦｏｒＡｄｖａｎｃｅｄ ＣＭＯＳ Ｐｒｏｃｅ
ｓｓｅｓ」が、ＥＯＳ／ＥＳＤシンポジウム抄録ＥＯＳ
−１０、ｐｐ．２０１−２０５、１９８８年、として提
案されている。
【０００５】
【発明が解決しようとする課題】しかし、サブミクロン
半導体装置のＥＳＤ保護回路に使用する横方向ＳＣＲに
は、１つの固有の制約的な設計要因が存在する。サブミ
クロンＣＭＯＳ装置での横方向ＳＣＲのトリガ電圧は３
０ボルト以上であるが、０．６−０．８ミクロンの分解
能を有するＣＭＯＳ製作工程により製作されるゲート酸
化物層の一般的な厚さは約１５０ないし２００オングス
トロームである。一般的なＳｉＯ2 材料における絶縁破
壊が１０ＭＶ／ｃｍであることを考慮すると、それらの
サブミクロンＣＭＯＳ装置におけるゲート酸化物層は、
例えば０．５ミクロンの分解能により製作されている場
合、約１５−２０ボルトの電圧で破壊される。更に、１
０５オングストロームのゲート酸化物の厚さを有するＣ
ＭＯＳ技術については、ゲート酸化物を通した測定可能
なＦｌｏｗｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流（酸化
膜中に強電界が印可されている場合に生じるトンネル電
流の一つ）は、７Ｖ前後で始まり、絶縁破壊は１４．５
Ｖで生じる。従ってトリガ電圧をＣＭＯＳ装置のゲート
酸化物層の絶縁破壊電圧以下に下げて、ＥＳＤ保護回路
がそれ自身破損する前にＣＭＯＳ装置に対する保護を提
供できるようにする必要がある。
半導体装置のＥＳＤ保護回路に使用する横方向ＳＣＲに
は、１つの固有の制約的な設計要因が存在する。サブミ
クロンＣＭＯＳ装置での横方向ＳＣＲのトリガ電圧は３
０ボルト以上であるが、０．６−０．８ミクロンの分解
能を有するＣＭＯＳ製作工程により製作されるゲート酸
化物層の一般的な厚さは約１５０ないし２００オングス
トロームである。一般的なＳｉＯ2 材料における絶縁破
壊が１０ＭＶ／ｃｍであることを考慮すると、それらの
サブミクロンＣＭＯＳ装置におけるゲート酸化物層は、
例えば０．５ミクロンの分解能により製作されている場
合、約１５−２０ボルトの電圧で破壊される。更に、１
０５オングストロームのゲート酸化物の厚さを有するＣ
ＭＯＳ技術については、ゲート酸化物を通した測定可能
なＦｌｏｗｅｒ−Ｎｏｒｄｈｅｉｍトンネル電流（酸化
膜中に強電界が印可されている場合に生じるトンネル電
流の一つ）は、７Ｖ前後で始まり、絶縁破壊は１４．５
Ｖで生じる。従ってトリガ電圧をＣＭＯＳ装置のゲート
酸化物層の絶縁破壊電圧以下に下げて、ＥＳＤ保護回路
がそれ自身破損する前にＣＭＯＳ装置に対する保護を提
供できるようにする必要がある。
【０００６】従って本発明の目的は、ＩＣ入力パッドな
いし出力パッドに配置して、接続する内部回路をＥＳＤ
破損から保護する低トリガ電圧を有する突き抜けトリガ
による静電放電保護回路を提供することである。
いし出力パッドに配置して、接続する内部回路をＥＳＤ
破損から保護する低トリガ電圧を有する突き抜けトリガ
による静電放電保護回路を提供することである。
【０００７】
【課題を解決するための手段および作用・効果】本発明
では上記の目的を、ＩＣパッドに配設して集積回路内の
内部回路をＥＳＤ破損から保護する静電放電保護回路を
提供することで達成する。この静電放電保護回路は、Ｐ
形シリコン基板と、Ｐ形シリコン基板の厚み方向に形成
されたＮウェル領域と、該Ｎウェル領域に形成され前記
ＩＣパッドと電気的に接続されるＰ形ドープ領域と、Ｎ
形ドープ領域と、ゲート構造と、制御回路とを備えるこ
とを特徴とする。ここで、Ｎ形ドープ領域は、集積回路
の回路接地に電気的に接続するために、前記Ｐ形シリコ
ン基板上に前記Ｎウェル領域と所定間隔あけて形成さ
れ、前記Ｐ形ドープ領域，前記Ｎウェル領域，前記Ｐ形
シリコン基板と共にシリコン制御式整流器を形成する。
また、ゲート構造は、前記Ｎウェル領域と前記Ｎ形ドー
プ領域間の前記Ｐ形シリコン基板上に形成され、前記Ｎ
形ドープ領域，前記Ｎウェル領域と共にトランジスタを
形成する。更に、制御回路は、該ゲート構造にゲート電
圧を与えるものであって、前記トランジスタの突き抜け
電圧を前記所定間隔および前記ゲート電圧により決定す
る。
では上記の目的を、ＩＣパッドに配設して集積回路内の
内部回路をＥＳＤ破損から保護する静電放電保護回路を
提供することで達成する。この静電放電保護回路は、Ｐ
形シリコン基板と、Ｐ形シリコン基板の厚み方向に形成
されたＮウェル領域と、該Ｎウェル領域に形成され前記
ＩＣパッドと電気的に接続されるＰ形ドープ領域と、Ｎ
形ドープ領域と、ゲート構造と、制御回路とを備えるこ
とを特徴とする。ここで、Ｎ形ドープ領域は、集積回路
の回路接地に電気的に接続するために、前記Ｐ形シリコ
ン基板上に前記Ｎウェル領域と所定間隔あけて形成さ
れ、前記Ｐ形ドープ領域，前記Ｎウェル領域，前記Ｐ形
シリコン基板と共にシリコン制御式整流器を形成する。
また、ゲート構造は、前記Ｎウェル領域と前記Ｎ形ドー
プ領域間の前記Ｐ形シリコン基板上に形成され、前記Ｎ
形ドープ領域，前記Ｎウェル領域と共にトランジスタを
形成する。更に、制御回路は、該ゲート構造にゲート電
圧を与えるものであって、前記トランジスタの突き抜け
電圧を前記所定間隔および前記ゲート電圧により決定す
る。
【０００８】更に本発明では上記の目的を、ＩＣパッド
に配設して集積回路内の内部回路をＥＳＤ破損から保護
する静電放電保護回路を提供することで達成する。この
保護回路は、Ｎ形シリコン基板と、Ｎ形シリコン基板の
厚み方向に形成されたＰウェル領域と、該Ｎ形シリコン
基板に形成され、前記ＩＣパッドと電気的に接続される
Ｐ形ドープ領域と、Ｎ形ドープ領域と、ゲート構造と、
制御回路とか備える。Ｎ形ドープ領域は、集積回路の回
路接地に電気的に接続するために、前記Ｐウェル領域内
に前記Ｎ形シリコン基板の境界から所定間隔あけて形成
され、前記Ｐ形ドープ領域，前記Ｎ形シリコン基板，前
記Ｐウェル領域と共にシリコン制御式整流器を形成す
る。また、ゲート構造は、前記Ｐウェル領域と前記Ｎ形
シリコン基板との間の前記Ｐウェル領域に形成され、前
記Ｎ形ドープ領域，前記Ｎ形シリコン基板と共にトラン
ジスタを形成する。更に、制御回路は、該ゲート構造に
ゲート電圧を与えるものであって、前記トランジスタの
突き抜け電圧を前記所定間隔および前記ゲート電圧によ
り決定する。
に配設して集積回路内の内部回路をＥＳＤ破損から保護
する静電放電保護回路を提供することで達成する。この
保護回路は、Ｎ形シリコン基板と、Ｎ形シリコン基板の
厚み方向に形成されたＰウェル領域と、該Ｎ形シリコン
基板に形成され、前記ＩＣパッドと電気的に接続される
Ｐ形ドープ領域と、Ｎ形ドープ領域と、ゲート構造と、
制御回路とか備える。Ｎ形ドープ領域は、集積回路の回
路接地に電気的に接続するために、前記Ｐウェル領域内
に前記Ｎ形シリコン基板の境界から所定間隔あけて形成
され、前記Ｐ形ドープ領域，前記Ｎ形シリコン基板，前
記Ｐウェル領域と共にシリコン制御式整流器を形成す
る。また、ゲート構造は、前記Ｐウェル領域と前記Ｎ形
シリコン基板との間の前記Ｐウェル領域に形成され、前
記Ｎ形ドープ領域，前記Ｎ形シリコン基板と共にトラン
ジスタを形成する。更に、制御回路は、該ゲート構造に
ゲート電圧を与えるものであって、前記トランジスタの
突き抜け電圧を前記所定間隔および前記ゲート電圧によ
り決定する。
【０００９】
【発明の実施の形態】図１に本発明の１実施例を概略的
な断面図で示す。本発明の一実施例である突き抜けトリ
ガ化ＥＳＤ保護回路は、集積回路の内部回路２に接続し
たＩＣパッド１に配設される。ＥＳＤの負荷がＩＣパッ
ド１に現れると、突き抜けトリガ化ＥＳＤ保護回路は、
ＥＳＤにより結果的に流れる電流を導いて、つまりＥＳ
Ｄによる負荷をバイパスして、内部回路２をＥＳＤ破損
から保護するのである。
な断面図で示す。本発明の一実施例である突き抜けトリ
ガ化ＥＳＤ保護回路は、集積回路の内部回路２に接続し
たＩＣパッド１に配設される。ＥＳＤの負荷がＩＣパッ
ド１に現れると、突き抜けトリガ化ＥＳＤ保護回路は、
ＥＳＤにより結果的に流れる電流を導いて、つまりＥＳ
Ｄによる負荷をバイパスして、内部回路２をＥＳＤ破損
から保護するのである。
【００１０】図１に示すように突き抜けトリガ化ＥＳＤ
保護回路は、内部にＮウェル領域４を形成したＰ形シリ
コン基板３上に作成する。Ｎウェル領域４に隣接してＰ
形シリコン基板３内にオプションとして形成可能なＰウ
ェル領域５を点線で示す。Ｐ形シリコン基板３内に形成
した第１のＰ形ドープ領域６は、ＩＣパッド１に接続す
る。Ｐ形シリコン基板３内に形成する第１のＮ形ドープ
領域７は、距離ＬだけＮウェル領域４から離間して形成
し、回路接地ＶSSに接続する。従って第１のＰ形ドープ
領域６、Ｎウェル領域４、Ｐ形シリコン基板３（ないし
Ｐウェル領域５）及び第１のＮ形ドープ領域７により、
横方向シリコン制御式整流器が形成されることになる。
保護回路は、内部にＮウェル領域４を形成したＰ形シリ
コン基板３上に作成する。Ｎウェル領域４に隣接してＰ
形シリコン基板３内にオプションとして形成可能なＰウ
ェル領域５を点線で示す。Ｐ形シリコン基板３内に形成
した第１のＰ形ドープ領域６は、ＩＣパッド１に接続す
る。Ｐ形シリコン基板３内に形成する第１のＮ形ドープ
領域７は、距離ＬだけＮウェル領域４から離間して形成
し、回路接地ＶSSに接続する。従って第１のＰ形ドープ
領域６、Ｎウェル領域４、Ｐ形シリコン基板３（ないし
Ｐウェル領域５）及び第１のＮ形ドープ領域７により、
横方向シリコン制御式整流器が形成されることになる。
【００１１】ゲート構造１０は、ゲート誘電層上のゲー
ト電極を有し、Ｎウェル領域４と第１のＮ形ドープ領域
７間でＰ形シリコン基板３の一部に重ねられている。従
ってゲート構造１０、Ｎウェル領域４、第１のＮ形ドー
プ領域７は、Ｎ形金属酸化物半導体（ＮＭＯＳ）の電解
効果トランジスタ（ＥＦＴ）を形成する。このＭＯＳＦ
ＥＴのチャネル長さは、第１のＮ形ドープ領域７とＮウ
ェル領域４間の離間距離Ｌとなる。
ト電極を有し、Ｎウェル領域４と第１のＮ形ドープ領域
７間でＰ形シリコン基板３の一部に重ねられている。従
ってゲート構造１０、Ｎウェル領域４、第１のＮ形ドー
プ領域７は、Ｎ形金属酸化物半導体（ＮＭＯＳ）の電解
効果トランジスタ（ＥＦＴ）を形成する。このＭＯＳＦ
ＥＴのチャネル長さは、第１のＮ形ドープ領域７とＮウ
ェル領域４間の離間距離Ｌとなる。
【００１２】制御回路１１は、ゲート電圧ＶG をゲート
構造１０のゲート電極に与えるのに用いられる。ゲート
電圧ＶG と間隔Ｌの両方を利用して、ＮＭＯＳ電界効果
トランジスタの突き抜け電圧を調節する。好適にはＮウ
ェル領域４は、約１ｘ１０16ないし５ｘ１０17 ｃｍ-3
のドープ濃度、１．８ないし２．５μｍの接合深さ、お
よび約１１ないし１３Ｖの接合破壊電圧を有する。従っ
てＶG ＝０Ｖで離間距離Ｌが約１．３μｍから約４μｍ
であれば、破壊（突き抜け）電圧は約８Ｖから１５Ｖに
亘る。ＶG が約１Ｖならば、ＮＭＯＳＦＥＴの破壊電圧
を約６から１０Ｖの範囲に下げることができる。
構造１０のゲート電極に与えるのに用いられる。ゲート
電圧ＶG と間隔Ｌの両方を利用して、ＮＭＯＳ電界効果
トランジスタの突き抜け電圧を調節する。好適にはＮウ
ェル領域４は、約１ｘ１０16ないし５ｘ１０17 ｃｍ-3
のドープ濃度、１．８ないし２．５μｍの接合深さ、お
よび約１１ないし１３Ｖの接合破壊電圧を有する。従っ
てＶG ＝０Ｖで離間距離Ｌが約１．３μｍから約４μｍ
であれば、破壊（突き抜け）電圧は約８Ｖから１５Ｖに
亘る。ＶG が約１Ｖならば、ＮＭＯＳＦＥＴの破壊電圧
を約６から１０Ｖの範囲に下げることができる。
【００１３】更に、第２のＮ形ドープ領域８をＮウェル
領域４内に形成して、電気的に第１のＰ形ドープ領域６
と接続する。第２のＮ形ドープ領域８は、図１に示す位
置に限定されず、Ｎウェル領域４内の任意の位置を利用
することができる。Ｐ形シリコン基板３内に形成する第
２のＰ形ドープ領域９は、第１のＮ形ドープ領域７より
もＮウェル領域４から遠く（離間距離Ｌより隔てて）に
配置して、第１のＮ形ドープ領域７に接続する。
領域４内に形成して、電気的に第１のＰ形ドープ領域６
と接続する。第２のＮ形ドープ領域８は、図１に示す位
置に限定されず、Ｎウェル領域４内の任意の位置を利用
することができる。Ｐ形シリコン基板３内に形成する第
２のＰ形ドープ領域９は、第１のＮ形ドープ領域７より
もＮウェル領域４から遠く（離間距離Ｌより隔てて）に
配置して、第１のＮ形ドープ領域７に接続する。
【００１４】図２は、図１に示す保護回路の１つの等価
回路図を概略的に示すものである。図１によれば、第１
のＰ形ドープ領域６、Ｎウェル領域４、Ｐ形シリコン基
板３はそれぞれ、図２に示すＰＮＰバイポーラ接合トラ
ンジスタＱ1 のエミッタ、ベース、コレクタに相当し、
これらの役割を果たす。また、Ｎウェル領域４、Ｐ形シ
リコン基板３、第１のＮ形ドープ領域７は、それぞれ、
図２に示すＮＰＮバイポーラ接合トランジスタＱ2 のコ
レクタ、ベース、エミッタに相当し、これらの役割を果
たす。トランジスタＱ1 のベースは、トランジスタＱ2
のコレクタと接続され、トランジスタＱ1 のコレクタは
トランジスタＱ2 のベースと接続され、これにより横方
向シリコン制御式整流器を形成する。トランジスタ
Ｑ1 、Ｑ2 のエミッタは、ＩＣパッド１と回路接地ＶSS
にそれぞれ接続される。更にＮＭＯＳトランジスタＭ1
のドレイン、ゲート、ソースを、Ｎウェル領域４（ない
し第２のＮ形ドープ領域８）、ゲート構造１０、第１の
Ｎ形ドープ領域７により、それぞれ形成する。図２に示
すように２つの抵抗器ＲｎとＲｐは、Ｎウェル領域４と
Ｐ形シリコン基板３のそれぞれ広がり抵抗を示してい
る。
回路図を概略的に示すものである。図１によれば、第１
のＰ形ドープ領域６、Ｎウェル領域４、Ｐ形シリコン基
板３はそれぞれ、図２に示すＰＮＰバイポーラ接合トラ
ンジスタＱ1 のエミッタ、ベース、コレクタに相当し、
これらの役割を果たす。また、Ｎウェル領域４、Ｐ形シ
リコン基板３、第１のＮ形ドープ領域７は、それぞれ、
図２に示すＮＰＮバイポーラ接合トランジスタＱ2 のコ
レクタ、ベース、エミッタに相当し、これらの役割を果
たす。トランジスタＱ1 のベースは、トランジスタＱ2
のコレクタと接続され、トランジスタＱ1 のコレクタは
トランジスタＱ2 のベースと接続され、これにより横方
向シリコン制御式整流器を形成する。トランジスタ
Ｑ1 、Ｑ2 のエミッタは、ＩＣパッド１と回路接地ＶSS
にそれぞれ接続される。更にＮＭＯＳトランジスタＭ1
のドレイン、ゲート、ソースを、Ｎウェル領域４（ない
し第２のＮ形ドープ領域８）、ゲート構造１０、第１の
Ｎ形ドープ領域７により、それぞれ形成する。図２に示
すように２つの抵抗器ＲｎとＲｐは、Ｎウェル領域４と
Ｐ形シリコン基板３のそれぞれ広がり抵抗を示してい
る。
【００１５】図２に示すように、制御回路１１は、キャ
パシタ１２と抵抗器１３から構成される。キャパシタ１
２は、ＩＣパッド１とゲート（ＮＭＯＳトランジスタＭ
1 のゲート端子）との間に接続する。抵抗器１３は、Ｎ
ＭＯＳトランジスタＭ1 のゲート端子と回路接地ＶSSと
の間に接続する。ＮＭＯＳトランジスタＭ1 のゲートに
生じるゲート電圧ＶG は、キャパシタ１２の容量と抵抗
器１３の抵抗値とにより決まる。従って、ゲート電圧Ｖ
G は、間隔Ｌを調節することにより、ＮＭＯＳトランジ
スタＭ1 の突き抜け電圧を所定値に調節することができ
る。ＥＳＤによる負荷がＩＣパッド１に現われると、突
き抜け効果から生じるＮＭＯＳトランジスタＭ1 のブレ
ークダウンは、バイポーラ接合トランジスタＱ1 、Ｑ2
で形成された横方向シリコン制御式整流器をトリガして
これをオン（導通状態）とし、ＥＳＤによる負荷をバイ
パスする。通常の動作中、ゲート電圧ＶG の接続点は、
抵抗器１３を介して回路接地ＶSS（通常、０Ｖ）に接続
されており、これによりＮＭＯＳトランジスタＭ1 をオ
フにしている。
パシタ１２と抵抗器１３から構成される。キャパシタ１
２は、ＩＣパッド１とゲート（ＮＭＯＳトランジスタＭ
1 のゲート端子）との間に接続する。抵抗器１３は、Ｎ
ＭＯＳトランジスタＭ1 のゲート端子と回路接地ＶSSと
の間に接続する。ＮＭＯＳトランジスタＭ1 のゲートに
生じるゲート電圧ＶG は、キャパシタ１２の容量と抵抗
器１３の抵抗値とにより決まる。従って、ゲート電圧Ｖ
G は、間隔Ｌを調節することにより、ＮＭＯＳトランジ
スタＭ1 の突き抜け電圧を所定値に調節することができ
る。ＥＳＤによる負荷がＩＣパッド１に現われると、突
き抜け効果から生じるＮＭＯＳトランジスタＭ1 のブレ
ークダウンは、バイポーラ接合トランジスタＱ1 、Ｑ2
で形成された横方向シリコン制御式整流器をトリガして
これをオン（導通状態）とし、ＥＳＤによる負荷をバイ
パスする。通常の動作中、ゲート電圧ＶG の接続点は、
抵抗器１３を介して回路接地ＶSS（通常、０Ｖ）に接続
されており、これによりＮＭＯＳトランジスタＭ1 をオ
フにしている。
【００１６】図３は、図１に示す保護回路の別の構成例
を、その等価回路により概略的に示すものである。図３
に示す制御回路１１は、キャパシタ１４と、抵抗器１５
と、ＮＭＯＳトランジスタ１６から構成されている。キ
ャパシタ１４は、ＩＣパッド１とＮＭＯＳトランジスタ
Ｍ1 のゲートとの間に接続する。抵抗器１５は、トラン
ジスタＭ1 のゲートとＶSSとの間に接続する。ＮＭＯＳ
トランジスタ１６は、そのドレインをＮＭＯＳトランジ
スタＭ1 のゲートに、他方、ソースをＶSSに、それぞれ
接続した構成とする。ＮＭＯＳトランジスタ１６のゲー
トは、電源電圧ＶDDにより制御する。図２に示した構成
と異なるのは、ＶDDには、通常の動作中は５Ｖを供給
し、それによりＮＭＯＳトランジスタ１６の導通状態と
し、ゲート電圧ＶG を回路接地ＶSSに等しくしている点
である。
を、その等価回路により概略的に示すものである。図３
に示す制御回路１１は、キャパシタ１４と、抵抗器１５
と、ＮＭＯＳトランジスタ１６から構成されている。キ
ャパシタ１４は、ＩＣパッド１とＮＭＯＳトランジスタ
Ｍ1 のゲートとの間に接続する。抵抗器１５は、トラン
ジスタＭ1 のゲートとＶSSとの間に接続する。ＮＭＯＳ
トランジスタ１６は、そのドレインをＮＭＯＳトランジ
スタＭ1 のゲートに、他方、ソースをＶSSに、それぞれ
接続した構成とする。ＮＭＯＳトランジスタ１６のゲー
トは、電源電圧ＶDDにより制御する。図２に示した構成
と異なるのは、ＶDDには、通常の動作中は５Ｖを供給
し、それによりＮＭＯＳトランジスタ１６の導通状態と
し、ゲート電圧ＶG を回路接地ＶSSに等しくしている点
である。
【００１７】図４は、図１に示す保護回路の更に別の構
成例を、その等価回路により概略的に示すものである。
図４に示す例では、制御回路１１は、一つのＮＭＯＳト
ランジスタ１７から構成されている。ＮＭＯＳトランジ
スタ１７は、そのドレインをＮＭＯＳトランジスタＭ1
のゲートに、他方そのソースを回路接地ＶSSに、それぞ
れ接続した構成とする。ＮＭＯＳトランジスタ１７のゲ
ートは、電源電圧ＶDDにより製御する。通常動作中、Ｖ
DDには５Ｖを供給し、それによりＮＭＯＳトランジスタ
１７を導通状態とし、ゲート電圧ＶG を回路接地ＶSSに
等しくしている。ＥＳＤによる負荷がＩＣパッド１にあ
る場合は、ゲート電圧ＶG の電位を０Ｖに維持するが、
トランジスタＭ1 の突き抜け電圧は間隔Ｌを調節するこ
とで下げることができる。
成例を、その等価回路により概略的に示すものである。
図４に示す例では、制御回路１１は、一つのＮＭＯＳト
ランジスタ１７から構成されている。ＮＭＯＳトランジ
スタ１７は、そのドレインをＮＭＯＳトランジスタＭ1
のゲートに、他方そのソースを回路接地ＶSSに、それぞ
れ接続した構成とする。ＮＭＯＳトランジスタ１７のゲ
ートは、電源電圧ＶDDにより製御する。通常動作中、Ｖ
DDには５Ｖを供給し、それによりＮＭＯＳトランジスタ
１７を導通状態とし、ゲート電圧ＶG を回路接地ＶSSに
等しくしている。ＥＳＤによる負荷がＩＣパッド１にあ
る場合は、ゲート電圧ＶG の電位を０Ｖに維持するが、
トランジスタＭ1 の突き抜け電圧は間隔Ｌを調節するこ
とで下げることができる。
【００１８】図５は、図１に示す保護回路の更に別の構
成例を、その等価回路により概略的に示すものである。
図５に示す制御回路１１は、本質的にはインバータであ
る。インバータは、ＰＭＯＳトランジスタ１８とＮＭＯ
Ｓトランジスタ１９とにより形成する。トランジスタ１
８および１９のドレインを、互いに結びつけてトランジ
スタＭ1 のゲートに接続する。トランジスタ１８と１９
のソースは、それぞれＩＣパッド１とＶSSとに接続す
る。トランジスタ１８と１９のゲートは、共に電源ＶDD
により制御する。ＥＳＤによる負荷がＩＣパッド１にあ
る時は、ＶDDを約０Ｖに保ち、ゲート電圧ＶG をＮＭＯ
Ｓトランジスタ１９に対するＰＭＯＳトランジスタ１８
のアスペクト比（縦横比）で調節する。更にこのゲート
電圧ＶGと間隔Ｌによって、トランジスタＭ1 の突き抜
け電圧を所定値に調節する。突き抜け効果から生じるＮ
ＭＯＳトランジスタＭ1 のブレークダウンにより、横方
向シリコン制御式整流器をトリガしてオン（導通状態）
とし、ＥＳＤによる負荷をバイパスする。通常の動作中
は、ＶDDは約５Ｖにして、ゲート電圧ＶG の電位を、Ｎ
ＭＯＳトランジスタ１９を通してＶSSと等しくしてい
る。
成例を、その等価回路により概略的に示すものである。
図５に示す制御回路１１は、本質的にはインバータであ
る。インバータは、ＰＭＯＳトランジスタ１８とＮＭＯ
Ｓトランジスタ１９とにより形成する。トランジスタ１
８および１９のドレインを、互いに結びつけてトランジ
スタＭ1 のゲートに接続する。トランジスタ１８と１９
のソースは、それぞれＩＣパッド１とＶSSとに接続す
る。トランジスタ１８と１９のゲートは、共に電源ＶDD
により制御する。ＥＳＤによる負荷がＩＣパッド１にあ
る時は、ＶDDを約０Ｖに保ち、ゲート電圧ＶG をＮＭＯ
Ｓトランジスタ１９に対するＰＭＯＳトランジスタ１８
のアスペクト比（縦横比）で調節する。更にこのゲート
電圧ＶGと間隔Ｌによって、トランジスタＭ1 の突き抜
け電圧を所定値に調節する。突き抜け効果から生じるＮ
ＭＯＳトランジスタＭ1 のブレークダウンにより、横方
向シリコン制御式整流器をトリガしてオン（導通状態）
とし、ＥＳＤによる負荷をバイパスする。通常の動作中
は、ＶDDは約５Ｖにして、ゲート電圧ＶG の電位を、Ｎ
ＭＯＳトランジスタ１９を通してＶSSと等しくしてい
る。
【００１９】図１はＰ形シリコン基板上に作成した保護
回路を断面図で概略的に示している。しかし保護回路を
Ｎ形シリコン基板上に作成することも可能である。この
場合の断面図を図６に示す。図１と比較すると、Ｐウェ
ル領域５は必要であるが、Ｎウェル領域４はオプション
の部分（点線で示した部分）となる。更に第２のＮ形ド
ープ領域８を電源ＶDDに接続する。上述の例で使用した
同じ考え方を適用して、図６に示す制御回路１１を、図
２ないし図５に示した各構成とすることができる。
回路を断面図で概略的に示している。しかし保護回路を
Ｎ形シリコン基板上に作成することも可能である。この
場合の断面図を図６に示す。図１と比較すると、Ｐウェ
ル領域５は必要であるが、Ｎウェル領域４はオプション
の部分（点線で示した部分）となる。更に第２のＮ形ド
ープ領域８を電源ＶDDに接続する。上述の例で使用した
同じ考え方を適用して、図６に示す制御回路１１を、図
２ないし図５に示した各構成とすることができる。
【００２０】以上説明した突き抜けトリガ化ＥＳＤ保護
回路によれば、ＮＭＯＳトランジスタを横方向シリコン
制御式整流器の陽極ゲートに配置し、制御回路でＮＭＯ
Ｓトランジスタのゲートのゲート電圧を供給する。ＮＭ
ＯＳトランジスタのチャネル長並びにゲート電圧を制御
することで、ＮＭＯＳトランジスタの突き抜け電圧を所
定レベルに調節できる。ＩＣパッドにＥＳＤによる負荷
が現れれば、ＮＭＯＳトランジスタを作動して突き抜け
効果によりブレークダウンを生じさせ、横方向シリコン
制御式整流器をトリガして導通状態とする。従ってＩＣ
パッドのＥＳＤによる負荷を、導通状態となったＥＳＤ
保護回路でバイパスし、集積回路の内部回路をＥＳＤ破
損から保護することができる。このように本発明によれ
ば、ＥＳＤ電圧のトリガ電圧を、ＮＭＯＳトランジスタ
の突き抜け電圧に下げることができる。
回路によれば、ＮＭＯＳトランジスタを横方向シリコン
制御式整流器の陽極ゲートに配置し、制御回路でＮＭＯ
Ｓトランジスタのゲートのゲート電圧を供給する。ＮＭ
ＯＳトランジスタのチャネル長並びにゲート電圧を制御
することで、ＮＭＯＳトランジスタの突き抜け電圧を所
定レベルに調節できる。ＩＣパッドにＥＳＤによる負荷
が現れれば、ＮＭＯＳトランジスタを作動して突き抜け
効果によりブレークダウンを生じさせ、横方向シリコン
制御式整流器をトリガして導通状態とする。従ってＩＣ
パッドのＥＳＤによる負荷を、導通状態となったＥＳＤ
保護回路でバイパスし、集積回路の内部回路をＥＳＤ破
損から保護することができる。このように本発明によれ
ば、ＥＳＤ電圧のトリガ電圧を、ＮＭＯＳトランジスタ
の突き抜け電圧に下げることができる。
【図１】本発明の１実施例を概略的に示す断面図であ
る。
る。
【図２】図１の等価回路図である。
【図３】図１の別の構成例を等価回路により示す概略構
成図である。
成図である。
【図４】図１の更に別の構成例を等価回路により示す概
略構成図である。
略構成図である。
【図５】図１のまた別の構成例を等価回路により示す概
略構成図である。
略構成図である。
【図６】本発明の別の実施例を概略的に示す断面図であ
る。
る。
１…ＩＣパッド ２…内部回路 ３…Ｐ形基板 ４…Ｎウェル ５…Ｐウェル １１…制御回路
Claims (22)
- 【請求項１】 ＩＣパッドに配設される集積回路内の内
部回路を保護する静電放電保護回路であって、 Ｐ形シリコン基板と、 Ｐ形シリコン基板の厚み方向に形成されたＮウェル領域
と、 該Ｎウェル領域に形成され、前記ＩＣパッドと電気的に
接続されるＰ形ドープ領域と、 集積回路の回路接地に電気的に接続するために、前記Ｐ
形シリコン基板上に前記Ｎウェル領域と所定間隔あけて
形成されたＮ形ドープ領域であって、前記Ｐ形ドープ領
域，前記Ｎウェル領域，前記Ｐ形シリコン基板と共にシ
リコン制御式整流器を形成するＮ形ドープ領域と、 前記Ｎウェル領域と前記Ｎ形ドープ領域間の前記Ｐ形シ
リコン基板上に形成されたゲート構造であって、前記Ｎ
形ドープ領域，前記Ｎウェル領域と共にトランジスタを
形成するゲート構造と、 該ゲート構造にゲート電圧を与える制御回路であって、
前記トランジスタの突き抜け電圧は前記所定間隔および
前記ゲート電圧により決定される制御回路とを備えた静
電放電保護回路。 - 【請求項２】 前記Ｎ形ドープ領域は第１のＮ形ドープ
領域であり、前記Ｐ形ドープ領域は第１のＰ形ドープ領
域であり、更に前記Ｎウェル領域に形成され、第１のＰ
形ドープ領域に電気的に接続する第２のＮ形ドープ領域
と、 前記Ｎウェル領域からの第１のＮ形ドープ領域までの前
記所定間隔よりも大きな距離だけ前記Ｎウェル領域から
離間して、前記Ｐ形シリコン基板上に形成され、かつ前
記第１のＮ形ドープ領域に電気的に接続された第２のＰ
形ドープ領域とを備えた請求項１記載の静電放電保護回
路。 - 【請求項３】 前記Ｎウェル領域は約１ｘ１０16から５
ｘ１０17ｃｍ-3のドープ濃度と約１．８から２．５μｍ
の接合深さを有する請求項１記載の静電放電保護回路。 - 【請求項４】 前記Ｎ形ドープ領域は約０．１５から
０．２５μｍの接合深さと約１１から１３ボルトの接合
破壊電圧を有する請求項３記載の静電放電保護回路。 - 【請求項５】 前記所定間隔は約１．３μｍから約４μ
ｍの範囲にあり、前記トランジスタの突き抜け電圧は約
８ボルトから約１５ボルトの範囲にある請求項４記載の
静電放電保護回路。 - 【請求項６】 前記突き抜け電圧は約６ボルトから約１
０ボルトの範囲にあり、前記ゲート電圧が略１ボルトに
設定された請求項４記載の静電放電保護回路。 - 【請求項７】 前記制御回路は、 前記Ｐ形ドープ領域と前記ゲート構造間に電気的に接続
するキャパシタと、 前記Ｎ形ドープ領域と前記ゲート構造間に電気的に接続
する抵抗とからなる請求項１記載の静電放電保護回路。 - 【請求項８】 前記制御回路は、更に、 前記ゲート構造に電気的に接続したドレインと、回路接
地に電気的に接続するソースと、集積回路の電源により
バイアスされたゲートとを有するＮＭＯＳトランジスタ
を備えた請求項７記載の静電放電保護回路。 - 【請求項９】 前記制御回路は更に、 前記ゲート構造に電気的に接続したドレインと、回路接
地に電気的に接続するソースと、該集積回路の電源によ
りバイアスされたゲートとを有するＮＭＯＳトランジス
タを備えた請求項１記載の静電放電保護回路。 - 【請求項１０】 前記制御回路は、集積回路の電源に電
気的に接続する入力端子と前記ゲート構造に前記ゲート
電圧を供給する出力端子とを有するインバータを備えた
請求項１記載の静電放電保護回路。 - 【請求項１１】 ＩＣパッドに配設される集積回路内の
内部回路を保護する静電放電保護回路であって、 Ｎ形シリコン基板と、 Ｎ形シリコン基板の厚み方向に形成されたＰウェル領域
と、 該Ｎ形シリコン基板に形成され、前記ＩＣパッドと電気
的に接続されるＰ形ドープ領域と、 集積回路の回路接地に電気的に接続するために、前記Ｐ
ウェル領域内に前記Ｎ形シリコン基板の境界から所定間
隔あけて形成されたＮ形ドープ領域であって、前記Ｐ形
ドープ領域，前記Ｎ形シリコン基板，前記Ｐウェル領域
と共にシリコン制御式整流器を形成するＮ形ドープ領域
と、 前記Ｐウェル領域と前記Ｎ形シリコン基板との間の前記
Ｐウェル領域に形成されたゲート構造であって、前記Ｎ
形ドープ領域，前記Ｎ形シリコン基板と共にトランジス
タを形成するゲート構造と、 該ゲート構造にゲート電圧を与える制御回路であって、
前記トランジスタの突き抜け電圧は前記所定間隔および
前記ゲート電圧により決定される制御回路とを備えた静
電放電保護回路。 - 【請求項１２】 前記Ｎ形ドープ領域は第１のＮ形ドー
プ領域であり、前記Ｐ形ドープ領域は第１のＰ形ドープ
領域であり、更に前記Ｎ形シリコン基板に形成され、集
積回路の電源に電気的に接続する第２のＮ形ドープ領域
と、 前記ゲート構造から前記第１のＮ形ドープ領域までの前
記所定間隔よりも大きな距離だけ前記ゲート構造から離
間して、前記Ｐウェル領域に形成され、かつ前記第１の
Ｎ形ドープ領域に電気的に接続された第２のＰ形ドープ
領域とを備えた請求項１１記載の静電放電保護回路。 - 【請求項１３】 前記Ｐウェル領域は約１ｘ１０16から
５ｘ１０17ｃｍ-3のドープ濃度と約１．８から２．５μ
ｍの接合深さを有する請求項１１記載の静電放電保護回
路。 - 【請求項１４】 前記Ｎ形ドープ領域は約０．１５から
０．２５μｍの接合深さと約１１から１３ボルトの接合
破壊電圧を有する請求項１３記載の静電放電保護回路。 - 【請求項１５】 前記所定間隔は約１．３μｍから約４
μｍの範囲にあり、トランジスタの突き抜け電圧は約８
ボルトから約１５ボルトの範囲にある請求項１４記載の
静電放電保護回路。 - 【請求項１６】 前記突き抜け電圧は約６ボルトから約
１０ボルトの範囲にあり、前記ゲート電圧が略１ボルト
に設定された請求項１４記載の静電放電保護回路。 - 【請求項１７】 前記制御回路は、 前記Ｐ形ドープ領域と前記ゲート構造間に電気的に接続
するキャパシタと、 前記Ｎ形ドープ領域と前記ゲート構造間に電気的に接続
する抵抗とからなる請求項１２記載の静電放電保護回
路。 - 【請求項１８】 前記制御回路は更に、 前記ゲート構造に電気的に接続したドレインと、回路接
地に電気的に接続するソースと、電源によりバイアスさ
れたゲートとを有するＮＭＯＳトランジスタを備えた請
求項１７記載の静電放電保護回路。 - 【請求項１９】 前記制御回路は更に、 前記ゲート構造に電気的に接続したドレインと、回路接
地に電気的に接続するソースと、電源によりバイアスさ
れたゲートとを有するＮＭＯＳトランジスタを備えた請
求項１２記載の静電放電保護回路。 - 【請求項２０】 前記制御回路は、電源に電気的に接続
する入力端子と前記ゲート構造に前記ゲート電圧を提供
する出力端子とを有するインバータを備えた請求項１２
記載の静電放電保護回路。 - 【請求項２１】 前記制御回路は、 前記Ｐ形ドープ領域に電気的に接続したソースと、前記
ゲート構造に電気的に接続したドレインと、前記集積回
路の電源によりバイアスされたゲートとを有するＰＭＯ
Ｓトランジスタと、 前記Ｎ形ドープ領域に電気的に接続したソースと、前記
ゲート構造に電気的に接続したドレインと、前記集積回
路の電源によりバイアスされたゲートとを有するＮＭＯ
Ｓトランジスタとを有する請求項１記載の静電放電保護
回路。 - 【請求項２２】 前記制御回路は、 前記Ｐ形ドープ領域に電気的に接続したソースと、前記
ゲート構造に電気的に接続したドレインと、電源により
バイアスされたゲートとを有するＰＭＯＳトランジスタ
と、 前記Ｎ形ドープ領域に電気的に接続したソースと、前記
ゲート構造に電気的に接続したドレインと、電源により
バイアスされたゲートとを有するＮＭＯＳトランジスタ
とを有する請求項１２記載の静電放電保護回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW085105305A TW299495B (en) | 1996-05-03 | 1996-05-03 | Electrostatic discharge protection circuit |
| KR85105305 | 1996-05-03 | ||
| TW85105305 | 1996-05-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1092951A true JPH1092951A (ja) | 1998-04-10 |
| JP3234519B2 JP3234519B2 (ja) | 2001-12-04 |
Family
ID=21625231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35529296A Expired - Fee Related JP3234519B2 (ja) | 1996-05-03 | 1996-12-20 | ゲート結合を介した突き抜けトリガによる静電放電保護回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5742084A (ja) |
| JP (1) | JP3234519B2 (ja) |
| TW (1) | TW299495B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003092357A (ja) * | 2001-09-17 | 2003-03-28 | Yamaha Corp | 入力保護回路 |
| US6576961B1 (en) * | 2002-04-24 | 2003-06-10 | Texas Instruments Incorporated | Substrate resistance ring |
| JP2006121007A (ja) * | 2004-10-25 | 2006-05-11 | Renesas Technology Corp | 半導体集積回路 |
| JP2006261427A (ja) * | 2005-03-17 | 2006-09-28 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP2007294765A (ja) * | 2006-04-26 | 2007-11-08 | Oki Electric Ind Co Ltd | 半導体装置 |
Families Citing this family (61)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6049119A (en) * | 1998-05-01 | 2000-04-11 | Motorola, Inc. | Protection circuit for a semiconductor device |
| TW399337B (en) * | 1998-06-09 | 2000-07-21 | Koninkl Philips Electronics Nv | Semiconductor device |
| US6204537B1 (en) | 1998-10-01 | 2001-03-20 | Micron Technology, Inc. | ESD protection scheme |
| US6172403B1 (en) * | 1998-12-15 | 2001-01-09 | Winbond Electronics Corp. | Electrostatic discharge protection circuit triggered by floating-base transistor |
| US6420761B1 (en) | 1999-01-20 | 2002-07-16 | International Business Machines Corporation | Asymmetrical semiconductor device for ESD protection |
| KR100336557B1 (ko) * | 1999-09-14 | 2002-05-11 | 박종섭 | 정전방전보호소자 제조방법 |
| US6646840B1 (en) | 2000-08-03 | 2003-11-11 | Fairchild Semiconductor Corporation | Internally triggered electrostatic device clamp with stand-off voltage |
| TW530405B (en) * | 2000-10-16 | 2003-05-01 | Koninkl Philips Electronics Nv | Integrated circuit provided with overvoltage protection and method for manufacture thereof |
| US6850397B2 (en) * | 2000-11-06 | 2005-02-01 | Sarnoff Corporation | Silicon controlled rectifier electrostatic discharge protection device for power supply lines with powerdown mode of operation |
| US6437961B1 (en) | 2001-03-30 | 2002-08-20 | Koninklijke Philips Electronics N.V. | Electrostatic discharge circuit having power-up and power-down protection |
| US6492687B2 (en) * | 2001-05-07 | 2002-12-10 | Semiconductor Components Industries Llc | Merged semiconductor device and method |
| JP4495512B2 (ja) * | 2004-05-11 | 2010-07-07 | パナソニック株式会社 | 固体撮像装置 |
| CN100420014C (zh) * | 2004-06-14 | 2008-09-17 | 旺宏电子股份有限公司 | 静电放电保护电路 |
| KR20060116545A (ko) * | 2005-05-10 | 2006-11-15 | 삼성전자주식회사 | 정전기 방전 보호 장치 |
| CN100454534C (zh) * | 2005-07-04 | 2009-01-21 | 崇贸科技股份有限公司 | 单段或多段触发式电压可调整的静电放电保护半导体构造 |
| US7855414B2 (en) * | 2006-07-28 | 2010-12-21 | Broadcom Corporation | Semiconductor device with increased breakdown voltage |
| US20080246080A1 (en) * | 2006-07-28 | 2008-10-09 | Broadcom Corporation | Shallow trench isolation (STI) based laterally diffused metal oxide semiconductor (LDMOS) |
| US7656003B2 (en) * | 2006-08-25 | 2010-02-02 | Hvvi Semiconductors, Inc | Electrical stress protection apparatus and method of manufacture |
| US7834400B2 (en) * | 2007-05-11 | 2010-11-16 | System General Corp. | Semiconductor structure for protecting an internal integrated circuit and method for manufacturing the same |
| JP2010067846A (ja) * | 2008-09-11 | 2010-03-25 | Panasonic Corp | 静電放電保護回路を備えた半導体装置 |
| US8203188B2 (en) * | 2009-05-22 | 2012-06-19 | Broadcom Corporation | Split gate oxides for a laterally diffused metal oxide semiconductor (LDMOS) |
| US8044457B2 (en) * | 2009-06-29 | 2011-10-25 | Analog Devices, Inc. | Transient over-voltage clamp |
| US8222698B2 (en) * | 2009-06-29 | 2012-07-17 | Analog Devices, Inc. | Bond pad with integrated transient over-voltage protection |
| US9520486B2 (en) | 2009-11-04 | 2016-12-13 | Analog Devices, Inc. | Electrostatic protection device |
| US8274114B2 (en) * | 2010-01-14 | 2012-09-25 | Broadcom Corporation | Semiconductor device having a modified shallow trench isolation (STI) region and a modified well region |
| US8432651B2 (en) | 2010-06-09 | 2013-04-30 | Analog Devices, Inc. | Apparatus and method for electronic systems reliability |
| US8665571B2 (en) | 2011-05-18 | 2014-03-04 | Analog Devices, Inc. | Apparatus and method for integrated circuit protection |
| US8368116B2 (en) | 2010-06-09 | 2013-02-05 | Analog Devices, Inc. | Apparatus and method for protecting electronic circuits |
| US8283722B2 (en) | 2010-06-14 | 2012-10-09 | Broadcom Corporation | Semiconductor device having an enhanced well region |
| US8416543B2 (en) | 2010-07-08 | 2013-04-09 | Analog Devices, Inc. | Apparatus and method for electronic circuit protection |
| US8553380B2 (en) * | 2010-07-08 | 2013-10-08 | Analog Devices, Inc. | Apparatus and method for electronic circuit protection |
| US10199482B2 (en) | 2010-11-29 | 2019-02-05 | Analog Devices, Inc. | Apparatus for electrostatic discharge protection |
| US9123807B2 (en) | 2010-12-28 | 2015-09-01 | Broadcom Corporation | Reduction of parasitic capacitance in a semiconductor device |
| US8466489B2 (en) | 2011-02-04 | 2013-06-18 | Analog Devices, Inc. | Apparatus and method for transient electrical overstress protection |
| US8592860B2 (en) | 2011-02-11 | 2013-11-26 | Analog Devices, Inc. | Apparatus and method for protection of electronic circuits operating under high stress conditions |
| US8680620B2 (en) | 2011-08-04 | 2014-03-25 | Analog Devices, Inc. | Bi-directional blocking voltage protection devices and methods of forming the same |
| US8947841B2 (en) | 2012-02-13 | 2015-02-03 | Analog Devices, Inc. | Protection systems for integrated circuits and methods of forming the same |
| US8829570B2 (en) | 2012-03-09 | 2014-09-09 | Analog Devices, Inc. | Switching device for heterojunction integrated circuits and methods of forming the same |
| US8946822B2 (en) | 2012-03-19 | 2015-02-03 | Analog Devices, Inc. | Apparatus and method for protection of precision mixed-signal electronic circuits |
| US8610251B1 (en) | 2012-06-01 | 2013-12-17 | Analog Devices, Inc. | Low voltage protection devices for precision transceivers and methods of forming the same |
| US8637899B2 (en) | 2012-06-08 | 2014-01-28 | Analog Devices, Inc. | Method and apparatus for protection and high voltage isolation of low voltage communication interface terminals |
| JP6189964B2 (ja) * | 2012-10-22 | 2017-08-30 | シーエスエムシー テクノロジーズ エフエイビー１ カンパニー リミテッド | Ｅｓｄ保護用半導体デバイス |
| US8796729B2 (en) | 2012-11-20 | 2014-08-05 | Analog Devices, Inc. | Junction-isolated blocking voltage devices with integrated protection structures and methods of forming the same |
| US9006781B2 (en) | 2012-12-19 | 2015-04-14 | Analog Devices, Inc. | Devices for monolithic data conversion interface protection and methods of forming the same |
| US9123540B2 (en) | 2013-01-30 | 2015-09-01 | Analog Devices, Inc. | Apparatus for high speed signal processing interface |
| US8860080B2 (en) | 2012-12-19 | 2014-10-14 | Analog Devices, Inc. | Interface protection device with integrated supply clamp and method of forming the same |
| US9275991B2 (en) | 2013-02-13 | 2016-03-01 | Analog Devices, Inc. | Apparatus for transceiver signal isolation and voltage clamp |
| US9147677B2 (en) | 2013-05-16 | 2015-09-29 | Analog Devices Global | Dual-tub junction-isolated voltage clamp devices for protecting low voltage circuitry connected between high voltage interface pins and methods of forming the same |
| US9171832B2 (en) | 2013-05-24 | 2015-10-27 | Analog Devices, Inc. | Analog switch with high bipolar blocking voltage in low voltage CMOS process |
| US9484739B2 (en) | 2014-09-25 | 2016-11-01 | Analog Devices Global | Overvoltage protection device and method |
| US9478608B2 (en) | 2014-11-18 | 2016-10-25 | Analog Devices, Inc. | Apparatus and methods for transceiver interface overvoltage clamping |
| US10068894B2 (en) | 2015-01-12 | 2018-09-04 | Analog Devices, Inc. | Low leakage bidirectional clamps and methods of forming the same |
| US10181719B2 (en) | 2015-03-16 | 2019-01-15 | Analog Devices Global | Overvoltage blocking protection device |
| US9673187B2 (en) | 2015-04-07 | 2017-06-06 | Analog Devices, Inc. | High speed interface protection apparatus |
| US9831233B2 (en) | 2016-04-29 | 2017-11-28 | Analog Devices Global | Apparatuses for communication systems transceiver interfaces |
| CN107611121B (zh) * | 2016-07-11 | 2020-12-29 | 联华电子股份有限公司 | 用于静电放电保护的半导体结构 |
| US10734806B2 (en) | 2016-07-21 | 2020-08-04 | Analog Devices, Inc. | High voltage clamps with transient activation and activation release control |
| US10249609B2 (en) | 2017-08-10 | 2019-04-02 | Analog Devices, Inc. | Apparatuses for communication systems transceiver interfaces |
| TWI654733B (zh) * | 2018-06-04 | 2019-03-21 | 茂達電子股份有限公司 | 靜電放電保護電路 |
| US10700056B2 (en) | 2018-09-07 | 2020-06-30 | Analog Devices, Inc. | Apparatus for automotive and communication systems transceiver interfaces |
| US11387648B2 (en) | 2019-01-10 | 2022-07-12 | Analog Devices International Unlimited Company | Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182220A (en) * | 1992-04-02 | 1993-01-26 | United Microelectronics Corporation | CMOS on-chip ESD protection circuit and semiconductor structure |
-
1996
- 1996-05-03 TW TW085105305A patent/TW299495B/zh not_active IP Right Cessation
- 1996-07-23 US US08/681,381 patent/US5742084A/en not_active Expired - Lifetime
- 1996-12-20 JP JP35529296A patent/JP3234519B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003092357A (ja) * | 2001-09-17 | 2003-03-28 | Yamaha Corp | 入力保護回路 |
| US6576961B1 (en) * | 2002-04-24 | 2003-06-10 | Texas Instruments Incorporated | Substrate resistance ring |
| JP2006121007A (ja) * | 2004-10-25 | 2006-05-11 | Renesas Technology Corp | 半導体集積回路 |
| JP2006261427A (ja) * | 2005-03-17 | 2006-09-28 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| JP4504850B2 (ja) * | 2005-03-17 | 2010-07-14 | パナソニック株式会社 | 半導体集積回路装置 |
| JP2007294765A (ja) * | 2006-04-26 | 2007-11-08 | Oki Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5742084A (en) | 1998-04-21 |
| TW299495B (en) | 1997-03-01 |
| JP3234519B2 (ja) | 2001-12-04 |
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