JPH1092951A - ゲート結合を介した突き抜けトリガによる静電放電保護回路 - Google Patents
ゲート結合を介した突き抜けトリガによる静電放電保護回路Info
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Abstract
層の絶縁破壊電圧以下に下げて、ESD保護回路がそれ
自身破損する前にCMOS装置に対する保護を提供でき
るようにする。 【解決手段】 NMOSトランジスタの突き抜け電圧
を、NMOSトランジスタのチャネル長さL及びゲート
電圧VG を変えることで、所定レベルに調節する。IC
パッドに静電放電(ESD)による負荷が生じたとき
は、NMOSトランジスタは突き抜け故にブレークダウ
ンし、横方向シリコン制御式整流器をトリガする。かく
してESD電圧のトリガ電圧を、NMOSトランジスタ
の突き抜け電圧に下げることができる。従ってICパッ
ドのESDによる負荷を、静電放電保護回路の導通によ
りバイパスし、内部回路をESD破損から保護する。
Description
おける静電放電破壊を防ぐ技術に関し、特にゲート結合
を介した突き抜けによりトリガする静電放電保護回路に
関する。
ic Discharge」以下、ESDと称する)
は、半導体集積回路(IC)装置を取り扱う際に生じる
一般的な現象である。静電荷は様々な理由で蓄積し、I
C装置に破壊的な影響を生じることがある。破損は、一
般にIC製作のテスト段階中、ICの回路基板への組立
て中、並びにICを設置した装置の使用中に生じること
がある。電子装置においてESD保護が不十分なために
1つのICが破損すると、その電子装置の設計機能の一
部ないし時にはそのすべてを損なうことがある。従っ
て、半導体ICのESD保護は、装置の信頼性の問題で
る。
いし取扱中にICがさらされる一般的な放電パルスの再
生に基づいたものである。人体モデル(HBM)、機械
モデル(MM)及び荷電装置モデル(CDM)として知
られる3つの基準モデルが開発されている。人体モデル
は米軍基準MIL−STD883、方法3015.6に
述べられている。この軍の基準は静電気を保有する人間
がIC装置のリードピンにふれたときにIC装置に生じ
る静電応力をモデルにしている。機械モデルは業界基準
EIAJ−IC−121に記載されており、静電気を保
有する機械がIC装置のリードピンと接触したときにI
C装置上で生じる静電応力を記述している。荷電装置モ
デルは、静電気が既に蓄積されたIC装置を、その取扱
中に接地したときに生じる静電放電の電気パルスを記述
するものである。
ら見ると、ESDによる負荷に対するCMOS ICの
脆弱性は、軽ドープドレイン(LDD)構造やケイ化物
拡散被覆などの先進的な製造工程により、大きく改善さ
れている。サブミクロンの半導体装置を実用可能にする
程度の静電放電保護を簡易に実現するために、横方向シ
リコン制御式整流器(LSCR)が、ESD保護回路の
主要部として採用されている。例えばR.N.Roun
tree等による「A Process−Tolera
nt Input Protection Circu
it ForAdvanced CMOS Proce
sses」が、EOS/ESDシンポジウム抄録EOS
−10、pp.201−205、1988年、として提
案されている。
半導体装置のESD保護回路に使用する横方向SCRに
は、1つの固有の制約的な設計要因が存在する。サブミ
クロンCMOS装置での横方向SCRのトリガ電圧は3
0ボルト以上であるが、0.6−0.8ミクロンの分解
能を有するCMOS製作工程により製作されるゲート酸
化物層の一般的な厚さは約150ないし200オングス
トロームである。一般的なSiO2 材料における絶縁破
壊が10MV/cmであることを考慮すると、それらの
サブミクロンCMOS装置におけるゲート酸化物層は、
例えば0.5ミクロンの分解能により製作されている場
合、約15−20ボルトの電圧で破壊される。更に、1
05オングストロームのゲート酸化物の厚さを有するC
MOS技術については、ゲート酸化物を通した測定可能
なFlower−Nordheimトンネル電流(酸化
膜中に強電界が印可されている場合に生じるトンネル電
流の一つ)は、7V前後で始まり、絶縁破壊は14.5
Vで生じる。従ってトリガ電圧をCMOS装置のゲート
酸化物層の絶縁破壊電圧以下に下げて、ESD保護回路
がそれ自身破損する前にCMOS装置に対する保護を提
供できるようにする必要がある。
いし出力パッドに配置して、接続する内部回路をESD
破損から保護する低トリガ電圧を有する突き抜けトリガ
による静電放電保護回路を提供することである。
では上記の目的を、ICパッドに配設して集積回路内の
内部回路をESD破損から保護する静電放電保護回路を
提供することで達成する。この静電放電保護回路は、P
形シリコン基板と、P形シリコン基板の厚み方向に形成
されたNウェル領域と、該Nウェル領域に形成され前記
ICパッドと電気的に接続されるP形ドープ領域と、N
形ドープ領域と、ゲート構造と、制御回路とを備えるこ
とを特徴とする。ここで、N形ドープ領域は、集積回路
の回路接地に電気的に接続するために、前記P形シリコ
ン基板上に前記Nウェル領域と所定間隔あけて形成さ
れ、前記P形ドープ領域,前記Nウェル領域,前記P形
シリコン基板と共にシリコン制御式整流器を形成する。
また、ゲート構造は、前記Nウェル領域と前記N形ドー
プ領域間の前記P形シリコン基板上に形成され、前記N
形ドープ領域,前記Nウェル領域と共にトランジスタを
形成する。更に、制御回路は、該ゲート構造にゲート電
圧を与えるものであって、前記トランジスタの突き抜け
電圧を前記所定間隔および前記ゲート電圧により決定す
る。
に配設して集積回路内の内部回路をESD破損から保護
する静電放電保護回路を提供することで達成する。この
保護回路は、N形シリコン基板と、N形シリコン基板の
厚み方向に形成されたPウェル領域と、該N形シリコン
基板に形成され、前記ICパッドと電気的に接続される
P形ドープ領域と、N形ドープ領域と、ゲート構造と、
制御回路とか備える。N形ドープ領域は、集積回路の回
路接地に電気的に接続するために、前記Pウェル領域内
に前記N形シリコン基板の境界から所定間隔あけて形成
され、前記P形ドープ領域,前記N形シリコン基板,前
記Pウェル領域と共にシリコン制御式整流器を形成す
る。また、ゲート構造は、前記Pウェル領域と前記N形
シリコン基板との間の前記Pウェル領域に形成され、前
記N形ドープ領域,前記N形シリコン基板と共にトラン
ジスタを形成する。更に、制御回路は、該ゲート構造に
ゲート電圧を与えるものであって、前記トランジスタの
突き抜け電圧を前記所定間隔および前記ゲート電圧によ
り決定する。
な断面図で示す。本発明の一実施例である突き抜けトリ
ガ化ESD保護回路は、集積回路の内部回路2に接続し
たICパッド1に配設される。ESDの負荷がICパッ
ド1に現れると、突き抜けトリガ化ESD保護回路は、
ESDにより結果的に流れる電流を導いて、つまりES
Dによる負荷をバイパスして、内部回路2をESD破損
から保護するのである。
保護回路は、内部にNウェル領域4を形成したP形シリ
コン基板3上に作成する。Nウェル領域4に隣接してP
形シリコン基板3内にオプションとして形成可能なPウ
ェル領域5を点線で示す。P形シリコン基板3内に形成
した第1のP形ドープ領域6は、ICパッド1に接続す
る。P形シリコン基板3内に形成する第1のN形ドープ
領域7は、距離LだけNウェル領域4から離間して形成
し、回路接地VSSに接続する。従って第1のP形ドープ
領域6、Nウェル領域4、P形シリコン基板3(ないし
Pウェル領域5)及び第1のN形ドープ領域7により、
横方向シリコン制御式整流器が形成されることになる。
ト電極を有し、Nウェル領域4と第1のN形ドープ領域
7間でP形シリコン基板3の一部に重ねられている。従
ってゲート構造10、Nウェル領域4、第1のN形ドー
プ領域7は、N形金属酸化物半導体(NMOS)の電解
効果トランジスタ(EFT)を形成する。このMOSF
ETのチャネル長さは、第1のN形ドープ領域7とNウ
ェル領域4間の離間距離Lとなる。
構造10のゲート電極に与えるのに用いられる。ゲート
電圧VG と間隔Lの両方を利用して、NMOS電界効果
トランジスタの突き抜け電圧を調節する。好適にはNウ
ェル領域4は、約1x1016ないし5x1017 cm-3
のドープ濃度、1.8ないし2.5μmの接合深さ、お
よび約11ないし13Vの接合破壊電圧を有する。従っ
てVG =0Vで離間距離Lが約1.3μmから約4μm
であれば、破壊(突き抜け)電圧は約8Vから15Vに
亘る。VG が約1Vならば、NMOSFETの破壊電圧
を約6から10Vの範囲に下げることができる。
領域4内に形成して、電気的に第1のP形ドープ領域6
と接続する。第2のN形ドープ領域8は、図1に示す位
置に限定されず、Nウェル領域4内の任意の位置を利用
することができる。P形シリコン基板3内に形成する第
2のP形ドープ領域9は、第1のN形ドープ領域7より
もNウェル領域4から遠く(離間距離Lより隔てて)に
配置して、第1のN形ドープ領域7に接続する。
回路図を概略的に示すものである。図1によれば、第1
のP形ドープ領域6、Nウェル領域4、P形シリコン基
板3はそれぞれ、図2に示すPNPバイポーラ接合トラ
ンジスタQ1 のエミッタ、ベース、コレクタに相当し、
これらの役割を果たす。また、Nウェル領域4、P形シ
リコン基板3、第1のN形ドープ領域7は、それぞれ、
図2に示すNPNバイポーラ接合トランジスタQ2 のコ
レクタ、ベース、エミッタに相当し、これらの役割を果
たす。トランジスタQ1 のベースは、トランジスタQ2
のコレクタと接続され、トランジスタQ1 のコレクタは
トランジスタQ2 のベースと接続され、これにより横方
向シリコン制御式整流器を形成する。トランジスタ
Q1 、Q2 のエミッタは、ICパッド1と回路接地VSS
にそれぞれ接続される。更にNMOSトランジスタM1
のドレイン、ゲート、ソースを、Nウェル領域4(ない
し第2のN形ドープ領域8)、ゲート構造10、第1の
N形ドープ領域7により、それぞれ形成する。図2に示
すように2つの抵抗器RnとRpは、Nウェル領域4と
P形シリコン基板3のそれぞれ広がり抵抗を示してい
る。
パシタ12と抵抗器13から構成される。キャパシタ1
2は、ICパッド1とゲート(NMOSトランジスタM
1 のゲート端子)との間に接続する。抵抗器13は、N
MOSトランジスタM1 のゲート端子と回路接地VSSと
の間に接続する。NMOSトランジスタM1 のゲートに
生じるゲート電圧VG は、キャパシタ12の容量と抵抗
器13の抵抗値とにより決まる。従って、ゲート電圧V
G は、間隔Lを調節することにより、NMOSトランジ
スタM1 の突き抜け電圧を所定値に調節することができ
る。ESDによる負荷がICパッド1に現われると、突
き抜け効果から生じるNMOSトランジスタM1 のブレ
ークダウンは、バイポーラ接合トランジスタQ1 、Q2
で形成された横方向シリコン制御式整流器をトリガして
これをオン(導通状態)とし、ESDによる負荷をバイ
パスする。通常の動作中、ゲート電圧VG の接続点は、
抵抗器13を介して回路接地VSS(通常、0V)に接続
されており、これによりNMOSトランジスタM1 をオ
フにしている。
を、その等価回路により概略的に示すものである。図3
に示す制御回路11は、キャパシタ14と、抵抗器15
と、NMOSトランジスタ16から構成されている。キ
ャパシタ14は、ICパッド1とNMOSトランジスタ
M1 のゲートとの間に接続する。抵抗器15は、トラン
ジスタM1 のゲートとVSSとの間に接続する。NMOS
トランジスタ16は、そのドレインをNMOSトランジ
スタM1 のゲートに、他方、ソースをVSSに、それぞれ
接続した構成とする。NMOSトランジスタ16のゲー
トは、電源電圧VDDにより制御する。図2に示した構成
と異なるのは、VDDには、通常の動作中は5Vを供給
し、それによりNMOSトランジスタ16の導通状態と
し、ゲート電圧VG を回路接地VSSに等しくしている点
である。
成例を、その等価回路により概略的に示すものである。
図4に示す例では、制御回路11は、一つのNMOSト
ランジスタ17から構成されている。NMOSトランジ
スタ17は、そのドレインをNMOSトランジスタM1
のゲートに、他方そのソースを回路接地VSSに、それぞ
れ接続した構成とする。NMOSトランジスタ17のゲ
ートは、電源電圧VDDにより製御する。通常動作中、V
DDには5Vを供給し、それによりNMOSトランジスタ
17を導通状態とし、ゲート電圧VG を回路接地VSSに
等しくしている。ESDによる負荷がICパッド1にあ
る場合は、ゲート電圧VG の電位を0Vに維持するが、
トランジスタM1 の突き抜け電圧は間隔Lを調節するこ
とで下げることができる。
成例を、その等価回路により概略的に示すものである。
図5に示す制御回路11は、本質的にはインバータであ
る。インバータは、PMOSトランジスタ18とNMO
Sトランジスタ19とにより形成する。トランジスタ1
8および19のドレインを、互いに結びつけてトランジ
スタM1 のゲートに接続する。トランジスタ18と19
のソースは、それぞれICパッド1とVSSとに接続す
る。トランジスタ18と19のゲートは、共に電源VDD
により制御する。ESDによる負荷がICパッド1にあ
る時は、VDDを約0Vに保ち、ゲート電圧VG をNMO
Sトランジスタ19に対するPMOSトランジスタ18
のアスペクト比(縦横比)で調節する。更にこのゲート
電圧VGと間隔Lによって、トランジスタM1 の突き抜
け電圧を所定値に調節する。突き抜け効果から生じるN
MOSトランジスタM1 のブレークダウンにより、横方
向シリコン制御式整流器をトリガしてオン(導通状態)
とし、ESDによる負荷をバイパスする。通常の動作中
は、VDDは約5Vにして、ゲート電圧VG の電位を、N
MOSトランジスタ19を通してVSSと等しくしてい
る。
回路を断面図で概略的に示している。しかし保護回路を
N形シリコン基板上に作成することも可能である。この
場合の断面図を図6に示す。図1と比較すると、Pウェ
ル領域5は必要であるが、Nウェル領域4はオプション
の部分(点線で示した部分)となる。更に第2のN形ド
ープ領域8を電源VDDに接続する。上述の例で使用した
同じ考え方を適用して、図6に示す制御回路11を、図
2ないし図5に示した各構成とすることができる。
回路によれば、NMOSトランジスタを横方向シリコン
制御式整流器の陽極ゲートに配置し、制御回路でNMO
Sトランジスタのゲートのゲート電圧を供給する。NM
OSトランジスタのチャネル長並びにゲート電圧を制御
することで、NMOSトランジスタの突き抜け電圧を所
定レベルに調節できる。ICパッドにESDによる負荷
が現れれば、NMOSトランジスタを作動して突き抜け
効果によりブレークダウンを生じさせ、横方向シリコン
制御式整流器をトリガして導通状態とする。従ってIC
パッドのESDによる負荷を、導通状態となったESD
保護回路でバイパスし、集積回路の内部回路をESD破
損から保護することができる。このように本発明によれ
ば、ESD電圧のトリガ電圧を、NMOSトランジスタ
の突き抜け電圧に下げることができる。
る。
成図である。
略構成図である。
略構成図である。
る。
Claims (22)
- 【請求項1】 ICパッドに配設される集積回路内の内
部回路を保護する静電放電保護回路であって、 P形シリコン基板と、 P形シリコン基板の厚み方向に形成されたNウェル領域
と、 該Nウェル領域に形成され、前記ICパッドと電気的に
接続されるP形ドープ領域と、 集積回路の回路接地に電気的に接続するために、前記P
形シリコン基板上に前記Nウェル領域と所定間隔あけて
形成されたN形ドープ領域であって、前記P形ドープ領
域,前記Nウェル領域,前記P形シリコン基板と共にシ
リコン制御式整流器を形成するN形ドープ領域と、 前記Nウェル領域と前記N形ドープ領域間の前記P形シ
リコン基板上に形成されたゲート構造であって、前記N
形ドープ領域,前記Nウェル領域と共にトランジスタを
形成するゲート構造と、 該ゲート構造にゲート電圧を与える制御回路であって、
前記トランジスタの突き抜け電圧は前記所定間隔および
前記ゲート電圧により決定される制御回路とを備えた静
電放電保護回路。 - 【請求項2】 前記N形ドープ領域は第1のN形ドープ
領域であり、前記P形ドープ領域は第1のP形ドープ領
域であり、更に前記Nウェル領域に形成され、第1のP
形ドープ領域に電気的に接続する第2のN形ドープ領域
と、 前記Nウェル領域からの第1のN形ドープ領域までの前
記所定間隔よりも大きな距離だけ前記Nウェル領域から
離間して、前記P形シリコン基板上に形成され、かつ前
記第1のN形ドープ領域に電気的に接続された第2のP
形ドープ領域とを備えた請求項1記載の静電放電保護回
路。 - 【請求項3】 前記Nウェル領域は約1x1016から5
x1017cm-3のドープ濃度と約1.8から2.5μm
の接合深さを有する請求項1記載の静電放電保護回路。 - 【請求項4】 前記N形ドープ領域は約0.15から
0.25μmの接合深さと約11から13ボルトの接合
破壊電圧を有する請求項3記載の静電放電保護回路。 - 【請求項5】 前記所定間隔は約1.3μmから約4μ
mの範囲にあり、前記トランジスタの突き抜け電圧は約
8ボルトから約15ボルトの範囲にある請求項4記載の
静電放電保護回路。 - 【請求項6】 前記突き抜け電圧は約6ボルトから約1
0ボルトの範囲にあり、前記ゲート電圧が略1ボルトに
設定された請求項4記載の静電放電保護回路。 - 【請求項7】 前記制御回路は、 前記P形ドープ領域と前記ゲート構造間に電気的に接続
するキャパシタと、 前記N形ドープ領域と前記ゲート構造間に電気的に接続
する抵抗とからなる請求項1記載の静電放電保護回路。 - 【請求項8】 前記制御回路は、更に、 前記ゲート構造に電気的に接続したドレインと、回路接
地に電気的に接続するソースと、集積回路の電源により
バイアスされたゲートとを有するNMOSトランジスタ
を備えた請求項7記載の静電放電保護回路。 - 【請求項9】 前記制御回路は更に、 前記ゲート構造に電気的に接続したドレインと、回路接
地に電気的に接続するソースと、該集積回路の電源によ
りバイアスされたゲートとを有するNMOSトランジス
タを備えた請求項1記載の静電放電保護回路。 - 【請求項10】 前記制御回路は、集積回路の電源に電
気的に接続する入力端子と前記ゲート構造に前記ゲート
電圧を供給する出力端子とを有するインバータを備えた
請求項1記載の静電放電保護回路。 - 【請求項11】 ICパッドに配設される集積回路内の
内部回路を保護する静電放電保護回路であって、 N形シリコン基板と、 N形シリコン基板の厚み方向に形成されたPウェル領域
と、 該N形シリコン基板に形成され、前記ICパッドと電気
的に接続されるP形ドープ領域と、 集積回路の回路接地に電気的に接続するために、前記P
ウェル領域内に前記N形シリコン基板の境界から所定間
隔あけて形成されたN形ドープ領域であって、前記P形
ドープ領域,前記N形シリコン基板,前記Pウェル領域
と共にシリコン制御式整流器を形成するN形ドープ領域
と、 前記Pウェル領域と前記N形シリコン基板との間の前記
Pウェル領域に形成されたゲート構造であって、前記N
形ドープ領域,前記N形シリコン基板と共にトランジス
タを形成するゲート構造と、 該ゲート構造にゲート電圧を与える制御回路であって、
前記トランジスタの突き抜け電圧は前記所定間隔および
前記ゲート電圧により決定される制御回路とを備えた静
電放電保護回路。 - 【請求項12】 前記N形ドープ領域は第1のN形ドー
プ領域であり、前記P形ドープ領域は第1のP形ドープ
領域であり、更に前記N形シリコン基板に形成され、集
積回路の電源に電気的に接続する第2のN形ドープ領域
と、 前記ゲート構造から前記第1のN形ドープ領域までの前
記所定間隔よりも大きな距離だけ前記ゲート構造から離
間して、前記Pウェル領域に形成され、かつ前記第1の
N形ドープ領域に電気的に接続された第2のP形ドープ
領域とを備えた請求項11記載の静電放電保護回路。 - 【請求項13】 前記Pウェル領域は約1x1016から
5x1017cm-3のドープ濃度と約1.8から2.5μ
mの接合深さを有する請求項11記載の静電放電保護回
路。 - 【請求項14】 前記N形ドープ領域は約0.15から
0.25μmの接合深さと約11から13ボルトの接合
破壊電圧を有する請求項13記載の静電放電保護回路。 - 【請求項15】 前記所定間隔は約1.3μmから約4
μmの範囲にあり、トランジスタの突き抜け電圧は約8
ボルトから約15ボルトの範囲にある請求項14記載の
静電放電保護回路。 - 【請求項16】 前記突き抜け電圧は約6ボルトから約
10ボルトの範囲にあり、前記ゲート電圧が略1ボルト
に設定された請求項14記載の静電放電保護回路。 - 【請求項17】 前記制御回路は、 前記P形ドープ領域と前記ゲート構造間に電気的に接続
するキャパシタと、 前記N形ドープ領域と前記ゲート構造間に電気的に接続
する抵抗とからなる請求項12記載の静電放電保護回
路。 - 【請求項18】 前記制御回路は更に、 前記ゲート構造に電気的に接続したドレインと、回路接
地に電気的に接続するソースと、電源によりバイアスさ
れたゲートとを有するNMOSトランジスタを備えた請
求項17記載の静電放電保護回路。 - 【請求項19】 前記制御回路は更に、 前記ゲート構造に電気的に接続したドレインと、回路接
地に電気的に接続するソースと、電源によりバイアスさ
れたゲートとを有するNMOSトランジスタを備えた請
求項12記載の静電放電保護回路。 - 【請求項20】 前記制御回路は、電源に電気的に接続
する入力端子と前記ゲート構造に前記ゲート電圧を提供
する出力端子とを有するインバータを備えた請求項12
記載の静電放電保護回路。 - 【請求項21】 前記制御回路は、 前記P形ドープ領域に電気的に接続したソースと、前記
ゲート構造に電気的に接続したドレインと、前記集積回
路の電源によりバイアスされたゲートとを有するPMO
Sトランジスタと、 前記N形ドープ領域に電気的に接続したソースと、前記
ゲート構造に電気的に接続したドレインと、前記集積回
路の電源によりバイアスされたゲートとを有するNMO
Sトランジスタとを有する請求項1記載の静電放電保護
回路。 - 【請求項22】 前記制御回路は、 前記P形ドープ領域に電気的に接続したソースと、前記
ゲート構造に電気的に接続したドレインと、電源により
バイアスされたゲートとを有するPMOSトランジスタ
と、 前記N形ドープ領域に電気的に接続したソースと、前記
ゲート構造に電気的に接続したドレインと、電源により
バイアスされたゲートとを有するNMOSトランジスタ
とを有する請求項12記載の静電放電保護回路。
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