JPH1080058A - 電子機器用のサージアブソーバユニット - Google Patents
電子機器用のサージアブソーバユニットInfo
- Publication number
- JPH1080058A JPH1080058A JP23238296A JP23238296A JPH1080058A JP H1080058 A JPH1080058 A JP H1080058A JP 23238296 A JP23238296 A JP 23238296A JP 23238296 A JP23238296 A JP 23238296A JP H1080058 A JPH1080058 A JP H1080058A
- Authority
- JP
- Japan
- Prior art keywords
- line
- voltage
- side terminals
- arrester
- interposed
- Prior art date
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- Pending
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- Emergency Protection Circuit Devices (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】
【課題】 電子機器を雷電圧から有効に保護する。
【解決手段】 各ライン側端子L1 、L2 とアース端子
Eとの間、ライン側端子L1 、L2 の間にアレスタAi
(i=1、2…)を介装し、対応する各ライン側端子L
1 、L2 と機器側端子T1 、T2 との間にパルス抵抗素
子PR1 、PR2 を介装する。パルス抵抗素子PR1 、
PR2 は、アレスタAi の放電遅れ時間に起因して生じ
る急峻なパルス性の初期サージ電圧を鉄損による抵抗損
失として吸収し、全体として十分な雷電圧抑制性能を実
現する。
Eとの間、ライン側端子L1 、L2 の間にアレスタAi
(i=1、2…)を介装し、対応する各ライン側端子L
1 、L2 と機器側端子T1 、T2 との間にパルス抵抗素
子PR1 、PR2 を介装する。パルス抵抗素子PR1 、
PR2 は、アレスタAi の放電遅れ時間に起因して生じ
る急峻なパルス性の初期サージ電圧を鉄損による抵抗損
失として吸収し、全体として十分な雷電圧抑制性能を実
現する。
Description
【0001】
【発明の属する技術分野】この発明は、電源ラインまた
は信号伝送ラインを介して侵入する雷電圧から電子機器
を有効に保護するために使用する電子機器用のサージア
ブソーバユニットに関する。
は信号伝送ラインを介して侵入する雷電圧から電子機器
を有効に保護するために使用する電子機器用のサージア
ブソーバユニットに関する。
【0002】
【従来の技術】大規模なコンピュータ制御システムや自
動監視システム等の電源ラインや信号伝送ラインは、侵
入する雷電圧に対して十分な雷対策を施す必要がある。
動監視システム等の電源ラインや信号伝送ラインは、侵
入する雷電圧に対して十分な雷対策を施す必要がある。
【0003】従来、最も広く一般的に用いられている雷
対策は、アレスタ、抵抗、バリスタによる対称π型回路
を電源ラインや信号伝送ラインの2線間に挿入するもの
である。アレスタは、電源ラインまたは信号伝送ライン
を介して侵入する雷電圧の波高値を制限する一方、抵抗
は、電流を制限しながらバリスタを介して雷電圧をアー
スに放流し、雷電圧の大きさを電子機器のインパルス耐
電圧以下に抑制する。
対策は、アレスタ、抵抗、バリスタによる対称π型回路
を電源ラインや信号伝送ラインの2線間に挿入するもの
である。アレスタは、電源ラインまたは信号伝送ライン
を介して侵入する雷電圧の波高値を制限する一方、抵抗
は、電流を制限しながらバリスタを介して雷電圧をアー
スに放流し、雷電圧の大きさを電子機器のインパルス耐
電圧以下に抑制する。
【0004】
【発明が解決しようとする課題】かかる従来技術による
ときは、アレスタは、動作時の制限電圧が低く、サージ
耐量も十分大きくとれるが、放電遅れ時間に基づく応答
速度の限界があり、急峻な雷電圧の侵入に対し、直流放
電開始電圧に相当する高い初期サージ電圧が残ること、
抵抗は、初期サージ電圧を十分小さく抑えるために高抵
抗が好ましいが、過大な信号減衰を生じないように最大
値が制約されていること、バリスタを介してアース側か
ら雷電圧が侵入することがある等の事情があり、十分な
雷電圧抑制性能を実現することは容易ではない。なお、
抵抗を空心コイルのようなインダクタンス素子に代える
こともあるが、インダクタンス素子は、信号の高周波成
分に対して過大な減衰を生じ、信号伝送ラインの周波数
特性を劣化させることがある上、蓄積したエネルギを放
流させるためにバリスタを併用するから、同様に、アー
ス側からの雷電圧の侵入を阻止できないという問題があ
る。
ときは、アレスタは、動作時の制限電圧が低く、サージ
耐量も十分大きくとれるが、放電遅れ時間に基づく応答
速度の限界があり、急峻な雷電圧の侵入に対し、直流放
電開始電圧に相当する高い初期サージ電圧が残ること、
抵抗は、初期サージ電圧を十分小さく抑えるために高抵
抗が好ましいが、過大な信号減衰を生じないように最大
値が制約されていること、バリスタを介してアース側か
ら雷電圧が侵入することがある等の事情があり、十分な
雷電圧抑制性能を実現することは容易ではない。なお、
抵抗を空心コイルのようなインダクタンス素子に代える
こともあるが、インダクタンス素子は、信号の高周波成
分に対して過大な減衰を生じ、信号伝送ラインの周波数
特性を劣化させることがある上、蓄積したエネルギを放
流させるためにバリスタを併用するから、同様に、アー
ス側からの雷電圧の侵入を阻止できないという問題があ
る。
【0005】そこで、この発明の目的は、かかる従来技
術の問題に鑑み、アレスタと、パルス抵抗素子と、バリ
スタとを組み合わせることによって、信号伝送ラインの
周波数特性を劣化させることなく、十分な雷電圧抑制性
能を容易に実現することができる電子機器用のサージア
ブソーバユニットを提供することにある。
術の問題に鑑み、アレスタと、パルス抵抗素子と、バリ
スタとを組み合わせることによって、信号伝送ラインの
周波数特性を劣化させることなく、十分な雷電圧抑制性
能を容易に実現することができる電子機器用のサージア
ブソーバユニットを提供することにある。
【0006】
【課題を解決するための手段】かかる目的を達成するた
めのこの発明の構成は、一対のライン側端子と、ライン
側端子に対応する一対の機器側端子と、アース端子と、
対応する各ライン側端子と機器側端子との間に介装する
パルス抵抗素子と、各ライン側端子とアース端子との間
に個別に介装する不活性ガス封入形のアレスタと、ライ
ン側端子間に介装する不活性ガス封入形のアレスタとを
備えることをその要旨とする。
めのこの発明の構成は、一対のライン側端子と、ライン
側端子に対応する一対の機器側端子と、アース端子と、
対応する各ライン側端子と機器側端子との間に介装する
パルス抵抗素子と、各ライン側端子とアース端子との間
に個別に介装する不活性ガス封入形のアレスタと、ライ
ン側端子間に介装する不活性ガス封入形のアレスタとを
備えることをその要旨とする。
【0007】なお、機器側端子間にバリスタを介装する
ことができる。
ことができる。
【0008】また、各アレスタは、同一規格の一対を並
列接続してもよい。
列接続してもよい。
【0009】
【作用】かかる発明の構成によるときは、各ライン側端
子とアース端子との間に介装するアレスタは、電源ライ
ン等の各線を介して侵入する雷電圧をアースに放流し、
ライン側端子間に介装するアレスタは、電源ライン等の
2線間に侵入する雷電圧を制限する。一方、パルス抵抗
素子は、急峻なパルス性の電圧に対して大きな抵抗損失
を発生し、アレスタの放電遅れ時間によって生じる初期
サージ電圧を抵抗損失として吸収することにより、機器
側端子に表われる雷電圧を小さく抑制することができ
る。
子とアース端子との間に介装するアレスタは、電源ライ
ン等の各線を介して侵入する雷電圧をアースに放流し、
ライン側端子間に介装するアレスタは、電源ライン等の
2線間に侵入する雷電圧を制限する。一方、パルス抵抗
素子は、急峻なパルス性の電圧に対して大きな抵抗損失
を発生し、アレスタの放電遅れ時間によって生じる初期
サージ電圧を抵抗損失として吸収することにより、機器
側端子に表われる雷電圧を小さく抑制することができ
る。
【0010】パルス抵抗素子は、急峻なパルス性の電圧
に対して鉄損による大きな抵抗損失を発生する高損失の
コイルである。なお、各パルス抵抗素子の抵抗損失成分
は、電源ライン用では、周波数0〜60Hz に対して
0.01〜0.2Ω程度、100kHz に対して約30
0Ω程度に設定するのがよく、電話回線を使用する信号
伝送ライン用では、0〜3.4kHz に対して0.1〜
10Ω程度、100kHz に対して約500Ω程度に設
定するのがよい。また、このとき、各アレスタは、電源
ライン用では、放電開始電圧800V、サージ耐量10
kA程度のものを選定し、信号伝送ライン用では、35
0V、10kA程度のものを選定するのがよい。
に対して鉄損による大きな抵抗損失を発生する高損失の
コイルである。なお、各パルス抵抗素子の抵抗損失成分
は、電源ライン用では、周波数0〜60Hz に対して
0.01〜0.2Ω程度、100kHz に対して約30
0Ω程度に設定するのがよく、電話回線を使用する信号
伝送ライン用では、0〜3.4kHz に対して0.1〜
10Ω程度、100kHz に対して約500Ω程度に設
定するのがよい。また、このとき、各アレスタは、電源
ライン用では、放電開始電圧800V、サージ耐量10
kA程度のものを選定し、信号伝送ライン用では、35
0V、10kA程度のものを選定するのがよい。
【0011】機器側端子間にバリスタを介装すれば、バ
リスタは、接続される電子機器のみかけの入力インピー
ダンスを低下させるので、特に信号伝送ライン用に好適
である。なお、このときのバリスタは、信号レベルによ
り、たとえば動作開始電圧22〜470V、サージ耐量
2500A程度のものを選定する。
リスタは、接続される電子機器のみかけの入力インピー
ダンスを低下させるので、特に信号伝送ライン用に好適
である。なお、このときのバリスタは、信号レベルによ
り、たとえば動作開始電圧22〜470V、サージ耐量
2500A程度のものを選定する。
【0012】また、同一規格の一対のアレスタを並列接
続すれば、雷電圧に対する実質的なサージ耐量を2倍に
増大させることができる。
続すれば、雷電圧に対する実質的なサージ耐量を2倍に
増大させることができる。
【0013】
【発明の実施の形態】以下、図面を以って発明の実施の
形態を説明する。
形態を説明する。
【0014】電子機器用のサージアブソーバユニット1
0は、各一対のライン側端子L1 、L2 、機器側端子T
1 、T2 と、アース端子Eと、アレスタAi (i=1、
2…)、パルス抵抗素子PRi (i=1、2…)、バリ
スタZとを含んでなる(図1)。ただし、同図のサージ
アブソーバユニット10は、電話回線を使用する信号伝
送ライン用である。
0は、各一対のライン側端子L1 、L2 、機器側端子T
1 、T2 と、アース端子Eと、アレスタAi (i=1、
2…)、パルス抵抗素子PRi (i=1、2…)、バリ
スタZとを含んでなる(図1)。ただし、同図のサージ
アブソーバユニット10は、電話回線を使用する信号伝
送ライン用である。
【0015】アレスタA1 、A1 は、一方のライン側端
子L1 とアース端子Eとの間に並列接続して介装されて
おり、アレスタA2 、A2 は、他方のライン側端子L2
とアース端子Eとの間に並列接続して介装されている。
また、アレスタA3 、A3 は、一対のライン側端子L1
、L2 間に介装されている。パルス抵抗素子PR1
は、一方の対応するライン側端子L1 と機器側端子T1
との間に介装され、パルス抵抗素子PR2 は、他方の対
応するライン側端子L2 と機器側端子T2 との間に介装
されている。また、機器側端子T1 、T2 間には、バリ
スタZが介装されている。
子L1 とアース端子Eとの間に並列接続して介装されて
おり、アレスタA2 、A2 は、他方のライン側端子L2
とアース端子Eとの間に並列接続して介装されている。
また、アレスタA3 、A3 は、一対のライン側端子L1
、L2 間に介装されている。パルス抵抗素子PR1
は、一方の対応するライン側端子L1 と機器側端子T1
との間に介装され、パルス抵抗素子PR2 は、他方の対
応するライン側端子L2 と機器側端子T2 との間に介装
されている。また、機器側端子T1 、T2 間には、バリ
スタZが介装されている。
【0016】アレスタAi は、「ガスアレスタ」または
「ガスチューブアレスタ」の商品名で知られる二極の不
活性ガス封入形の高速アレスタが好適である。また、ア
レスタAi は、すべて同一規格のものを選定してもよ
い。
「ガスチューブアレスタ」の商品名で知られる二極の不
活性ガス封入形の高速アレスタが好適である。また、ア
レスタAi は、すべて同一規格のものを選定してもよ
い。
【0017】バリスタZは、金属酸化物半導体素子であ
って、「ZNRサージアブソーバ」の商品名で市販され
ているものが好適である。
って、「ZNRサージアブソーバ」の商品名で市販され
ているものが好適である。
【0018】かかる構成のサージアブソーバユニット1
0は、外部機器Sと電子機器Mとを接続する信号伝送ラ
インTに対し、電子機器Mの近傍に挿入して使用する
(図2)。ただし、アース端子Eは、良好な接地状態で
大地に接続する。
0は、外部機器Sと電子機器Mとを接続する信号伝送ラ
インTに対し、電子機器Mの近傍に挿入して使用する
(図2)。ただし、アース端子Eは、良好な接地状態で
大地に接続する。
【0019】いま、信号伝送ラインTを介して雷電圧E
s が侵入すると、その極性に応じて、アレスタA1 、A
1 、またはアレスタA2 、A2 が作動する。また、伝送
信号ラインTの2線間に侵入する雷電圧Es の場合は、
アレスタA3 、A3 が作動する。なお、パルス抵抗素子
PRi は、アレスタAi に放電遅れ時間があることによ
って生じる初期サージ電圧を抵抗損失として吸収し、バ
リスタZとともに、電子機器Mに侵入する雷電圧を十分
小さい値に抑えることができる。
s が侵入すると、その極性に応じて、アレスタA1 、A
1 、またはアレスタA2 、A2 が作動する。また、伝送
信号ラインTの2線間に侵入する雷電圧Es の場合は、
アレスタA3 、A3 が作動する。なお、パルス抵抗素子
PRi は、アレスタAi に放電遅れ時間があることによ
って生じる初期サージ電圧を抵抗損失として吸収し、バ
リスタZとともに、電子機器Mに侵入する雷電圧を十分
小さい値に抑えることができる。
【0020】かかるサージアブソーバユニット10は、
アレスタAi 、パルス抵抗素子PRi 、バリスタZの各
定数を適切に選定することにより、8×20μS10k
Vの雷電圧Es に対し、サージ減衰量−60dB以上、
動作時間10nS以下、サージ耐量10kA以上を実現
することができた。
アレスタAi 、パルス抵抗素子PRi 、バリスタZの各
定数を適切に選定することにより、8×20μS10k
Vの雷電圧Es に対し、サージ減衰量−60dB以上、
動作時間10nS以下、サージ耐量10kA以上を実現
することができた。
【0021】
【他の実施の形態】図1において、サージアブソーバユ
ニット10は、電源ライン用として使用するとき、バリ
スタZを省略してもよい。一般に、電子機器Mは、電源
端子のみかけの入力インピーダンスが極く小さいから、
バリスタZを使用するまでもなく、パルス抵抗素子PR
i によって初期サージ電圧を十分に吸収させることがで
きるからである。
ニット10は、電源ライン用として使用するとき、バリ
スタZを省略してもよい。一般に、電子機器Mは、電源
端子のみかけの入力インピーダンスが極く小さいから、
バリスタZを使用するまでもなく、パルス抵抗素子PR
i によって初期サージ電圧を十分に吸収させることがで
きるからである。
【0022】また、図1において、並列接続する同一規
格のアレスタAi 、Ai は、各アレスタAi のサージ耐
量が十分大きいときは、それぞれ単一のアレスタAi に
代えてもよい。
格のアレスタAi 、Ai は、各アレスタAi のサージ耐
量が十分大きいときは、それぞれ単一のアレスタAi に
代えてもよい。
【0023】
【発明の効果】以上説明したように、この発明によれ
ば、対応する各ライン側端子と機器側端子との間にパル
ス抵抗素子を介装し、各ライン側端子とアース端子間、
各ライン側端子間にアレスタを介装することによって、
パルス抵抗素子は、信号電圧に対して大きな減衰を与え
ることなく、各アレスタの放電遅れ時間に起因して生じ
るパルス性の初期サージ電圧を有効に吸収することがで
きるので、電源ラインまたは信号伝送ラインを介して侵
入する急峻な雷電圧に対し、十分な雷電圧抑制性能を容
易に実現することができる上、信号伝送ラインの周波数
特性を過大に劣化させることもないという優れた効果が
ある。
ば、対応する各ライン側端子と機器側端子との間にパル
ス抵抗素子を介装し、各ライン側端子とアース端子間、
各ライン側端子間にアレスタを介装することによって、
パルス抵抗素子は、信号電圧に対して大きな減衰を与え
ることなく、各アレスタの放電遅れ時間に起因して生じ
るパルス性の初期サージ電圧を有効に吸収することがで
きるので、電源ラインまたは信号伝送ラインを介して侵
入する急峻な雷電圧に対し、十分な雷電圧抑制性能を容
易に実現することができる上、信号伝送ラインの周波数
特性を過大に劣化させることもないという優れた効果が
ある。
【図1】 全体構成回路図
【図2】 使用状態説明図
L1 、L2 …ライン側端子 T1 、T2 …機器側端子 E…アース端子 Ai (i=1、2…)…アレスタ PRi (i=1、2)…パルス抵抗素子 Z…バリスタ
Claims (3)
- 【請求項1】 一対のライン側端子と、該ライン側端子
に対応する一対の機器側端子と、アース端子と、対応す
る前記各ライン側端子と機器側端子との間に介装するパ
ルス抵抗素子と、前記各ライン側端子とアース端子との
間に個別に介装する不活性ガス封入形のアレスタと、前
記ライン側端子間に介装する不活性ガス封入形のアレス
タとを備えてなる電子機器用のサージアブソーバユニッ
ト。 - 【請求項2】 前記機器側端子間にバリスタを介装する
ことを特徴とする請求項1記載の電子機器用のサージア
ブソーバユニット。 - 【請求項3】 前記各アレスタは、同一規格の一対を並
列接続することを特徴とする請求項1または請求項2記
載の電子機器用のサージアブソーバユニット。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23238296A JPH1080058A (ja) | 1996-09-02 | 1996-09-02 | 電子機器用のサージアブソーバユニット |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23238296A JPH1080058A (ja) | 1996-09-02 | 1996-09-02 | 電子機器用のサージアブソーバユニット |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1080058A true JPH1080058A (ja) | 1998-03-24 |
Family
ID=16938363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23238296A Pending JPH1080058A (ja) | 1996-09-02 | 1996-09-02 | 電子機器用のサージアブソーバユニット |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1080058A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1102371A1 (fr) * | 1999-11-19 | 2001-05-23 | Citel 2 C P | Dispositif parafoudre pour réseau à basse tension |
US6930871B2 (en) | 1999-11-19 | 2005-08-16 | Citel | Lightning arrester device for low-voltage network |
CN100361123C (zh) * | 2005-10-28 | 2008-01-09 | 清华大学 | 判定输电线路防雷性能的全线路、多参数综合优化方法 |
JP2009153346A (ja) * | 2007-12-21 | 2009-07-09 | Railway Technical Res Inst | 低電力保安器 |
JP2013009475A (ja) * | 2011-07-06 | 2013-01-10 | Leader Electronics Inc | サージ電流抑制回路 |
CN114113835A (zh) * | 2021-11-10 | 2022-03-01 | 西南交通大学 | 一种多重雷击放电下瓷外套避雷器能量吸收性能测评方法 |
-
1996
- 1996-09-02 JP JP23238296A patent/JPH1080058A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1102371A1 (fr) * | 1999-11-19 | 2001-05-23 | Citel 2 C P | Dispositif parafoudre pour réseau à basse tension |
FR2801436A1 (fr) * | 1999-11-19 | 2001-05-25 | Citel 2 C P | Dispositif parafoudre pour reseau a basse tension |
US6930871B2 (en) | 1999-11-19 | 2005-08-16 | Citel | Lightning arrester device for low-voltage network |
CN100361123C (zh) * | 2005-10-28 | 2008-01-09 | 清华大学 | 判定输电线路防雷性能的全线路、多参数综合优化方法 |
JP2009153346A (ja) * | 2007-12-21 | 2009-07-09 | Railway Technical Res Inst | 低電力保安器 |
JP2013009475A (ja) * | 2011-07-06 | 2013-01-10 | Leader Electronics Inc | サージ電流抑制回路 |
CN114113835A (zh) * | 2021-11-10 | 2022-03-01 | 西南交通大学 | 一种多重雷击放电下瓷外套避雷器能量吸收性能测评方法 |
CN114113835B (zh) * | 2021-11-10 | 2022-08-26 | 西南交通大学 | 一种多重雷击放电下瓷外套避雷器能量吸收性能测评方法 |
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