JPH10125875A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10125875A JPH10125875A JP8277822A JP27782296A JPH10125875A JP H10125875 A JPH10125875 A JP H10125875A JP 8277822 A JP8277822 A JP 8277822A JP 27782296 A JP27782296 A JP 27782296A JP H10125875 A JPH10125875 A JP H10125875A
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- gate
- transistor
- power supply
- wiring
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 複数のブロックに区分されたメモリ部を有
し、各ブロックには、書換、消去可能な複数の不揮発性
メモリセルを備えた半導体記憶装置において、所定の電
源パッドから各ブロックまでの配線の長さの相違による
影響を除去することである。 【解決手段】 書込、消去動作の際に使用されるソース
スイッチ内のトランジスタの能力、即ち、オン抵抗を電
源パッドからの距離に応じて変化させることにより、各
ブロックに対して印加される電位の均一化を図る。書込
動作の際に、ソーススイッチ内でオン状態となるNチャ
ンネルMOSトランジスタのオン抵抗を電源パッドから
の距離が長くなるにしたがって、小さくなるように、チ
ャネル幅及び/又はチャネル長を変化させる。また、N
チャンネルMOSトランジスタに印加されるゲート電圧
を電源パッドからの距離に応じて変化させても、トラン
ジスタの能力を変化させることができる。
し、各ブロックには、書換、消去可能な複数の不揮発性
メモリセルを備えた半導体記憶装置において、所定の電
源パッドから各ブロックまでの配線の長さの相違による
影響を除去することである。 【解決手段】 書込、消去動作の際に使用されるソース
スイッチ内のトランジスタの能力、即ち、オン抵抗を電
源パッドからの距離に応じて変化させることにより、各
ブロックに対して印加される電位の均一化を図る。書込
動作の際に、ソーススイッチ内でオン状態となるNチャ
ンネルMOSトランジスタのオン抵抗を電源パッドから
の距離が長くなるにしたがって、小さくなるように、チ
ャネル幅及び/又はチャネル長を変化させる。また、N
チャンネルMOSトランジスタに印加されるゲート電圧
を電源パッドからの距離に応じて変化させても、トラン
ジスタの能力を変化させることができる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、書換及び消去可能な不揮発性メモリセルに
よって構成された半導体記憶装置に関する。
関し、特に、書換及び消去可能な不揮発性メモリセルに
よって構成された半導体記憶装置に関する。
【0002】
【従来の技術】従来、この種の半導体記憶装置には、コ
ントロールゲート及びフローティングゲートを備え、書
換、消去可能な二重ゲート構造の不揮発性メモリセルに
よって構成された不揮発性半導体記憶装置がある。ま
た、不揮発性半導体記憶装置にも、複数の不揮発性メモ
リセルを一括消去するフラッシュメモリと、各不揮発性
メモリセルを個々に消去できるEEPROMとがある。
更に、不揮発性メモリセルとしても、消去及び書込の際
に、ファウラー−ノルドハイム(F−N)トンネリング
現象を利用したものと、消去の際に、F−Nトンネリン
グ現象を利用し、他方、書込の際に、ホットエレクトロ
ンをフローティングゲートに注入するものとがある。
ントロールゲート及びフローティングゲートを備え、書
換、消去可能な二重ゲート構造の不揮発性メモリセルに
よって構成された不揮発性半導体記憶装置がある。ま
た、不揮発性半導体記憶装置にも、複数の不揮発性メモ
リセルを一括消去するフラッシュメモリと、各不揮発性
メモリセルを個々に消去できるEEPROMとがある。
更に、不揮発性メモリセルとしても、消去及び書込の際
に、ファウラー−ノルドハイム(F−N)トンネリング
現象を利用したものと、消去の際に、F−Nトンネリン
グ現象を利用し、他方、書込の際に、ホットエレクトロ
ンをフローティングゲートに注入するものとがある。
【0003】いずれの不揮発性メモリセルを用いた不揮
発性半導体装置においても、書込及び消去の際、各メモ
リセルにおける閾値を変化させることには変わりがな
い。このように、各メモリセルの閾値を変化させるため
には、各メモリセルのソース、ドレイン、及び/又はコ
ントロールゲートに、読出の際における電圧よりも高い
電圧を印加する必要があり、このため、電圧制御回路が
不揮発性半導体装置内に設けられるのが普通である。
発性半導体装置においても、書込及び消去の際、各メモ
リセルにおける閾値を変化させることには変わりがな
い。このように、各メモリセルの閾値を変化させるため
には、各メモリセルのソース、ドレイン、及び/又はコ
ントロールゲートに、読出の際における電圧よりも高い
電圧を印加する必要があり、このため、電圧制御回路が
不揮発性半導体装置内に設けられるのが普通である。
【0004】ここで、書込の際、ホットエレクトロンを
ドレインからフローティングゲートに注入し、他方、消
去の際、F−Nトンネリング現象を利用するメモリセル
について、書込及び消去動作を具体的に説明する。
ドレインからフローティングゲートに注入し、他方、消
去の際、F−Nトンネリング現象を利用するメモリセル
について、書込及び消去動作を具体的に説明する。
【0005】上記したメモリセルでは、書込の際、コン
トロールゲートに12V程度の高電圧、ドレインに6V
を印加し、ソースを接地電位にし、ドレインとソース間
に流れる電流により発生するホットエレクトロンをドレ
イン端からフローティングゲートに注入することによ
り、メモリセルの閾値を上昇させる。
トロールゲートに12V程度の高電圧、ドレインに6V
を印加し、ソースを接地電位にし、ドレインとソース間
に流れる電流により発生するホットエレクトロンをドレ
イン端からフローティングゲートに注入することによ
り、メモリセルの閾値を上昇させる。
【0006】一方、この種のメモリセルの内容を消去す
る方法には、コントロールゲートを接地電位にし、ドレ
インをオープンすると共に、ソースに12Vの高電圧を
印加する方法、或いは、コントロールゲートに負の高電
圧を印加すると共に、ドレインをオープンにし、且つ、
ソースに5Vの電圧を印加する方法があり、いずれの場
合においても、フローティングゲートとソース間に高電
界を生じさせ、この高電界によるF−Nトンネリング現
象により、ソース端からフローティングゲートに注入さ
れた電子を引き抜いて、メモリセルの閾値を低下させて
いる。したがって、メモリセルの書込、消去の際、上記
した電圧制御回路から、ドレイン、ソース、及び、コン
トロールゲートに所望の電圧を印加されている。
る方法には、コントロールゲートを接地電位にし、ドレ
インをオープンすると共に、ソースに12Vの高電圧を
印加する方法、或いは、コントロールゲートに負の高電
圧を印加すると共に、ドレインをオープンにし、且つ、
ソースに5Vの電圧を印加する方法があり、いずれの場
合においても、フローティングゲートとソース間に高電
界を生じさせ、この高電界によるF−Nトンネリング現
象により、ソース端からフローティングゲートに注入さ
れた電子を引き抜いて、メモリセルの閾値を低下させて
いる。したがって、メモリセルの書込、消去の際、上記
した電圧制御回路から、ドレイン、ソース、及び、コン
トロールゲートに所望の電圧を印加されている。
【0007】近年、この種の半導体記憶装置に対する大
容量化の要求に応じて、フラッシュメモリに含まれるメ
モリセルの数も増大している。この場合、フラッシュメ
モリに含まれるメモリセルを所定数のブロック、即ち、
メモリアレイに分割し、消去動作をブロック単位で行う
フラッシュメモリも提案されている。
容量化の要求に応じて、フラッシュメモリに含まれるメ
モリセルの数も増大している。この場合、フラッシュメ
モリに含まれるメモリセルを所定数のブロック、即ち、
メモリアレイに分割し、消去動作をブロック単位で行う
フラッシュメモリも提案されている。
【0008】このように、ブロック単位で消去を行うフ
ラッシュメモリでは、所定の配列方向にブロックが配列
されており、且つ、各ブロック内のメモリセルのソース
は共通に接続されて、消去電圧を選択的に各ブロックに
供給するソーススイッチに接続されている。また、ソー
ススイッチは消去電圧を印加するための電源パッドに、
消去電圧供給線を介して接続されている。このような構
成を採用した場合、ブロックの数が多くなるにしたがっ
て、電源パッドから、各ブロックのソーススイッチまで
の消去電圧供給線の長さが長くなってしまう。ここで、
消去電圧供給線は、配線幅及び配線厚に応じた分布抵抗
を有している。
ラッシュメモリでは、所定の配列方向にブロックが配列
されており、且つ、各ブロック内のメモリセルのソース
は共通に接続されて、消去電圧を選択的に各ブロックに
供給するソーススイッチに接続されている。また、ソー
ススイッチは消去電圧を印加するための電源パッドに、
消去電圧供給線を介して接続されている。このような構
成を採用した場合、ブロックの数が多くなるにしたがっ
て、電源パッドから、各ブロックのソーススイッチまで
の消去電圧供給線の長さが長くなってしまう。ここで、
消去電圧供給線は、配線幅及び配線厚に応じた分布抵抗
を有している。
【0009】したがって、電源パッドと当該電源パッド
直近のブロックとの間の分布抵抗は最も小さく、他方、
電源パッドと当該電源パッドに最も遠いブロックとの間
の分布抵抗は直近のブロック間の分布抵抗より大きくな
ってしまう。
直近のブロックとの間の分布抵抗は最も小さく、他方、
電源パッドと当該電源パッドに最も遠いブロックとの間
の分布抵抗は直近のブロック間の分布抵抗より大きくな
ってしまう。
【0010】上記した構成において、パルス状の消去電
圧が電源パッドに与えられると、直近のブロックには、
高い電圧が印加され、他方、電源パッドから遠いブロッ
ク程低い電圧が印加されることになる。このように、消
去電圧にバラツキがあると、ブロック内のメモリセルの
消去後の閾値が相互に異なることになってしまい、フラ
ッシュメモリの電源電圧最小値側における動作マージン
が低下するという問題が生じる。
圧が電源パッドに与えられると、直近のブロックには、
高い電圧が印加され、他方、電源パッドから遠いブロッ
ク程低い電圧が印加されることになる。このように、消
去電圧にバラツキがあると、ブロック内のメモリセルの
消去後の閾値が相互に異なることになってしまい、フラ
ッシュメモリの電源電圧最小値側における動作マージン
が低下するという問題が生じる。
【0011】
【発明が解決しようとする課題】このような問題点を解
決するために、特開平6−325584号公報(以下、
引用例と呼ぶ)では、各ブロックのソーススイッチと、
消去電圧供給線の分岐点との間に、各ブロックの位置に
応じた平滑抵抗を接続することが開示されている。この
場合、電源パッドに近いブロック程、大きな平滑抵抗が
接続され、電源パッドから離れたブロック程、小さい平
滑抵抗が接続される。このように、平滑抵抗を接続する
ことによって、電源パッドから、消去電圧供給線及び平
滑抵抗を介して、各ブロックのソーススイッチまでの経
路における抵抗値は、消去時の消去パルス印加回数にお
いて相互に均一化されることになる。したがって、各ブ
ロックにソース・スイッチを介して印加される消去電圧
レベルの差を消去パルス回数で調整し、各ブロック内の
メモリ・セルにおける消去後の閾値バラツキを小さくす
ることができる。
決するために、特開平6−325584号公報(以下、
引用例と呼ぶ)では、各ブロックのソーススイッチと、
消去電圧供給線の分岐点との間に、各ブロックの位置に
応じた平滑抵抗を接続することが開示されている。この
場合、電源パッドに近いブロック程、大きな平滑抵抗が
接続され、電源パッドから離れたブロック程、小さい平
滑抵抗が接続される。このように、平滑抵抗を接続する
ことによって、電源パッドから、消去電圧供給線及び平
滑抵抗を介して、各ブロックのソーススイッチまでの経
路における抵抗値は、消去時の消去パルス印加回数にお
いて相互に均一化されることになる。したがって、各ブ
ロックにソース・スイッチを介して印加される消去電圧
レベルの差を消去パルス回数で調整し、各ブロック内の
メモリ・セルにおける消去後の閾値バラツキを小さくす
ることができる。
【0012】しかしながら、引用例においては、消去の
際におけるメモリセルの消去後の閾値のバラツキを小さ
くすることのみが考慮されており、書込動作の際におけ
るソースの接地電位からの浮きについては、何等、考慮
されていないし、この浮きによる影響についても、示唆
されていない。
際におけるメモリセルの消去後の閾値のバラツキを小さ
くすることのみが考慮されており、書込動作の際におけ
るソースの接地電位からの浮きについては、何等、考慮
されていないし、この浮きによる影響についても、示唆
されていない。
【0013】また、引用例のように、平滑抵抗を各ブロ
ックに対応して設けることは、抵抗素子の増加を招き、
抵抗素子数はブロックの数の増加と共に増大する。この
ため、抵抗素子による消去電圧の均一化は、チップサイ
ズの拡大、消費電力の増大を招くと言う欠点がある。更
に、引用例のように、各ブロック毎に、抵抗値の異なる
平滑抵抗を設けることは、設計上においても、難点が多
い。
ックに対応して設けることは、抵抗素子の増加を招き、
抵抗素子数はブロックの数の増加と共に増大する。この
ため、抵抗素子による消去電圧の均一化は、チップサイ
ズの拡大、消費電力の増大を招くと言う欠点がある。更
に、引用例のように、各ブロック毎に、抵抗値の異なる
平滑抵抗を設けることは、設計上においても、難点が多
い。
【0014】本発明の目的は、ブロックに区分された構
造を有する半導体記憶装置において、各ブロックに対す
る書込時に発生する電圧のバラツキを軽減することがで
きる半導体記憶装置を提供することである。
造を有する半導体記憶装置において、各ブロックに対す
る書込時に発生する電圧のバラツキを軽減することがで
きる半導体記憶装置を提供することである。
【0015】本発明の他の目的は、素子数を増加させる
ことなく、書込の際における接地電位からの浮きを小さ
くできる半導体記憶装置を提供することである。
ことなく、書込の際における接地電位からの浮きを小さ
くできる半導体記憶装置を提供することである。
【0016】本発明の更に他の目的は、設計上におい
て、フレキシブルにブロック数の変化に対応できる半導
体記憶装置を提供することである。
て、フレキシブルにブロック数の変化に対応できる半導
体記憶装置を提供することである。
【0017】本発明の他の目的は、消去動作の際にも、
各ブロックのメモリセルにおける閾値の変動を小さくす
るのに使用できる半導体装置を提供することである。
各ブロックのメモリセルにおける閾値の変動を小さくす
るのに使用できる半導体装置を提供することである。
【0018】
【課題を解決するための手段】本発明によれば、それぞ
れ複数の書換可能なメモリセルを含む複数のメモリアレ
イを含む半導体記憶装置において、予め定められた基準
点から前記複数のメモリアレイに隣接した位置まで延在
する基準電源ラインと、各メモリアレイ内のメモリセル
に共通に接続されたアレイ共通配線と、前記基準電源ラ
インと各アレイ共通配線との間に設けられたトランジス
タを含むスイッチとを備え、前記スイッチ内のトランジ
スタは、前記基準点からの前記基準電源ラインの長さに
応じた能力を有している半導体記憶装置が得られる。こ
こで、スイッチ内のトランジスタの能力は、前記トラン
ジスタのオン状態におけるオン抵抗によって定まるもの
とし、各トランジスタは、前記基準点からの前記基準電
源ラインの長さが長くなるにしたがって前記オン抵抗が
小さくなるように、構成されていることを特徴とする。
れ複数の書換可能なメモリセルを含む複数のメモリアレ
イを含む半導体記憶装置において、予め定められた基準
点から前記複数のメモリアレイに隣接した位置まで延在
する基準電源ラインと、各メモリアレイ内のメモリセル
に共通に接続されたアレイ共通配線と、前記基準電源ラ
インと各アレイ共通配線との間に設けられたトランジス
タを含むスイッチとを備え、前記スイッチ内のトランジ
スタは、前記基準点からの前記基準電源ラインの長さに
応じた能力を有している半導体記憶装置が得られる。こ
こで、スイッチ内のトランジスタの能力は、前記トラン
ジスタのオン状態におけるオン抵抗によって定まるもの
とし、各トランジスタは、前記基準点からの前記基準電
源ラインの長さが長くなるにしたがって前記オン抵抗が
小さくなるように、構成されていることを特徴とする。
【0019】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。
実施の形態を説明する。
【0020】図1には、本発明の一実施の形態に係る半
導体記憶装置の半導体チップ上の配列が示されており、
12V程度の高電圧VPPが与えられる電源端子(即ち、
電源パッド)11、接地される接地用パッド12、及
び、不揮発性メモリセルによって構成されたメモリ部1
3とを有している。図示されたメモリ部13は、8つの
ブロック(即ち、アレイ)B1〜B8に分割されてお
り、各ブロックB1〜B8は512kbitの記憶容量
を有しているものとする。
導体記憶装置の半導体チップ上の配列が示されており、
12V程度の高電圧VPPが与えられる電源端子(即ち、
電源パッド)11、接地される接地用パッド12、及
び、不揮発性メモリセルによって構成されたメモリ部1
3とを有している。図示されたメモリ部13は、8つの
ブロック(即ち、アレイ)B1〜B8に分割されてお
り、各ブロックB1〜B8は512kbitの記憶容量
を有しているものとする。
【0021】また、図示されたブロックB1〜B8は、
接地用パッド12に近いブロックB1側から5つのグル
ープG1〜G5に区分されており、図示の例の場合、グ
ループG1は、接地用パッド12に近いブロックB1の
みによって構成されており、グループG2は、ブロック
B2及びB3によって構成され、以下、グループG3
は、ブロックB4及びB5、グループG4は、ブロック
B6、B7、更に、グループG5は、接地用パッド12
に最も遠いブロックB8によってそれぞれ構成されてい
る。
接地用パッド12に近いブロックB1側から5つのグル
ープG1〜G5に区分されており、図示の例の場合、グ
ループG1は、接地用パッド12に近いブロックB1の
みによって構成されており、グループG2は、ブロック
B2及びB3によって構成され、以下、グループG3
は、ブロックB4及びB5、グループG4は、ブロック
B6、B7、更に、グループG5は、接地用パッド12
に最も遠いブロックB8によってそれぞれ構成されてい
る。
【0022】ここで、各ブロックB1〜B8に含まれる
不揮発性メモリセルは、図2に示すように、P型基板1
5内に、互いに間隔を置いて形成されたN+のソース領
域16(S)及びドレイン領域(D)17、ソース及び
ドレイン領域16及び17の間に、薄いゲート絶縁膜を
介して設けられたフローティングゲート18、及び、当
該フローティングゲート18上に、絶縁膜を介して設け
られたコントロールゲート19とを備えている。この例
では、ソース領域16の周辺はN−の領域21で囲まれ
ており、他方、ドレイン領域17の周辺はP−の領域2
2で囲まれた構造を備えている。また、ソース領域1
6、ドレイン領域17、及び、コントロールゲート19
からは、それぞれソース端子S2、ドレイン端子D2、
及び、ゲート端子CGが取り出されている。
不揮発性メモリセルは、図2に示すように、P型基板1
5内に、互いに間隔を置いて形成されたN+のソース領
域16(S)及びドレイン領域(D)17、ソース及び
ドレイン領域16及び17の間に、薄いゲート絶縁膜を
介して設けられたフローティングゲート18、及び、当
該フローティングゲート18上に、絶縁膜を介して設け
られたコントロールゲート19とを備えている。この例
では、ソース領域16の周辺はN−の領域21で囲まれ
ており、他方、ドレイン領域17の周辺はP−の領域2
2で囲まれた構造を備えている。また、ソース領域1
6、ドレイン領域17、及び、コントロールゲート19
からは、それぞれソース端子S2、ドレイン端子D2、
及び、ゲート端子CGが取り出されている。
【0023】この構成の不揮発性メモリセルでは、F−
Nトンネリング現象を利用して消去動作を行い、且つ、
ソース及びドレイン領域16及び17との間にホットエ
レクトロンを発生させることにより、書込動作を行うこ
とができる。より具体的に言えば、消去動作の際、ソー
ス端子S2を介してソース領域16に、12Vの高電圧
を印加すると共に、コントロールゲート19を接地する
ことにより、フローティングゲート19とソース領域1
6との間の絶縁膜に、F−Nトンネリング現象を発生さ
せ、フローティングゲート19から電子を放出させるこ
とにより、消去が行われる。この電子の放出の結果、不
揮発性メモリセルの閾値は低下する。
Nトンネリング現象を利用して消去動作を行い、且つ、
ソース及びドレイン領域16及び17との間にホットエ
レクトロンを発生させることにより、書込動作を行うこ
とができる。より具体的に言えば、消去動作の際、ソー
ス端子S2を介してソース領域16に、12Vの高電圧
を印加すると共に、コントロールゲート19を接地する
ことにより、フローティングゲート19とソース領域1
6との間の絶縁膜に、F−Nトンネリング現象を発生さ
せ、フローティングゲート19から電子を放出させるこ
とにより、消去が行われる。この電子の放出の結果、不
揮発性メモリセルの閾値は低下する。
【0024】他方、書込動作は、コントロールゲート端
子CGに、12Vの高電圧を印加すると共に、ドレイン
端子D2に5V程度の中間電位を与え、且つ、ソース端
子S2を接地することにより、ソース領域とドレイン領
域との間に、ホットエレクトロンを発生させ、フローテ
ィングゲート18に電子を注入することによって、書込
が行われる。この電子のフローティングゲート18に対
する注入の結果、不揮発性メモリセルの閾値は高くな
る。
子CGに、12Vの高電圧を印加すると共に、ドレイン
端子D2に5V程度の中間電位を与え、且つ、ソース端
子S2を接地することにより、ソース領域とドレイン領
域との間に、ホットエレクトロンを発生させ、フローテ
ィングゲート18に電子を注入することによって、書込
が行われる。この電子のフローティングゲート18に対
する注入の結果、不揮発性メモリセルの閾値は高くな
る。
【0025】上記したことからも明らかな通り、図2に
示された不揮発性メモリセルのソース端子S2には、消
去動作時、12Vの高電圧VPPが印加され、書込動作
時、接地電位が与えられることが分かる。
示された不揮発性メモリセルのソース端子S2には、消
去動作時、12Vの高電圧VPPが印加され、書込動作
時、接地電位が与えられることが分かる。
【0026】図1に戻ると、消去動作及び書込動作時、
ソース端子S2に、高電圧VPP及び接地電位を選択的に
与えるために、ソーススイッチ(SS)1〜8が各ブロ
ックB1〜B8毎に、一つづつ設けられている。言い換
えれば、各ブロックB1〜B8の不揮発性メモリセルの
ソース端子は共通に対応するソーススイッチSS1〜S
S8に、ブロック(即ち、アレイ)共通配線BC1〜B
C8を介して接続されている。
ソース端子S2に、高電圧VPP及び接地電位を選択的に
与えるために、ソーススイッチ(SS)1〜8が各ブロ
ックB1〜B8毎に、一つづつ設けられている。言い換
えれば、各ブロックB1〜B8の不揮発性メモリセルの
ソース端子は共通に対応するソーススイッチSS1〜S
S8に、ブロック(即ち、アレイ)共通配線BC1〜B
C8を介して接続されている。
【0027】これらソーススイッチSS1〜SS8は、
高電圧VPPを印加するための電源パッド11に対して、
消去電圧供給配線25を介して接続されており、更に、
接地用パッド12に対して、接地用配線26を介して接
続されている。この場合、接地用配線26は、基準電位
として接地電位を与えるためのラインであるから、基準
電源ラインと呼んでも良い。
高電圧VPPを印加するための電源パッド11に対して、
消去電圧供給配線25を介して接続されており、更に、
接地用パッド12に対して、接地用配線26を介して接
続されている。この場合、接地用配線26は、基準電位
として接地電位を与えるためのラインであるから、基準
電源ラインと呼んでも良い。
【0028】ここで、メモリ部13におけるブロックの
数が多くなると、これらブロックに接続される消去電圧
供給配線25及び接地用配線26の長さも、長くなる。
このように、配線25及び26が長くなると、各配線2
5及び26はパッド11及び12からの各ブロックまで
の配線長に応じた抵抗、容量を持つことになり、これら
の抵抗及び容量はブロック毎に変化してしまう。したが
って、各ブロックB1〜B8における書込及び消去特性
は、各配線25及び26に伴う抵抗、容量に依存したブ
ロック依存性を示す。
数が多くなると、これらブロックに接続される消去電圧
供給配線25及び接地用配線26の長さも、長くなる。
このように、配線25及び26が長くなると、各配線2
5及び26はパッド11及び12からの各ブロックまで
の配線長に応じた抵抗、容量を持つことになり、これら
の抵抗及び容量はブロック毎に変化してしまう。したが
って、各ブロックB1〜B8における書込及び消去特性
は、各配線25及び26に伴う抵抗、容量に依存したブ
ロック依存性を示す。
【0029】特に、書込動作において接地用パッド12
が接地されると、ソーススイッチSS1〜SS8を介し
て与えられる電位が、接地用配線26の抵抗の値に依存
して、接地用パッド12から遠いブロック程、接地電位
から浮き上がることになる。この結果として、接地用パ
ッド12から遠いブロックでは、各不揮発性メモリセル
のソース、ドレイン領域間の電位差が小さくなり、流れ
る電流が減少する。このように、不揮発性メモリセルに
流れる電流が減少すると、ホットエレクトロンの発生数
も減少し、書込時間が長くなったり、或いは、書込レベ
ルが浅くなってしまう。
が接地されると、ソーススイッチSS1〜SS8を介し
て与えられる電位が、接地用配線26の抵抗の値に依存
して、接地用パッド12から遠いブロック程、接地電位
から浮き上がることになる。この結果として、接地用パ
ッド12から遠いブロックでは、各不揮発性メモリセル
のソース、ドレイン領域間の電位差が小さくなり、流れ
る電流が減少する。このように、不揮発性メモリセルに
流れる電流が減少すると、ホットエレクトロンの発生数
も減少し、書込時間が長くなったり、或いは、書込レベ
ルが浅くなってしまう。
【0030】図3を参照すると、図1に示された半導体
記憶装置のうち、接地用パッド12に最も近いブロック
B1及び、接地用パッド12に最も遠いブロックB8
が、対応するソーススイッチSS1及びSS8と共に示
されている。各ブロックB1及びB8内に設けられた不
揮発性メモリセルは、図2に示された構成を備えてお
り、良く知られているように、ワード線及びビット線に
接続されており、ブロックB1〜B8の不揮発性メモリ
セルのソースは、ブロック共通配線BC1〜BC8にそ
れぞれ共通に接続され、当該ブロック共通配線BC1〜
BC8は、それぞれソーススイッチSS1〜SS8に接
続されている。
記憶装置のうち、接地用パッド12に最も近いブロック
B1及び、接地用パッド12に最も遠いブロックB8
が、対応するソーススイッチSS1及びSS8と共に示
されている。各ブロックB1及びB8内に設けられた不
揮発性メモリセルは、図2に示された構成を備えてお
り、良く知られているように、ワード線及びビット線に
接続されており、ブロックB1〜B8の不揮発性メモリ
セルのソースは、ブロック共通配線BC1〜BC8にそ
れぞれ共通に接続され、当該ブロック共通配線BC1〜
BC8は、それぞれソーススイッチSS1〜SS8に接
続されている。
【0031】ここで、各ソーススイッチSS1〜SS8
は、SS1及びSS8によって代表して示すように、互
いに同一の回路構成を有しているが、後述するように、
回路を構成する素子のサイズは相違している。具体的に
説明すると、接地用パッド12に最も近いソーススイッ
チSS1も、最も遠いソーススイッチSS8も、ゲート
を共通に接続されたNチャンネルMOSトランジスタと
PチャンネルMOSトランジスタによって構成されてお
り、N及びPチャンネルMOSトランジスタはそれぞれ
接地用配線26及び消去電圧供給配線25に接続されて
いる。
は、SS1及びSS8によって代表して示すように、互
いに同一の回路構成を有しているが、後述するように、
回路を構成する素子のサイズは相違している。具体的に
説明すると、接地用パッド12に最も近いソーススイッ
チSS1も、最も遠いソーススイッチSS8も、ゲート
を共通に接続されたNチャンネルMOSトランジスタと
PチャンネルMOSトランジスタによって構成されてお
り、N及びPチャンネルMOSトランジスタはそれぞれ
接地用配線26及び消去電圧供給配線25に接続されて
いる。
【0032】更に言えば、ソーススイッチSS1のNチ
ャンネルMOSトランジスタ(N1)のソースは接地用
配線26に接続され、ドレインはPチャンネルMOSト
ランジスタP1のドレインに接続され、両トランジスタ
N1及びP1の共通に接続されたドレインは、ブロック
共通配線BC1に接続されている。他方、Pチャンネル
MOSトランジスタP1のソースは消去電圧供給配線2
5に接続されている。
ャンネルMOSトランジスタ(N1)のソースは接地用
配線26に接続され、ドレインはPチャンネルMOSト
ランジスタP1のドレインに接続され、両トランジスタ
N1及びP1の共通に接続されたドレインは、ブロック
共通配線BC1に接続されている。他方、Pチャンネル
MOSトランジスタP1のソースは消去電圧供給配線2
5に接続されている。
【0033】同様に、ソーススイッチSS8のNチャン
ネルMOSトランジスタN8のソースは接地用配線26
に接続され、ドレインはPチャンネルMOSトランジス
タP8のドレインに接続され、両トランジスタN8及び
P8の共通に接続されたドレインは、ブロック共通配線
BC8に接続され、且つ、PチャンネルMOSトランジ
スタP8のソースは消去電圧供給配線25に接続されて
いる。
ネルMOSトランジスタN8のソースは接地用配線26
に接続され、ドレインはPチャンネルMOSトランジス
タP8のドレインに接続され、両トランジスタN8及び
P8の共通に接続されたドレインは、ブロック共通配線
BC8に接続され、且つ、PチャンネルMOSトランジ
スタP8のソースは消去電圧供給配線25に接続されて
いる。
【0034】また、各ソーススイッチSS1〜SS8の
共通に接続されたゲートには、プログラム信号TPGが
供給され、消去動作の際に、各PチャンネルMOSトラ
ンジスタP1〜P8をオン状態にし、他方、書込動作の
際に、各NチャンネルMOSトランジスタN1〜N8を
オン状態にする。
共通に接続されたゲートには、プログラム信号TPGが
供給され、消去動作の際に、各PチャンネルMOSトラ
ンジスタP1〜P8をオン状態にし、他方、書込動作の
際に、各NチャンネルMOSトランジスタN1〜N8を
オン状態にする。
【0035】前述したように、接地用配線26は抵抗及
び容量を有しているから、接地用パッド12から離れた
ソーススイッチSS8の接地側電位は、接地用パッド1
2に隣接したソーススイッチSS1の接地側電位に比較
して、浮いた状態にある。
び容量を有しているから、接地用パッド12から離れた
ソーススイッチSS8の接地側電位は、接地用パッド1
2に隣接したソーススイッチSS1の接地側電位に比較
して、浮いた状態にある。
【0036】このような接地用配線26による接地側電
位のバラツキを軽減するために、図3では、接地用パッ
ド12から離れた位置にあるソーススイッチSS8のN
チャンネルMOSトランジスタN8の能力を接地用パッ
ド12に隣接したソーススイッチSS1のNチャンネル
MOSトランジスタN1の能力よりも、高くしている。
即ち、NチャンネルMOSトランジスタN8のオン抵抗
をNチャンネルMOSトランジスタN1のオン抵抗より
も小さくすることにより、接地用配線26による抵抗の
バラツキをトランジスタの内部抵抗、即ち、オン抵抗に
よりバランスさせており、書込動作の際、各ブロックに
与えられる接地側電位の均一化を図っている。
位のバラツキを軽減するために、図3では、接地用パッ
ド12から離れた位置にあるソーススイッチSS8のN
チャンネルMOSトランジスタN8の能力を接地用パッ
ド12に隣接したソーススイッチSS1のNチャンネル
MOSトランジスタN1の能力よりも、高くしている。
即ち、NチャンネルMOSトランジスタN8のオン抵抗
をNチャンネルMOSトランジスタN1のオン抵抗より
も小さくすることにより、接地用配線26による抵抗の
バラツキをトランジスタの内部抵抗、即ち、オン抵抗に
よりバランスさせており、書込動作の際、各ブロックに
与えられる接地側電位の均一化を図っている。
【0037】ここで、一般に、MOSトランジスタのオ
ン抵抗は、チャネル領域の幅(W)が広くなると小さく
なり、長さ(L)が長くなると高くなるから、チャネル
領域の幅(W)及び長さ(L)を互いに変化させること
により、抵抗値を各NチャンネルMOSトランジスタ毎
に変えることができる。
ン抵抗は、チャネル領域の幅(W)が広くなると小さく
なり、長さ(L)が長くなると高くなるから、チャネル
領域の幅(W)及び長さ(L)を互いに変化させること
により、抵抗値を各NチャンネルMOSトランジスタ毎
に変えることができる。
【0038】尚、各NチャンネルMOSトランジスタに
印加されるゲート電圧を互いに変化することによって
も、オン抵抗を変えることができる。したがって、チャ
ネル領域の幅(W)、長さ(L)、及び、ゲート電圧の
少なくとも一つを変化させることにより、Nチャンネル
MOSトランジスタの能力を各ブロック毎に変化させる
ことができる。
印加されるゲート電圧を互いに変化することによって
も、オン抵抗を変えることができる。したがって、チャ
ネル領域の幅(W)、長さ(L)、及び、ゲート電圧の
少なくとも一つを変化させることにより、Nチャンネル
MOSトランジスタの能力を各ブロック毎に変化させる
ことができる。
【0039】図3の例では、各ブロックB毎に設けられ
たNチャンネルMOSトランジスタのチャネル領域の幅
(W)を変えることにより、NチャンネルMOSトラン
ジスタの能力を変化させる場合について説明する。
たNチャンネルMOSトランジスタのチャネル領域の幅
(W)を変えることにより、NチャンネルMOSトラン
ジスタの能力を変化させる場合について説明する。
【0040】図1を図3と共に参照すると、接地用パッ
ド12に最も近いブロックB1によって構成されたグル
ープG1に接続されたソーススイッチSS1は、100
0μmのチャネル幅Wを有するNチャンネルMOSトラ
ンジスタN1を備え、ブロックB2及びB3によって構
成されたグループG2のソーススイッチSS2及びSS
3は、1300μmのチャネル幅Wを有するNチャンネ
ルMOSトランジスタN2及びN3を備えている。更
に、ブロックB4及びB5によって構成されたグループ
G3のソーススイッチSS4及びSS5は、1500μ
mのチャネル幅Wを持つNチャンネルMOSトランジス
タN4及びN5を有し、ブロックB6及びB7によって
構成されたグループG4のソーススイッチSS6及びS
S7は、1800μmのチャネル幅Wを持つNチャンネ
ルMOSトランジスタN6及びN7を備えている。ま
た、接地用パッド12から最も離れた位置にあるブロッ
クB8からなるグループG5のソーススイッチSS8
は、2000μmのチャネル幅を有するNチャンネルM
OSトランジスタN8を備えている。
ド12に最も近いブロックB1によって構成されたグル
ープG1に接続されたソーススイッチSS1は、100
0μmのチャネル幅Wを有するNチャンネルMOSトラ
ンジスタN1を備え、ブロックB2及びB3によって構
成されたグループG2のソーススイッチSS2及びSS
3は、1300μmのチャネル幅Wを有するNチャンネ
ルMOSトランジスタN2及びN3を備えている。更
に、ブロックB4及びB5によって構成されたグループ
G3のソーススイッチSS4及びSS5は、1500μ
mのチャネル幅Wを持つNチャンネルMOSトランジス
タN4及びN5を有し、ブロックB6及びB7によって
構成されたグループG4のソーススイッチSS6及びS
S7は、1800μmのチャネル幅Wを持つNチャンネ
ルMOSトランジスタN6及びN7を備えている。ま
た、接地用パッド12から最も離れた位置にあるブロッ
クB8からなるグループG5のソーススイッチSS8
は、2000μmのチャネル幅を有するNチャンネルM
OSトランジスタN8を備えている。
【0041】このように、1000〜2000μmのチ
ャネル幅を有するNチャンネルMOSトランジスタを各
ブロックB1〜B8の位置に応じて配置することによ
り、接地用パッド12から各ソーススイッチSS1〜S
S8に至る接地用配線26と各NチャンネルMOSトラ
ンジスタのオン抵抗との和を均一化することができ、こ
れによって、書込動作の際の各ブロックにおける接地側
電位の浮きを実質上なくすことができた。このため、各
ブロックの書込の深さを一定にできると共に、書込時間
をも一定にすることができた。
ャネル幅を有するNチャンネルMOSトランジスタを各
ブロックB1〜B8の位置に応じて配置することによ
り、接地用パッド12から各ソーススイッチSS1〜S
S8に至る接地用配線26と各NチャンネルMOSトラ
ンジスタのオン抵抗との和を均一化することができ、こ
れによって、書込動作の際の各ブロックにおける接地側
電位の浮きを実質上なくすことができた。このため、各
ブロックの書込の深さを一定にできると共に、書込時間
をも一定にすることができた。
【0042】図3において、消去動作の際には、プログ
ラム信号TPGとして、負のパルス信号が与えられ、各
ソーススイッチSS1〜SS8のPチャンネルMOSト
ランジスタP1〜P8が周期的にオン状態となり、電源
パッド11からの高電圧VPPは、消去電圧供給線25及
びPチャンネルMOSトランジスタP1〜P8を介し
て、各ブロック共通配線BC1〜BC8に供給される。
この結果、ブロック毎に消去する動作が行われるか、或
いは、全ブロックを一括消去する動作が行われる。この
ように、消去動作の際、供給される高電圧VPPも、消去
電圧供給配線25の抵抗、容量によって影響を受け、電
源パッド11に最も近いブロック(図1及び図3では、
ブロックB8)から、電源パッド11に最も遠いブロッ
クB1まで、順次低下していく。
ラム信号TPGとして、負のパルス信号が与えられ、各
ソーススイッチSS1〜SS8のPチャンネルMOSト
ランジスタP1〜P8が周期的にオン状態となり、電源
パッド11からの高電圧VPPは、消去電圧供給線25及
びPチャンネルMOSトランジスタP1〜P8を介し
て、各ブロック共通配線BC1〜BC8に供給される。
この結果、ブロック毎に消去する動作が行われるか、或
いは、全ブロックを一括消去する動作が行われる。この
ように、消去動作の際、供給される高電圧VPPも、消去
電圧供給配線25の抵抗、容量によって影響を受け、電
源パッド11に最も近いブロック(図1及び図3では、
ブロックB8)から、電源パッド11に最も遠いブロッ
クB1まで、順次低下していく。
【0043】このように、消去電圧供給配線25によっ
て、各ブロックに印加される消去電圧が変化すると、各
ブロックの不揮発性メモリセルの消去時の閾値が異なっ
てしまうことになる。消去時における閾値のバラツキを
防止するために、消去動作を過度に繰り返すと、過消去
状態となるメモリセルが発生して、製品の不良を招く結
果ともなってしまう。
て、各ブロックに印加される消去電圧が変化すると、各
ブロックの不揮発性メモリセルの消去時の閾値が異なっ
てしまうことになる。消去時における閾値のバラツキを
防止するために、消去動作を過度に繰り返すと、過消去
状態となるメモリセルが発生して、製品の不良を招く結
果ともなってしまう。
【0044】消去電圧のバラツキを防止、乃至、軽減す
るために、NチャンネルMOSトランジスタの場合と同
様に、電源パッド11に近いソーススイッチ、例えば、
SS8におけるPチャンネルMOSトランジスタP8の
能力を低くし、電源パッド11に遠いソーススイッチ、
例えば、SS1のPチャンネルMOSトランジスタP1
の能力を高くしても良い。即ち、Pチャンネルトランジ
スタP8〜P1のオン抵抗を電源端子11側から順次、
低くなるように、各PチャンネルトランジスタP8〜P
1のチャネル幅W或いはチャネル長Lを設定すれば良
い。
るために、NチャンネルMOSトランジスタの場合と同
様に、電源パッド11に近いソーススイッチ、例えば、
SS8におけるPチャンネルMOSトランジスタP8の
能力を低くし、電源パッド11に遠いソーススイッチ、
例えば、SS1のPチャンネルMOSトランジスタP1
の能力を高くしても良い。即ち、Pチャンネルトランジ
スタP8〜P1のオン抵抗を電源端子11側から順次、
低くなるように、各PチャンネルトランジスタP8〜P
1のチャネル幅W或いはチャネル長Lを設定すれば良
い。
【0045】次に、図1及び図3に示された半導体記憶
装置における消去動作の一例を上げて説明する。まず、
全ブロックB1〜B8に対して、消去パルスをプログラ
ム信号TPGとして与える。これによって、消去電圧と
して、高電圧VPPが電源パッド11、消去電圧供給線2
5、及び、ソーススイッチSS1〜SS8のPチャンネ
ルMOSトランジスタP1〜P8を介して、全ブロック
B1〜B8に供給される。
装置における消去動作の一例を上げて説明する。まず、
全ブロックB1〜B8に対して、消去パルスをプログラ
ム信号TPGとして与える。これによって、消去電圧と
して、高電圧VPPが電源パッド11、消去電圧供給線2
5、及び、ソーススイッチSS1〜SS8のPチャンネ
ルMOSトランジスタP1〜P8を介して、全ブロック
B1〜B8に供給される。
【0046】続いて、電源パッド11に最も近いブロッ
クB8に対して、所定の電位を与えることにより、消去
ベリファイが行われ、この消去ベリファイの結果、ブロ
ックB8の消去が行われていると、ブロックB8に隣接
したブロックB7の消去ベリファイが行われる。以下同
様にして、電源パッド11に近いブロックから、電源パ
ッド11に最も遠いブロックB1まで、順次消去ベリフ
ァイが行われる。
クB8に対して、所定の電位を与えることにより、消去
ベリファイが行われ、この消去ベリファイの結果、ブロ
ックB8の消去が行われていると、ブロックB8に隣接
したブロックB7の消去ベリファイが行われる。以下同
様にして、電源パッド11に近いブロックから、電源パ
ッド11に最も遠いブロックB1まで、順次消去ベリフ
ァイが行われる。
【0047】このように、図示された半導体記憶装置で
は、全ブロックの消去を行った後、電源パッド11に近
いブロックから順次消去ベリファイを行うことができる
ため、消去に要する時間を短縮できると言う利点もあ
る。
は、全ブロックの消去を行った後、電源パッド11に近
いブロックから順次消去ベリファイを行うことができる
ため、消去に要する時間を短縮できると言う利点もあ
る。
【0048】図4を参照すると、本発明の他の実施の形
態に係る半導体記憶装置を構成するフラッシュメモリ
は、チップ30内に、0〜9までの番号が付された10
個のブロックを備え、これらの10個のブロックはチッ
プ30内の接地用配線26に対して左右対称に配置され
ており、左右に対向して配置されたブロックに対する接
地用パッド12の接地用配線26の長さが、互いに等し
くなるように配慮されている。図示された例では、10
個のブロックの内、偶数番号ブロック0、2、4、6、
及び8が左側に配置され、他方、奇数番号ブロック1、
3、5、7、及び9は右側に配置されており、ブロック
0〜9は、それぞれNチャンネルMOSトランジスタN
a1〜Na9だけによって特徴づけられたソーススイッ
チを介して、接地用配線26に接続されている。図示さ
れた例では、接地用パッド12に最も近接したブロック
8及び9に接続されたNチャンネルMOSトランジスタ
Na8及びNa9は1000μmのチャンネル幅(W)
を持ち、次に隣接したNチャンネルMOSトランジスタ
Na6及びNa7は1300μmのチャンネル幅(W)
を有している。以下順次、接地用パッド12から離れる
にしたがって、NチャンネルMOSトランジスタは、次
第に広くなるようなチャネル幅(W)を有している。図
示された例では、NチャンネルMOSトランジスタNa
4及びNa5は1500μmのチャネル幅(W)、Nチ
ャンネルMOSトランジスタNa2及びNa3は180
0μmのチャネル幅(W)、更に、最も接地用パッド1
2から離れたNチャンネルMOSトランジスタNa0及
びNa1は2000μmのチャネル幅(W)をそれぞれ
有している。この構成によっても、書込動作の際におけ
る各ブロックの接地電位の浮きを防止することができ
た。
態に係る半導体記憶装置を構成するフラッシュメモリ
は、チップ30内に、0〜9までの番号が付された10
個のブロックを備え、これらの10個のブロックはチッ
プ30内の接地用配線26に対して左右対称に配置され
ており、左右に対向して配置されたブロックに対する接
地用パッド12の接地用配線26の長さが、互いに等し
くなるように配慮されている。図示された例では、10
個のブロックの内、偶数番号ブロック0、2、4、6、
及び8が左側に配置され、他方、奇数番号ブロック1、
3、5、7、及び9は右側に配置されており、ブロック
0〜9は、それぞれNチャンネルMOSトランジスタN
a1〜Na9だけによって特徴づけられたソーススイッ
チを介して、接地用配線26に接続されている。図示さ
れた例では、接地用パッド12に最も近接したブロック
8及び9に接続されたNチャンネルMOSトランジスタ
Na8及びNa9は1000μmのチャンネル幅(W)
を持ち、次に隣接したNチャンネルMOSトランジスタ
Na6及びNa7は1300μmのチャンネル幅(W)
を有している。以下順次、接地用パッド12から離れる
にしたがって、NチャンネルMOSトランジスタは、次
第に広くなるようなチャネル幅(W)を有している。図
示された例では、NチャンネルMOSトランジスタNa
4及びNa5は1500μmのチャネル幅(W)、Nチ
ャンネルMOSトランジスタNa2及びNa3は180
0μmのチャネル幅(W)、更に、最も接地用パッド1
2から離れたNチャンネルMOSトランジスタNa0及
びNa1は2000μmのチャネル幅(W)をそれぞれ
有している。この構成によっても、書込動作の際におけ
る各ブロックの接地電位の浮きを防止することができ
た。
【0049】図5を参照すると、本発明の更に他の実施
の形態に係る半導体装置を構成するフラッシュメモリが
示されており、ソーススイッチとして動作するNチャン
ネルMOSトランジスタNb0及びNb9が図5に示さ
れたNチャンネルMOSトランジスタNa0及びNa9
と相違している。即ち、図5に示されたNチャンネルM
OSトランジスタNb0及びNb1は、2000μmの
チャネル幅(W)と0.80μmのチャネル長さ(L)
を有しており、NチャンネルMOSトランジスタNb2
及びNb3は、2000μmのチャネル幅(W)と0.
85μmのチャネル長さ(L)を有している。更に、N
チャンネルMOSトランジスタNb4及びNb5は、2
000μmのチャネル幅(W)と0.90μmのチャネ
ル長さ(L)を持ち、また、NチャンネルMOSトラン
ジスタNb6及びNb7は、2000μmのチャネル幅
(W)と0.95μmのチャネル長さ(L)を備えてい
る。同様に、接地用パッド12に最も近接したNチャン
ネルMOSトランジスタNb8及びNb9は、2000
μmのチャネル幅(W)と1.00μmのチャネル長さ
(L)を有している。このように、チャネル長さ(L)
を接地用パッド12から遠くなるにしたがって短くし、
能力を高くすることによっても、書込動作の際の各ブロ
ックにおける接地電位の浮きを実質上なくすことができ
た。
の形態に係る半導体装置を構成するフラッシュメモリが
示されており、ソーススイッチとして動作するNチャン
ネルMOSトランジスタNb0及びNb9が図5に示さ
れたNチャンネルMOSトランジスタNa0及びNa9
と相違している。即ち、図5に示されたNチャンネルM
OSトランジスタNb0及びNb1は、2000μmの
チャネル幅(W)と0.80μmのチャネル長さ(L)
を有しており、NチャンネルMOSトランジスタNb2
及びNb3は、2000μmのチャネル幅(W)と0.
85μmのチャネル長さ(L)を有している。更に、N
チャンネルMOSトランジスタNb4及びNb5は、2
000μmのチャネル幅(W)と0.90μmのチャネ
ル長さ(L)を持ち、また、NチャンネルMOSトラン
ジスタNb6及びNb7は、2000μmのチャネル幅
(W)と0.95μmのチャネル長さ(L)を備えてい
る。同様に、接地用パッド12に最も近接したNチャン
ネルMOSトランジスタNb8及びNb9は、2000
μmのチャネル幅(W)と1.00μmのチャネル長さ
(L)を有している。このように、チャネル長さ(L)
を接地用パッド12から遠くなるにしたがって短くし、
能力を高くすることによっても、書込動作の際の各ブロ
ックにおける接地電位の浮きを実質上なくすことができ
た。
【0050】尚、図4及び図5に示した例では、各MO
Sトランジスタのゲートには、同一の電圧Vg(12.
0V)が印加された場合を示している。
Sトランジスタのゲートには、同一の電圧Vg(12.
0V)が印加された場合を示している。
【0051】図6を参照すると、本発明のもう一つの実
施の形態に係る半導体装置を構成するフラッシュメモリ
が示されている。この例では、各ブロック0〜9に接続
されるソーススイッチとしてのNチャンネルMOSトラ
ンジスタNc0及びNc9は互いに同一のチャンネル幅
(W)及びチャネル長さ(L)を有しており、接地用パ
ッド12から離れたNチャンネルMOSトランジスタN
c0及びNc9程、高いゲート電圧を印加し、接地用パ
ッド12から離れたトランジスタの能力を上昇させ、接
地用配線26による抵抗、容量による接地電位の浮きを
均一化している。具体的に言えば、NチャンネルMOS
トランジスタNc0及びNc1には、12.0Vのゲー
ト電圧(Vg)、NチャンネルMOSトランジスタNc
2及びNc3には、11.5Vのゲート電圧(Vg)、
NチャンネルMOSトランジスタNc4及びNc5に
は、11.0Vのゲート電圧(Vg)、NチャンネルM
OSトランジスタNc6及びNc7には、9.5Vのゲ
ート電圧(Vg)、更に、NチャンネルMOSトランジ
スタNc8及びNc9には、8.5Vのゲート電圧(V
g)がそれぞれ与えられており、この構成によっても、
接地電位の浮きを均一化することができた。
施の形態に係る半導体装置を構成するフラッシュメモリ
が示されている。この例では、各ブロック0〜9に接続
されるソーススイッチとしてのNチャンネルMOSトラ
ンジスタNc0及びNc9は互いに同一のチャンネル幅
(W)及びチャネル長さ(L)を有しており、接地用パ
ッド12から離れたNチャンネルMOSトランジスタN
c0及びNc9程、高いゲート電圧を印加し、接地用パ
ッド12から離れたトランジスタの能力を上昇させ、接
地用配線26による抵抗、容量による接地電位の浮きを
均一化している。具体的に言えば、NチャンネルMOS
トランジスタNc0及びNc1には、12.0Vのゲー
ト電圧(Vg)、NチャンネルMOSトランジスタNc
2及びNc3には、11.5Vのゲート電圧(Vg)、
NチャンネルMOSトランジスタNc4及びNc5に
は、11.0Vのゲート電圧(Vg)、NチャンネルM
OSトランジスタNc6及びNc7には、9.5Vのゲ
ート電圧(Vg)、更に、NチャンネルMOSトランジ
スタNc8及びNc9には、8.5Vのゲート電圧(V
g)がそれぞれ与えられており、この構成によっても、
接地電位の浮きを均一化することができた。
【0052】
【発明の効果】本発明によれば、書込動作の際、オン状
態となるソーススイッチ内のトランジスタのサイズ、及
び/又は、ゲート電圧を接地用パッドからの距離に応じ
て変化させることにより、トランジスタの能力を異なら
せ、これによって、接地用配線に伴う抵抗、容量による
影響を素子数を増加させることなく均一化し、書込深さ
を一定にできると共に、書込時間を短縮できると半導体
記憶装置が得られる。また、消去動作の際にオン状態に
なるソーススイッチ内のトランジスタの能力を電源パッ
ドからの距離に応じて変化させれば、電源パッドからの
距離には無関係に一定の消去電圧を各ブロックに供給で
きる。
態となるソーススイッチ内のトランジスタのサイズ、及
び/又は、ゲート電圧を接地用パッドからの距離に応じ
て変化させることにより、トランジスタの能力を異なら
せ、これによって、接地用配線に伴う抵抗、容量による
影響を素子数を増加させることなく均一化し、書込深さ
を一定にできると共に、書込時間を短縮できると半導体
記憶装置が得られる。また、消去動作の際にオン状態に
なるソーススイッチ内のトランジスタの能力を電源パッ
ドからの距離に応じて変化させれば、電源パッドからの
距離には無関係に一定の消去電圧を各ブロックに供給で
きる。
【図1】本発明の一実施の形態に係る半導体記憶装置の
概略構成を説明するためのブロック図である。
概略構成を説明するためのブロック図である。
【図2】図1の半導体記憶装置に使用される不揮発性メ
モリセルの一例を示す概略図である。
モリセルの一例を示す概略図である。
【図3】図1に示された半導体記憶装置の動作を詳細に
説明するための図である。
説明するための図である。
【図4】本発明の他の実施の形態に係る半導体装置の構
成を示す概略図である。
成を示す概略図である。
【図5】本発明の更に他の実施の形態に係る半導体装置
の構成を示す概略図である。
の構成を示す概略図である。
【図6】本発明のもう一つの実施の形態に係る半導体装
置の構成を示す概略図である。
置の構成を示す概略図である。
11 電源パッド 12 接地用パッド 13 メモリ部 B1〜B8 ブロック G1〜G5 グループ SS1〜SS8 ソーススイッチ BC1〜BC8 ブロック共通配線 25 消去電圧供給配線 26 接地用配線 N1〜N8 NチャンネルMOSトランジ
スタ P1〜P8 PチャンネルMOSトランジ
スタ Na0〜Na9 NチャンネルMOSトランジ
スタ Nb0〜Nb9 NチャンネルMOSトランジ
スタ Nc0〜Nc9 NチャンネルMOSトランジ
スタ
スタ P1〜P8 PチャンネルMOSトランジ
スタ Na0〜Na9 NチャンネルMOSトランジ
スタ Nb0〜Nb9 NチャンネルMOSトランジ
スタ Nc0〜Nc9 NチャンネルMOSトランジ
スタ
Claims (11)
- 【請求項1】 それぞれ複数の書換可能なメモリセルを
含む複数のメモリアレイによって構成された半導体記憶
装置において、予め定められた基準点から前記複数のメ
モリアレイに隣接した位置まで延在する基準電源ライン
と、各メモリアレイ内のメモリセルに共通に接続された
アレイ共通配線と、前記基準電源ラインと各アレイ共通
配線との間に設けられたトランジスタを含むスイッチと
を備え、前記スイッチ内のトランジスタは、前記基準点
からの前記基準電源ラインの長さに応じた能力を有して
いることを特徴とする半導体記憶装置。 - 【請求項2】 請求項1において、前記能力は、前記ト
ランジスタのオン状態におけるオン抵抗であることを特
徴とする半導体記憶装置。 - 【請求項3】 請求項2において、前記トランジスタ
は、前記基準点からの前記基準電源ラインの長さが長く
なるつれて前記オン抵抗が小さくなるように、構成され
ていることを特徴とする半導体記憶装置。 - 【請求項4】 請求項1において、前記スイッチのトラ
ンジスタは、ゲート幅とゲート長を有するMOSトラン
ジスタによって構成されており、前記能力は前記ゲート
幅及びゲート長の少なくとも一方によって、決定される
ことを特徴とする半導体記憶装置。 - 【請求項5】 請求項4において、前記メモリセルは、
ソース及びドレインを有すると共に、フローティングゲ
ート及びコントロールゲートを備えた二重ゲート構造の
不揮発性メモリセルであることを特徴とする半導体記憶
装置。 - 【請求項6】 請求項5において、前記アレイ共通配線
は、各メモリアレイ中の前記不揮発性メモリセルに共通
のソース配線であり、且つ、前記スイッチのMOSトラ
ンジスタは前記ソース配線に接続されていることを特徴
とする半導体記憶装置。 - 【請求項7】 請求項4において、前記MOSトランジ
スタのゲート幅は、前記基準点からの距離が長くなるに
つれて広くなっており、これによって、オン抵抗が基準
点からの距離と共に小さくなることを特徴とする半導体
記憶装置。 - 【請求項8】 請求項4において、前記MOSトランジ
スタのゲート長は、前記基準点からの距離が長くなるつ
れて、短くなっており、これによって、オン抵抗が基準
点からの距離と共に小さくなることを特徴とする半導体
記憶装置。 - 【請求項9】 請求項4において、前記MOSトランジ
スタは前記基準電源ラインにソースを接続されたNチャ
ンネルMOSトランジスタであり、且つ、前記スイッチ
は、更に、当該NチャンネルMOSトランジスタのドレ
イン及びゲートに、それぞれドレイン及びゲートを接続
されたPチャンネルトランジスタを備えていることを特
徴とする半導体記憶装置。 - 【請求項10】 請求項1において、前記メモリアレイ
はフラッシュメモリセルによって構成されていることを
特徴とする半導体記憶装置。 - 【請求項11】 請求項1において、前記トランジスタ
はMOSトランジスタであり、当該MOSトランジスタ
の能力は、前記基準電源ラインの長さに応じたゲート電
圧を各MOSトランジスタのゲートに印加することによ
って決定されることを特徴とする半導体記憶装置。
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