JPH10125875A

JPH10125875A - 半導体記憶装置

Info

Publication number: JPH10125875A
Application number: JP8277822A
Authority: JP
Inventors: Ryosuke Fujio; 良輔藤尾; Mitsuru Sekiguchi; 満関口
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-10-21
Filing date: 1996-10-21
Publication date: 1998-05-15
Anticipated expiration: 2016-10-21
Also published as: KR100283303B1; JP3183328B2; KR19980032900A; US5936886A

Abstract

(57)【要約】【課題】複数のブロックに区分されたメモリ部を有
し、各ブロックには、書換、消去可能な複数の不揮発性
メモリセルを備えた半導体記憶装置において、所定の電
源パッドから各ブロックまでの配線の長さの相違による
影響を除去することである。【解決手段】書込、消去動作の際に使用されるソース
スイッチ内のトランジスタの能力、即ち、オン抵抗を電
源パッドからの距離に応じて変化させることにより、各
ブロックに対して印加される電位の均一化を図る。書込
動作の際に、ソーススイッチ内でオン状態となるＮチャ
ンネルＭＯＳトランジスタのオン抵抗を電源パッドから
の距離が長くなるにしたがって、小さくなるように、チ
ャネル幅及び／又はチャネル長を変化させる。また、Ｎ
チャンネルＭＯＳトランジスタに印加されるゲート電圧
を電源パッドからの距離に応じて変化させても、トラン
ジスタの能力を変化させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、書換及び消去可能な不揮発性メモリセルに
よって構成された半導体記憶装置に関する。

【０００２】

【従来の技術】従来、この種の半導体記憶装置には、コ
ントロールゲート及びフローティングゲートを備え、書
換、消去可能な二重ゲート構造の不揮発性メモリセルに
よって構成された不揮発性半導体記憶装置がある。ま
た、不揮発性半導体記憶装置にも、複数の不揮発性メモ
リセルを一括消去するフラッシュメモリと、各不揮発性
メモリセルを個々に消去できるＥＥＰＲＯＭとがある。
更に、不揮発性メモリセルとしても、消去及び書込の際
に、ファウラー−ノルドハイム（Ｆ−Ｎ）トンネリング
現象を利用したものと、消去の際に、Ｆ−Ｎトンネリン
グ現象を利用し、他方、書込の際に、ホットエレクトロ
ンをフローティングゲートに注入するものとがある。

【０００３】いずれの不揮発性メモリセルを用いた不揮
発性半導体装置においても、書込及び消去の際、各メモ
リセルにおける閾値を変化させることには変わりがな
い。このように、各メモリセルの閾値を変化させるため
には、各メモリセルのソース、ドレイン、及び／又はコ
ントロールゲートに、読出の際における電圧よりも高い
電圧を印加する必要があり、このため、電圧制御回路が
不揮発性半導体装置内に設けられるのが普通である。

【０００４】ここで、書込の際、ホットエレクトロンを
ドレインからフローティングゲートに注入し、他方、消
去の際、Ｆ−Ｎトンネリング現象を利用するメモリセル
について、書込及び消去動作を具体的に説明する。

【０００５】上記したメモリセルでは、書込の際、コン
トロールゲートに１２Ｖ程度の高電圧、ドレインに６Ｖ
を印加し、ソースを接地電位にし、ドレインとソース間
に流れる電流により発生するホットエレクトロンをドレ
イン端からフローティングゲートに注入することによ
り、メモリセルの閾値を上昇させる。

【０００６】一方、この種のメモリセルの内容を消去す
る方法には、コントロールゲートを接地電位にし、ドレ
インをオープンすると共に、ソースに１２Ｖの高電圧を
印加する方法、或いは、コントロールゲートに負の高電
圧を印加すると共に、ドレインをオープンにし、且つ、
ソースに５Ｖの電圧を印加する方法があり、いずれの場
合においても、フローティングゲートとソース間に高電
界を生じさせ、この高電界によるＦ−Ｎトンネリング現
象により、ソース端からフローティングゲートに注入さ
れた電子を引き抜いて、メモリセルの閾値を低下させて
いる。したがって、メモリセルの書込、消去の際、上記
した電圧制御回路から、ドレイン、ソース、及び、コン
トロールゲートに所望の電圧を印加されている。

【０００７】近年、この種の半導体記憶装置に対する大
容量化の要求に応じて、フラッシュメモリに含まれるメ
モリセルの数も増大している。この場合、フラッシュメ
モリに含まれるメモリセルを所定数のブロック、即ち、
メモリアレイに分割し、消去動作をブロック単位で行う
フラッシュメモリも提案されている。

【０００８】このように、ブロック単位で消去を行うフ
ラッシュメモリでは、所定の配列方向にブロックが配列
されており、且つ、各ブロック内のメモリセルのソース
は共通に接続されて、消去電圧を選択的に各ブロックに
供給するソーススイッチに接続されている。また、ソー
ススイッチは消去電圧を印加するための電源パッドに、
消去電圧供給線を介して接続されている。このような構
成を採用した場合、ブロックの数が多くなるにしたがっ
て、電源パッドから、各ブロックのソーススイッチまで
の消去電圧供給線の長さが長くなってしまう。ここで、
消去電圧供給線は、配線幅及び配線厚に応じた分布抵抗
を有している。

【０００９】したがって、電源パッドと当該電源パッド
直近のブロックとの間の分布抵抗は最も小さく、他方、
電源パッドと当該電源パッドに最も遠いブロックとの間
の分布抵抗は直近のブロック間の分布抵抗より大きくな
ってしまう。

【００１０】上記した構成において、パルス状の消去電
圧が電源パッドに与えられると、直近のブロックには、
高い電圧が印加され、他方、電源パッドから遠いブロッ
ク程低い電圧が印加されることになる。このように、消
去電圧にバラツキがあると、ブロック内のメモリセルの
消去後の閾値が相互に異なることになってしまい、フラ
ッシュメモリの電源電圧最小値側における動作マージン
が低下するという問題が生じる。

【００１１】

【発明が解決しようとする課題】このような問題点を解
決するために、特開平６−３２５５８４号公報（以下、
引用例と呼ぶ）では、各ブロックのソーススイッチと、
消去電圧供給線の分岐点との間に、各ブロックの位置に
応じた平滑抵抗を接続することが開示されている。この
場合、電源パッドに近いブロック程、大きな平滑抵抗が
接続され、電源パッドから離れたブロック程、小さい平
滑抵抗が接続される。このように、平滑抵抗を接続する
ことによって、電源パッドから、消去電圧供給線及び平
滑抵抗を介して、各ブロックのソーススイッチまでの経
路における抵抗値は、消去時の消去パルス印加回数にお
いて相互に均一化されることになる。したがって、各ブ
ロックにソース・スイッチを介して印加される消去電圧
レベルの差を消去パルス回数で調整し、各ブロック内の
メモリ・セルにおける消去後の閾値バラツキを小さくす
ることができる。

【００１２】しかしながら、引用例においては、消去の
際におけるメモリセルの消去後の閾値のバラツキを小さ
くすることのみが考慮されており、書込動作の際におけ
るソースの接地電位からの浮きについては、何等、考慮
されていないし、この浮きによる影響についても、示唆
されていない。

【００１３】また、引用例のように、平滑抵抗を各ブロ
ックに対応して設けることは、抵抗素子の増加を招き、
抵抗素子数はブロックの数の増加と共に増大する。この
ため、抵抗素子による消去電圧の均一化は、チップサイ
ズの拡大、消費電力の増大を招くと言う欠点がある。更
に、引用例のように、各ブロック毎に、抵抗値の異なる
平滑抵抗を設けることは、設計上においても、難点が多
い。

【００１４】本発明の目的は、ブロックに区分された構
造を有する半導体記憶装置において、各ブロックに対す
る書込時に発生する電圧のバラツキを軽減することがで
きる半導体記憶装置を提供することである。

【００１５】本発明の他の目的は、素子数を増加させる
ことなく、書込の際における接地電位からの浮きを小さ
くできる半導体記憶装置を提供することである。

【００１６】本発明の更に他の目的は、設計上におい
て、フレキシブルにブロック数の変化に対応できる半導
体記憶装置を提供することである。

【００１７】本発明の他の目的は、消去動作の際にも、
各ブロックのメモリセルにおける閾値の変動を小さくす
るのに使用できる半導体装置を提供することである。

【００１８】

【課題を解決するための手段】本発明によれば、それぞ
れ複数の書換可能なメモリセルを含む複数のメモリアレ
イを含む半導体記憶装置において、予め定められた基準
点から前記複数のメモリアレイに隣接した位置まで延在
する基準電源ラインと、各メモリアレイ内のメモリセル
に共通に接続されたアレイ共通配線と、前記基準電源ラ
インと各アレイ共通配線との間に設けられたトランジス
タを含むスイッチとを備え、前記スイッチ内のトランジ
スタは、前記基準点からの前記基準電源ラインの長さに
応じた能力を有している半導体記憶装置が得られる。こ
こで、スイッチ内のトランジスタの能力は、前記トラン
ジスタのオン状態におけるオン抵抗によって定まるもの
とし、各トランジスタは、前記基準点からの前記基準電
源ラインの長さが長くなるにしたがって前記オン抵抗が
小さくなるように、構成されていることを特徴とする。

【００１９】

【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。

【００２０】図１には、本発明の一実施の形態に係る半
導体記憶装置の半導体チップ上の配列が示されており、
１２Ｖ程度の高電圧ＶPPが与えられる電源端子（即ち、
電源パッド）１１、接地される接地用パッド１２、及
び、不揮発性メモリセルによって構成されたメモリ部１
３とを有している。図示されたメモリ部１３は、８つの
ブロック（即ち、アレイ）Ｂ１〜Ｂ８に分割されてお
り、各ブロックＢ１〜Ｂ８は５１２ｋｂｉｔの記憶容量
を有しているものとする。

【００２１】また、図示されたブロックＢ１〜Ｂ８は、
接地用パッド１２に近いブロックＢ１側から５つのグル
ープＧ１〜Ｇ５に区分されており、図示の例の場合、グ
ループＧ１は、接地用パッド１２に近いブロックＢ１の
みによって構成されており、グループＧ２は、ブロック
Ｂ２及びＢ３によって構成され、以下、グループＧ３
は、ブロックＢ４及びＢ５、グループＧ４は、ブロック
Ｂ６、Ｂ７、更に、グループＧ５は、接地用パッド１２
に最も遠いブロックＢ８によってそれぞれ構成されてい
る。

【００２２】ここで、各ブロックＢ１〜Ｂ８に含まれる
不揮発性メモリセルは、図２に示すように、Ｐ型基板１
５内に、互いに間隔を置いて形成されたＮ^＋のソース領
域１６（Ｓ）及びドレイン領域（Ｄ）１７、ソース及び
ドレイン領域１６及び１７の間に、薄いゲート絶縁膜を
介して設けられたフローティングゲート１８、及び、当
該フローティングゲート１８上に、絶縁膜を介して設け
られたコントロールゲート１９とを備えている。この例
では、ソース領域１６の周辺はＮ⁻の領域２１で囲まれ
ており、他方、ドレイン領域１７の周辺はＰ⁻の領域２
２で囲まれた構造を備えている。また、ソース領域１
６、ドレイン領域１７、及び、コントロールゲート１９
からは、それぞれソース端子Ｓ２、ドレイン端子Ｄ２、
及び、ゲート端子ＣＧが取り出されている。

【００２３】この構成の不揮発性メモリセルでは、Ｆ−
Ｎトンネリング現象を利用して消去動作を行い、且つ、
ソース及びドレイン領域１６及び１７との間にホットエ
レクトロンを発生させることにより、書込動作を行うこ
とができる。より具体的に言えば、消去動作の際、ソー
ス端子Ｓ２を介してソース領域１６に、１２Ｖの高電圧
を印加すると共に、コントロールゲート１９を接地する
ことにより、フローティングゲート１９とソース領域１
６との間の絶縁膜に、Ｆ−Ｎトンネリング現象を発生さ
せ、フローティングゲート１９から電子を放出させるこ
とにより、消去が行われる。この電子の放出の結果、不
揮発性メモリセルの閾値は低下する。

【００２４】他方、書込動作は、コントロールゲート端
子ＣＧに、１２Ｖの高電圧を印加すると共に、ドレイン
端子Ｄ２に５Ｖ程度の中間電位を与え、且つ、ソース端
子Ｓ２を接地することにより、ソース領域とドレイン領
域との間に、ホットエレクトロンを発生させ、フローテ
ィングゲート１８に電子を注入することによって、書込
が行われる。この電子のフローティングゲート１８に対
する注入の結果、不揮発性メモリセルの閾値は高くな
る。

【００２５】上記したことからも明らかな通り、図２に
示された不揮発性メモリセルのソース端子Ｓ２には、消
去動作時、１２Ｖの高電圧ＶPPが印加され、書込動作
時、接地電位が与えられることが分かる。

【００２６】図１に戻ると、消去動作及び書込動作時、
ソース端子Ｓ２に、高電圧ＶPP及び接地電位を選択的に
与えるために、ソーススイッチ（ＳＳ）１〜８が各ブロ
ックＢ１〜Ｂ８毎に、一つづつ設けられている。言い換
えれば、各ブロックＢ１〜Ｂ８の不揮発性メモリセルの
ソース端子は共通に対応するソーススイッチＳＳ１〜Ｓ
Ｓ８に、ブロック（即ち、アレイ）共通配線ＢＣ１〜Ｂ
Ｃ８を介して接続されている。

【００２７】これらソーススイッチＳＳ１〜ＳＳ８は、
高電圧ＶPPを印加するための電源パッド１１に対して、
消去電圧供給配線２５を介して接続されており、更に、
接地用パッド１２に対して、接地用配線２６を介して接
続されている。この場合、接地用配線２６は、基準電位
として接地電位を与えるためのラインであるから、基準
電源ラインと呼んでも良い。

【００２８】ここで、メモリ部１３におけるブロックの
数が多くなると、これらブロックに接続される消去電圧
供給配線２５及び接地用配線２６の長さも、長くなる。
このように、配線２５及び２６が長くなると、各配線２
５及び２６はパッド１１及び１２からの各ブロックまで
の配線長に応じた抵抗、容量を持つことになり、これら
の抵抗及び容量はブロック毎に変化してしまう。したが
って、各ブロックＢ１〜Ｂ８における書込及び消去特性
は、各配線２５及び２６に伴う抵抗、容量に依存したブ
ロック依存性を示す。

【００２９】特に、書込動作において接地用パッド１２
が接地されると、ソーススイッチＳＳ１〜ＳＳ８を介し
て与えられる電位が、接地用配線２６の抵抗の値に依存
して、接地用パッド１２から遠いブロック程、接地電位
から浮き上がることになる。この結果として、接地用パ
ッド１２から遠いブロックでは、各不揮発性メモリセル
のソース、ドレイン領域間の電位差が小さくなり、流れ
る電流が減少する。このように、不揮発性メモリセルに
流れる電流が減少すると、ホットエレクトロンの発生数
も減少し、書込時間が長くなったり、或いは、書込レベ
ルが浅くなってしまう。

【００３０】図３を参照すると、図１に示された半導体
記憶装置のうち、接地用パッド１２に最も近いブロック
Ｂ１及び、接地用パッド１２に最も遠いブロックＢ８
が、対応するソーススイッチＳＳ１及びＳＳ８と共に示
されている。各ブロックＢ１及びＢ８内に設けられた不
揮発性メモリセルは、図２に示された構成を備えてお
り、良く知られているように、ワード線及びビット線に
接続されており、ブロックＢ１〜Ｂ８の不揮発性メモリ
セルのソースは、ブロック共通配線ＢＣ１〜ＢＣ８にそ
れぞれ共通に接続され、当該ブロック共通配線ＢＣ１〜
ＢＣ８は、それぞれソーススイッチＳＳ１〜ＳＳ８に接
続されている。

【００３１】ここで、各ソーススイッチＳＳ１〜ＳＳ８
は、ＳＳ１及びＳＳ８によって代表して示すように、互
いに同一の回路構成を有しているが、後述するように、
回路を構成する素子のサイズは相違している。具体的に
説明すると、接地用パッド１２に最も近いソーススイッ
チＳＳ１も、最も遠いソーススイッチＳＳ８も、ゲート
を共通に接続されたＮチャンネルＭＯＳトランジスタと
ＰチャンネルＭＯＳトランジスタによって構成されてお
り、Ｎ及びＰチャンネルＭＯＳトランジスタはそれぞれ
接地用配線２６及び消去電圧供給配線２５に接続されて
いる。

【００３２】更に言えば、ソーススイッチＳＳ１のＮチ
ャンネルＭＯＳトランジスタ（Ｎ１）のソースは接地用
配線２６に接続され、ドレインはＰチャンネルＭＯＳト
ランジスタＰ１のドレインに接続され、両トランジスタ
Ｎ１及びＰ１の共通に接続されたドレインは、ブロック
共通配線ＢＣ１に接続されている。他方、Ｐチャンネル
ＭＯＳトランジスタＰ１のソースは消去電圧供給配線２
５に接続されている。

【００３３】同様に、ソーススイッチＳＳ８のＮチャン
ネルＭＯＳトランジスタＮ８のソースは接地用配線２６
に接続され、ドレインはＰチャンネルＭＯＳトランジス
タＰ８のドレインに接続され、両トランジスタＮ８及び
Ｐ８の共通に接続されたドレインは、ブロック共通配線
ＢＣ８に接続され、且つ、ＰチャンネルＭＯＳトランジ
スタＰ８のソースは消去電圧供給配線２５に接続されて
いる。

【００３４】また、各ソーススイッチＳＳ１〜ＳＳ８の
共通に接続されたゲートには、プログラム信号ＴＰＧが
供給され、消去動作の際に、各ＰチャンネルＭＯＳトラ
ンジスタＰ１〜Ｐ８をオン状態にし、他方、書込動作の
際に、各ＮチャンネルＭＯＳトランジスタＮ１〜Ｎ８を
オン状態にする。

【００３５】前述したように、接地用配線２６は抵抗及
び容量を有しているから、接地用パッド１２から離れた
ソーススイッチＳＳ８の接地側電位は、接地用パッド１
２に隣接したソーススイッチＳＳ１の接地側電位に比較
して、浮いた状態にある。

【００３６】このような接地用配線２６による接地側電
位のバラツキを軽減するために、図３では、接地用パッ
ド１２から離れた位置にあるソーススイッチＳＳ８のＮ
チャンネルＭＯＳトランジスタＮ８の能力を接地用パッ
ド１２に隣接したソーススイッチＳＳ１のＮチャンネル
ＭＯＳトランジスタＮ１の能力よりも、高くしている。
即ち、ＮチャンネルＭＯＳトランジスタＮ８のオン抵抗
をＮチャンネルＭＯＳトランジスタＮ１のオン抵抗より
も小さくすることにより、接地用配線２６による抵抗の
バラツキをトランジスタの内部抵抗、即ち、オン抵抗に
よりバランスさせており、書込動作の際、各ブロックに
与えられる接地側電位の均一化を図っている。

【００３７】ここで、一般に、ＭＯＳトランジスタのオ
ン抵抗は、チャネル領域の幅（Ｗ）が広くなると小さく
なり、長さ（Ｌ）が長くなると高くなるから、チャネル
領域の幅（Ｗ）及び長さ（Ｌ）を互いに変化させること
により、抵抗値を各ＮチャンネルＭＯＳトランジスタ毎
に変えることができる。

【００３８】尚、各ＮチャンネルＭＯＳトランジスタに
印加されるゲート電圧を互いに変化することによって
も、オン抵抗を変えることができる。したがって、チャ
ネル領域の幅（Ｗ）、長さ（Ｌ）、及び、ゲート電圧の
少なくとも一つを変化させることにより、Ｎチャンネル
ＭＯＳトランジスタの能力を各ブロック毎に変化させる
ことができる。

【００３９】図３の例では、各ブロックＢ毎に設けられ
たＮチャンネルＭＯＳトランジスタのチャネル領域の幅
（Ｗ）を変えることにより、ＮチャンネルＭＯＳトラン
ジスタの能力を変化させる場合について説明する。

【００４０】図１を図３と共に参照すると、接地用パッ
ド１２に最も近いブロックＢ１によって構成されたグル
ープＧ１に接続されたソーススイッチＳＳ１は、１００
０μｍのチャネル幅Ｗを有するＮチャンネルＭＯＳトラ
ンジスタＮ１を備え、ブロックＢ２及びＢ３によって構
成されたグループＧ２のソーススイッチＳＳ２及びＳＳ
３は、１３００μｍのチャネル幅Ｗを有するＮチャンネ
ルＭＯＳトランジスタＮ２及びＮ３を備えている。更
に、ブロックＢ４及びＢ５によって構成されたグループ
Ｇ３のソーススイッチＳＳ４及びＳＳ５は、１５００μ
ｍのチャネル幅Ｗを持つＮチャンネルＭＯＳトランジス
タＮ４及びＮ５を有し、ブロックＢ６及びＢ７によって
構成されたグループＧ４のソーススイッチＳＳ６及びＳ
Ｓ７は、１８００μｍのチャネル幅Ｗを持つＮチャンネ
ルＭＯＳトランジスタＮ６及びＮ７を備えている。ま
た、接地用パッド１２から最も離れた位置にあるブロッ
クＢ８からなるグループＧ５のソーススイッチＳＳ８
は、２０００μｍのチャネル幅を有するＮチャンネルＭ
ＯＳトランジスタＮ８を備えている。

【００４１】このように、１０００〜２０００μｍのチ
ャネル幅を有するＮチャンネルＭＯＳトランジスタを各
ブロックＢ１〜Ｂ８の位置に応じて配置することによ
り、接地用パッド１２から各ソーススイッチＳＳ１〜Ｓ
Ｓ８に至る接地用配線２６と各ＮチャンネルＭＯＳトラ
ンジスタのオン抵抗との和を均一化することができ、こ
れによって、書込動作の際の各ブロックにおける接地側
電位の浮きを実質上なくすことができた。このため、各
ブロックの書込の深さを一定にできると共に、書込時間
をも一定にすることができた。

【００４２】図３において、消去動作の際には、プログ
ラム信号ＴＰＧとして、負のパルス信号が与えられ、各
ソーススイッチＳＳ１〜ＳＳ８のＰチャンネルＭＯＳト
ランジスタＰ１〜Ｐ８が周期的にオン状態となり、電源
パッド１１からの高電圧ＶPPは、消去電圧供給線２５及
びＰチャンネルＭＯＳトランジスタＰ１〜Ｐ８を介し
て、各ブロック共通配線ＢＣ１〜ＢＣ８に供給される。
この結果、ブロック毎に消去する動作が行われるか、或
いは、全ブロックを一括消去する動作が行われる。この
ように、消去動作の際、供給される高電圧ＶPPも、消去
電圧供給配線２５の抵抗、容量によって影響を受け、電
源パッド１１に最も近いブロック（図１及び図３では、
ブロックＢ８）から、電源パッド１１に最も遠いブロッ
クＢ１まで、順次低下していく。

【００４３】このように、消去電圧供給配線２５によっ
て、各ブロックに印加される消去電圧が変化すると、各
ブロックの不揮発性メモリセルの消去時の閾値が異なっ
てしまうことになる。消去時における閾値のバラツキを
防止するために、消去動作を過度に繰り返すと、過消去
状態となるメモリセルが発生して、製品の不良を招く結
果ともなってしまう。

【００４４】消去電圧のバラツキを防止、乃至、軽減す
るために、ＮチャンネルＭＯＳトランジスタの場合と同
様に、電源パッド１１に近いソーススイッチ、例えば、
ＳＳ８におけるＰチャンネルＭＯＳトランジスタＰ８の
能力を低くし、電源パッド１１に遠いソーススイッチ、
例えば、ＳＳ１のＰチャンネルＭＯＳトランジスタＰ１
の能力を高くしても良い。即ち、Ｐチャンネルトランジ
スタＰ８〜Ｐ１のオン抵抗を電源端子１１側から順次、
低くなるように、各ＰチャンネルトランジスタＰ８〜Ｐ
１のチャネル幅Ｗ或いはチャネル長Ｌを設定すれば良
い。

【００４５】次に、図１及び図３に示された半導体記憶
装置における消去動作の一例を上げて説明する。まず、
全ブロックＢ１〜Ｂ８に対して、消去パルスをプログラ
ム信号ＴＰＧとして与える。これによって、消去電圧と
して、高電圧ＶPPが電源パッド１１、消去電圧供給線２
５、及び、ソーススイッチＳＳ１〜ＳＳ８のＰチャンネ
ルＭＯＳトランジスタＰ１〜Ｐ８を介して、全ブロック
Ｂ１〜Ｂ８に供給される。

【００４６】続いて、電源パッド１１に最も近いブロッ
クＢ８に対して、所定の電位を与えることにより、消去
ベリファイが行われ、この消去ベリファイの結果、ブロ
ックＢ８の消去が行われていると、ブロックＢ８に隣接
したブロックＢ７の消去ベリファイが行われる。以下同
様にして、電源パッド１１に近いブロックから、電源パ
ッド１１に最も遠いブロックＢ１まで、順次消去ベリフ
ァイが行われる。

【００４７】このように、図示された半導体記憶装置で
は、全ブロックの消去を行った後、電源パッド１１に近
いブロックから順次消去ベリファイを行うことができる
ため、消去に要する時間を短縮できると言う利点もあ
る。

【００４８】図４を参照すると、本発明の他の実施の形
態に係る半導体記憶装置を構成するフラッシュメモリ
は、チップ３０内に、０〜９までの番号が付された１０
個のブロックを備え、これらの１０個のブロックはチッ
プ３０内の接地用配線２６に対して左右対称に配置され
ており、左右に対向して配置されたブロックに対する接
地用パッド１２の接地用配線２６の長さが、互いに等し
くなるように配慮されている。図示された例では、１０
個のブロックの内、偶数番号ブロック０、２、４、６、
及び８が左側に配置され、他方、奇数番号ブロック１、
３、５、７、及び９は右側に配置されており、ブロック
０〜９は、それぞれＮチャンネルＭＯＳトランジスタＮ
ａ１〜Ｎａ９だけによって特徴づけられたソーススイッ
チを介して、接地用配線２６に接続されている。図示さ
れた例では、接地用パッド１２に最も近接したブロック
８及び９に接続されたＮチャンネルＭＯＳトランジスタ
Ｎａ８及びＮａ９は１０００μｍのチャンネル幅（Ｗ）
を持ち、次に隣接したＮチャンネルＭＯＳトランジスタ
Ｎａ６及びＮａ７は１３００μｍのチャンネル幅（Ｗ）
を有している。以下順次、接地用パッド１２から離れる
にしたがって、ＮチャンネルＭＯＳトランジスタは、次
第に広くなるようなチャネル幅（Ｗ）を有している。図
示された例では、ＮチャンネルＭＯＳトランジスタＮａ
４及びＮａ５は１５００μｍのチャネル幅（Ｗ）、Ｎチ
ャンネルＭＯＳトランジスタＮａ２及びＮａ３は１８０
０μｍのチャネル幅（Ｗ）、更に、最も接地用パッド１
２から離れたＮチャンネルＭＯＳトランジスタＮａ０及
びＮａ１は２０００μｍのチャネル幅（Ｗ）をそれぞれ
有している。この構成によっても、書込動作の際におけ
る各ブロックの接地電位の浮きを防止することができ
た。

【００４９】図５を参照すると、本発明の更に他の実施
の形態に係る半導体装置を構成するフラッシュメモリが
示されており、ソーススイッチとして動作するＮチャン
ネルＭＯＳトランジスタＮｂ０及びＮｂ９が図５に示さ
れたＮチャンネルＭＯＳトランジスタＮａ０及びＮａ９
と相違している。即ち、図５に示されたＮチャンネルＭ
ＯＳトランジスタＮｂ０及びＮｂ１は、２０００μｍの
チャネル幅（Ｗ）と０．８０μｍのチャネル長さ（Ｌ）
を有しており、ＮチャンネルＭＯＳトランジスタＮｂ２
及びＮｂ３は、２０００μｍのチャネル幅（Ｗ）と０．
８５μｍのチャネル長さ（Ｌ）を有している。更に、Ｎ
チャンネルＭＯＳトランジスタＮｂ４及びＮｂ５は、２
０００μｍのチャネル幅（Ｗ）と０．９０μｍのチャネ
ル長さ（Ｌ）を持ち、また、ＮチャンネルＭＯＳトラン
ジスタＮｂ６及びＮｂ７は、２０００μｍのチャネル幅
（Ｗ）と０．９５μｍのチャネル長さ（Ｌ）を備えてい
る。同様に、接地用パッド１２に最も近接したＮチャン
ネルＭＯＳトランジスタＮｂ８及びＮｂ９は、２０００
μｍのチャネル幅（Ｗ）と１．００μｍのチャネル長さ
（Ｌ）を有している。このように、チャネル長さ（Ｌ）
を接地用パッド１２から遠くなるにしたがって短くし、
能力を高くすることによっても、書込動作の際の各ブロ
ックにおける接地電位の浮きを実質上なくすことができ
た。

【００５０】尚、図４及び図５に示した例では、各ＭＯ
Ｓトランジスタのゲートには、同一の電圧Ｖｇ（１２．
０Ｖ）が印加された場合を示している。

【００５１】図６を参照すると、本発明のもう一つの実
施の形態に係る半導体装置を構成するフラッシュメモリ
が示されている。この例では、各ブロック０〜９に接続
されるソーススイッチとしてのＮチャンネルＭＯＳトラ
ンジスタＮｃ０及びＮｃ９は互いに同一のチャンネル幅
（Ｗ）及びチャネル長さ（Ｌ）を有しており、接地用パ
ッド１２から離れたＮチャンネルＭＯＳトランジスタＮ
ｃ０及びＮｃ９程、高いゲート電圧を印加し、接地用パ
ッド１２から離れたトランジスタの能力を上昇させ、接
地用配線２６による抵抗、容量による接地電位の浮きを
均一化している。具体的に言えば、ＮチャンネルＭＯＳ
トランジスタＮｃ０及びＮｃ１には、１２．０Ｖのゲー
ト電圧（Ｖｇ）、ＮチャンネルＭＯＳトランジスタＮｃ
２及びＮｃ３には、１１．５Ｖのゲート電圧（Ｖｇ）、
ＮチャンネルＭＯＳトランジスタＮｃ４及びＮｃ５に
は、１１．０Ｖのゲート電圧（Ｖｇ）、ＮチャンネルＭ
ＯＳトランジスタＮｃ６及びＮｃ７には、９．５Ｖのゲ
ート電圧（Ｖｇ）、更に、ＮチャンネルＭＯＳトランジ
スタＮｃ８及びＮｃ９には、８．５Ｖのゲート電圧（Ｖ
ｇ）がそれぞれ与えられており、この構成によっても、
接地電位の浮きを均一化することができた。

【００５２】

【発明の効果】本発明によれば、書込動作の際、オン状
態となるソーススイッチ内のトランジスタのサイズ、及
び／又は、ゲート電圧を接地用パッドからの距離に応じ
て変化させることにより、トランジスタの能力を異なら
せ、これによって、接地用配線に伴う抵抗、容量による
影響を素子数を増加させることなく均一化し、書込深さ
を一定にできると共に、書込時間を短縮できると半導体
記憶装置が得られる。また、消去動作の際にオン状態に
なるソーススイッチ内のトランジスタの能力を電源パッ
ドからの距離に応じて変化させれば、電源パッドからの
距離には無関係に一定の消去電圧を各ブロックに供給で
きる。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る半導体記憶装置の
概略構成を説明するためのブロック図である。

【図２】図１の半導体記憶装置に使用される不揮発性メ
モリセルの一例を示す概略図である。

【図３】図１に示された半導体記憶装置の動作を詳細に
説明するための図である。

【図４】本発明の他の実施の形態に係る半導体装置の構
成を示す概略図である。

【図５】本発明の更に他の実施の形態に係る半導体装置
の構成を示す概略図である。

【図６】本発明のもう一つの実施の形態に係る半導体装
置の構成を示す概略図である。

【符号の説明】

１１電源パッド１２接地用パッド１３メモリ部Ｂ１〜Ｂ８ブロックＧ１〜Ｇ５グループＳＳ１〜ＳＳ８ソーススイッチＢＣ１〜ＢＣ８ブロック共通配線２５消去電圧供給配線２６接地用配線Ｎ１〜Ｎ８ＮチャンネルＭＯＳトランジ
スタＰ１〜Ｐ８ＰチャンネルＭＯＳトランジ
スタＮａ０〜Ｎａ９ＮチャンネルＭＯＳトランジ
スタＮｂ０〜Ｎｂ９ＮチャンネルＭＯＳトランジ
スタＮｃ０〜Ｎｃ９ＮチャンネルＭＯＳトランジ
スタ

Claims

【特許請求の範囲】

【請求項１】それぞれ複数の書換可能なメモリセルを
含む複数のメモリアレイによって構成された半導体記憶
装置において、予め定められた基準点から前記複数のメ
モリアレイに隣接した位置まで延在する基準電源ライン
と、各メモリアレイ内のメモリセルに共通に接続された
アレイ共通配線と、前記基準電源ラインと各アレイ共通
配線との間に設けられたトランジスタを含むスイッチと
を備え、前記スイッチ内のトランジスタは、前記基準点
からの前記基準電源ラインの長さに応じた能力を有して
いることを特徴とする半導体記憶装置。
【請求項２】請求項１において、前記能力は、前記ト
ランジスタのオン状態におけるオン抵抗であることを特
徴とする半導体記憶装置。
【請求項３】請求項２において、前記トランジスタ
は、前記基準点からの前記基準電源ラインの長さが長く
なるつれて前記オン抵抗が小さくなるように、構成され
ていることを特徴とする半導体記憶装置。
【請求項４】請求項１において、前記スイッチのトラ
ンジスタは、ゲート幅とゲート長を有するＭＯＳトラン
ジスタによって構成されており、前記能力は前記ゲート
幅及びゲート長の少なくとも一方によって、決定される
ことを特徴とする半導体記憶装置。
【請求項５】請求項４において、前記メモリセルは、
ソース及びドレインを有すると共に、フローティングゲ
ート及びコントロールゲートを備えた二重ゲート構造の
不揮発性メモリセルであることを特徴とする半導体記憶
装置。
【請求項６】請求項５において、前記アレイ共通配線
は、各メモリアレイ中の前記不揮発性メモリセルに共通
のソース配線であり、且つ、前記スイッチのＭＯＳトラ
ンジスタは前記ソース配線に接続されていることを特徴
とする半導体記憶装置。
【請求項７】請求項４において、前記ＭＯＳトランジ
スタのゲート幅は、前記基準点からの距離が長くなるに
つれて広くなっており、これによって、オン抵抗が基準
点からの距離と共に小さくなることを特徴とする半導体
記憶装置。
【請求項８】請求項４において、前記ＭＯＳトランジ
スタのゲート長は、前記基準点からの距離が長くなるつ
れて、短くなっており、これによって、オン抵抗が基準
点からの距離と共に小さくなることを特徴とする半導体
記憶装置。
【請求項９】請求項４において、前記ＭＯＳトランジ
スタは前記基準電源ラインにソースを接続されたＮチャ
ンネルＭＯＳトランジスタであり、且つ、前記スイッチ
は、更に、当該ＮチャンネルＭＯＳトランジスタのドレ
イン及びゲートに、それぞれドレイン及びゲートを接続
されたＰチャンネルトランジスタを備えていることを特
徴とする半導体記憶装置。
【請求項１０】請求項１において、前記メモリアレイ
はフラッシュメモリセルによって構成されていることを
特徴とする半導体記憶装置。
【請求項１１】請求項１において、前記トランジスタ
はＭＯＳトランジスタであり、当該ＭＯＳトランジスタ
の能力は、前記基準電源ラインの長さに応じたゲート電
圧を各ＭＯＳトランジスタのゲートに印加することによ
って決定されることを特徴とする半導体記憶装置。