JPH1011352A - データ処理装置およびそのレジスタアドレス変換方法 - Google Patents
データ処理装置およびそのレジスタアドレス変換方法Info
- Publication number
- JPH1011352A JPH1011352A JP8158445A JP15844596A JPH1011352A JP H1011352 A JPH1011352 A JP H1011352A JP 8158445 A JP8158445 A JP 8158445A JP 15844596 A JP15844596 A JP 15844596A JP H1011352 A JPH1011352 A JP H1011352A
- Authority
- JP
- Japan
- Prior art keywords
- register
- instruction
- logical
- physical
- bank
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/30138—Extension of register space, e.g. register cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30185—Instruction operation extension or modification according to one or more bits in the instruction, e.g. prefix, sub-opcode
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Advance Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】命令コードのレジスタフィールドを変えずに、
命令から参照可能な物理レジスタアドレスのアドレス数
を増やして、データ処理を高速化する。 【解決手段】例えば６４本の物理レジスタアドレスレジ
スタ（ＰＲＡＲ）２４０は１６本単位の４バンクに区分
されている。ＲＡＴ２３０は、１６本の論理レジスタア
ドレスレジスタＬＲＡＲ２２０のアドレスを、演算制御
部２５０からの制御信号５３２１による状態値に応じ
て、いずれかのバンクに設定する。ＲＡＴ２３０は２ビ
ットの状態値を、ＬＲＡＲ２２０からの４ビットの論理
アドレスの上位に付加し、６ビットの物理アドレスとし
てＰＲＡＲ２４０に出力する。状態値は、ロード命令／
それ以外の命令などに応じて切り替わる。これにより、
少ないレジスタ指定フィールドで、物理的に大きなレジ
スタファイルのアクセスが可能になる。
命令から参照可能な物理レジスタアドレスのアドレス数
を増やして、データ処理を高速化する。 【解決手段】例えば６４本の物理レジスタアドレスレジ
スタ（ＰＲＡＲ）２４０は１６本単位の４バンクに区分
されている。ＲＡＴ２３０は、１６本の論理レジスタア
ドレスレジスタＬＲＡＲ２２０のアドレスを、演算制御
部２５０からの制御信号５３２１による状態値に応じ
て、いずれかのバンクに設定する。ＲＡＴ２３０は２ビ
ットの状態値を、ＬＲＡＲ２２０からの４ビットの論理
アドレスの上位に付加し、６ビットの物理アドレスとし
てＰＲＡＲ２４０に出力する。状態値は、ロード命令／
それ以外の命令などに応じて切り替わる。これにより、
少ないレジスタ指定フィールドで、物理的に大きなレジ
スタファイルのアクセスが可能になる。
Description
【０００１】
【発明の属する技術分野】本発明は大量のデータを扱う
のに好適なデータ処理装置に関し、特にレジスタのマッ
ピングを変更するデータ処理方式に関する。
のに好適なデータ処理装置に関し、特にレジスタのマッ
ピングを変更するデータ処理方式に関する。
【０００２】
【従来の技術】ディジタル化された映像、音声等のマル
チメディアデータを処理し、ユーザに表示するデータ処
理装置は、車載情報機器、家庭用アミューズメントやイ
ンタネット端末など個人向け情報機器分野へ、その応用
が急速に広がっている。
チメディアデータを処理し、ユーザに表示するデータ処
理装置は、車載情報機器、家庭用アミューズメントやイ
ンタネット端末など個人向け情報機器分野へ、その応用
が急速に広がっている。
【０００３】データ処理装置において大量のデータを扱
うために、命令から指定可能な論理レジスタをより多数
の物理レジスタに対応させる従来技術として、米国のサ
ン・マイクロシステムズ社（Sun Microsystems Inc.）
のＳＰＡＲＣアーキテクチャを採用するシステムが著名
で、日経データプロ「マイクロプロセッサ１（頁：ＭＣ
１−３０３−８０１〜８０８，１９６０／６）」に詳し
く記載されている。これによれば、命令が参照する３２
本のレジスタのうち８本が固定、残りの２４本がサブル
ーチンジャンプの度に１６本刻みで一定方向にスライド
し、リターンの度に１６本刻みで逆方向にスライドす
る。
うために、命令から指定可能な論理レジスタをより多数
の物理レジスタに対応させる従来技術として、米国のサ
ン・マイクロシステムズ社（Sun Microsystems Inc.）
のＳＰＡＲＣアーキテクチャを採用するシステムが著名
で、日経データプロ「マイクロプロセッサ１（頁：ＭＣ
１−３０３−８０１〜８０８，１９６０／６）」に詳し
く記載されている。これによれば、命令が参照する３２
本のレジスタのうち８本が固定、残りの２４本がサブル
ーチンジャンプの度に１６本刻みで一定方向にスライド
し、リターンの度に１６本刻みで逆方向にスライドす
る。
【０００４】
【発明が解決しようとする課題】上記した従来技術で
は、物理レジスタへのマッピングの変更がサブルーチン
ジャンプ／リターンのタイミングに限定される。また、
移動量も任意ではなく、連続した物理レジスタ領域に限
られる。このため、物理レジスタを多数そなえる処理装
置であっても、サブルーチンジャンプ／リターンのよう
な限られた処理用途にしか適用できない。しかし、マル
チメディアデータ等の処理装置では、このような処理用
途に限定されず、大量のデータを与えられたパラメータ
に従って並行処理する必要がある。このため、いかに多
くのパラメータが記憶できるかが重要になる。
は、物理レジスタへのマッピングの変更がサブルーチン
ジャンプ／リターンのタイミングに限定される。また、
移動量も任意ではなく、連続した物理レジスタ領域に限
られる。このため、物理レジスタを多数そなえる処理装
置であっても、サブルーチンジャンプ／リターンのよう
な限られた処理用途にしか適用できない。しかし、マル
チメディアデータ等の処理装置では、このような処理用
途に限定されず、大量のデータを与えられたパラメータ
に従って並行処理する必要がある。このため、いかに多
くのパラメータが記憶できるかが重要になる。
【０００５】本発明の目的は、従来技術の問題点に鑑
み、物理レジスタへのマッピングの変更のタイミングと
移動量が限定されず、自由度の高いレジスタアドレスの
変換が可能となるデータ処理装置及びそのレジスタアド
レス変換方法を提供することにある。
み、物理レジスタへのマッピングの変更のタイミングと
移動量が限定されず、自由度の高いレジスタアドレスの
変換が可能となるデータ処理装置及びそのレジスタアド
レス変換方法を提供することにある。
【０００６】
【課題を解決するための手段】上記目的は、命令によっ
て指定されるレジスタに記憶されたデータを用いて前記
命令を処理するデータ処理装置のレジスタアドレス変換
方法において、論理的レジスタとそれよりレジスタ数の
大きな物理的レジスタの対応関係を前記命令に応じて指
定し、前記論理的レジスタの範囲を指定可能とするレジ
スタ指定フィールドによって前記物理的レジスタのアク
セスを可能にしたことで達成される。
て指定されるレジスタに記憶されたデータを用いて前記
命令を処理するデータ処理装置のレジスタアドレス変換
方法において、論理的レジスタとそれよりレジスタ数の
大きな物理的レジスタの対応関係を前記命令に応じて指
定し、前記論理的レジスタの範囲を指定可能とするレジ
スタ指定フィールドによって前記物理的レジスタのアク
セスを可能にしたことで達成される。
【０００７】また、見方を変えれば、前記命令によって
指定される論理的レジスタ番号を物理的レジスタ番号に
変換して物理的に存在するレジスタを指定する場合に、
前記論理的レジスタ番号と前記物理的レジスタ番号の対
応関係を制御するレジスタ番号制御命令に応じて決定さ
れる制御信号によって切り替えることにより達成され
る。
指定される論理的レジスタ番号を物理的レジスタ番号に
変換して物理的に存在するレジスタを指定する場合に、
前記論理的レジスタ番号と前記物理的レジスタ番号の対
応関係を制御するレジスタ番号制御命令に応じて決定さ
れる制御信号によって切り替えることにより達成され
る。
【０００８】前記制御信号は、前記命令の命令種に基づ
いて決定される。
いて決定される。
【０００９】さらに、前記論理的レジスタ番号で参照可
能なレジスタ数は、物理的に存在するレジスタ数より少
ないことを特徴とする。この場合、第１のビット数で表
される前記論理的レジスタ番号の全部または一部のビッ
トの上位に、第２のビット数で表され前記設定命令によ
るビット値を追加して、前記命令中の前記第１のビット
数による論理的レジスタ番号を前記第１のビット数より
大きい前記物理的レジスタ番号に変換する。
能なレジスタ数は、物理的に存在するレジスタ数より少
ないことを特徴とする。この場合、第１のビット数で表
される前記論理的レジスタ番号の全部または一部のビッ
トの上位に、第２のビット数で表され前記設定命令によ
るビット値を追加して、前記命令中の前記第１のビット
数による論理的レジスタ番号を前記第１のビット数より
大きい前記物理的レジスタ番号に変換する。
【００１０】また、上記方法の適用可能な本発明のデー
タ処理装置は、物理的レジスタと、この物理的レジスタ
に記憶されたデータを用いて命令を処理する演算手段を
備え、さらに、前記物理的レジスタが論理的レジスタ番
号で参照可能なレジスタ数より多いレジスタ数を持ち、
前記命令によって指定される前記論理的レジスタ番号か
ら前記物理的レジスタの物理的レジスタ番号へ、設定さ
れる両者の対応関係にしたがって変換するレジスタ番号
変換手段を有し、前期レジスタ番号変換手段が前記対応
関係を前記命令に応じて変更できるように構成されてな
ることを特徴とする。
タ処理装置は、物理的レジスタと、この物理的レジスタ
に記憶されたデータを用いて命令を処理する演算手段を
備え、さらに、前記物理的レジスタが論理的レジスタ番
号で参照可能なレジスタ数より多いレジスタ数を持ち、
前記命令によって指定される前記論理的レジスタ番号か
ら前記物理的レジスタの物理的レジスタ番号へ、設定さ
れる両者の対応関係にしたがって変換するレジスタ番号
変換手段を有し、前期レジスタ番号変換手段が前記対応
関係を前記命令に応じて変更できるように構成されてな
ることを特徴とする。
【００１１】前期レジスタ番号変換手段は、前記物理的
レジスタのグループを指定するバンクレジスタを有し、
該バンクレジスタの情報と前期論理的レジスタ番号を合
成した情報によって前記物理的レジスタ番号を生成する
ことを特徴とする。
レジスタのグループを指定するバンクレジスタを有し、
該バンクレジスタの情報と前期論理的レジスタ番号を合
成した情報によって前記物理的レジスタ番号を生成する
ことを特徴とする。
【００１２】この場合、前期バンクレジスタとして複数
のレジスタを有し、前期論理的レジスタ番号の一部の情
報によって該バンクレジスタのうちの１レジスタを選択
して得た情報と、前期論理的レジスタ番号の部分情報と
を合成した情報によって、前記物理的レジスタ番号を生
成する。
のレジスタを有し、前期論理的レジスタ番号の一部の情
報によって該バンクレジスタのうちの１レジスタを選択
して得た情報と、前期論理的レジスタ番号の部分情報と
を合成した情報によって、前記物理的レジスタ番号を生
成する。
【００１３】上記のように、本発明の構成によれば、論
理レジスタアドレスを物理レジスタアドレスへの変換機
能と、この変換機能へレジスタを参照する命令に応じて
所定の対応関係を指定する機能を有している。
理レジスタアドレスを物理レジスタアドレスへの変換機
能と、この変換機能へレジスタを参照する命令に応じて
所定の対応関係を指定する機能を有している。
【００１４】そして、前記命令によって指定される論理
的レジスタ番号から前記対応関係にしたがって物理的レ
ジスタ番号に変換して物理的に存在するレジスタを指定
する第１のステップと、前記命令の変更によって前記対
応関係を変更する第２のステップと、前記命令によって
指定される論理的レジスタ番号から変更後の対応関係に
したがって物理的レジスタ番号に変換して物理的に存在
するレジスタを指定する第３のステップとによって、対
応関係を命令に応じて動的に切替ながらレジスタアドレ
スの変換を行なう。
的レジスタ番号から前記対応関係にしたがって物理的レ
ジスタ番号に変換して物理的に存在するレジスタを指定
する第１のステップと、前記命令の変更によって前記対
応関係を変更する第２のステップと、前記命令によって
指定される論理的レジスタ番号から変更後の対応関係に
したがって物理的レジスタ番号に変換して物理的に存在
するレジスタを指定する第３のステップとによって、対
応関係を命令に応じて動的に切替ながらレジスタアドレ
スの変換を行なう。
【００１５】これによれば、論理レジスタと物理レジス
タの対応関係を命令で指定することにより、少ないレジ
スタ指定フィールドで物理的に大きなレジスタファイル
のアクセスが可能になり、グラフィックス等の演算処理
が高速化できる。
タの対応関係を命令で指定することにより、少ないレジ
スタ指定フィールドで物理的に大きなレジスタファイル
のアクセスが可能になり、グラフィックス等の演算処理
が高速化できる。
【００１６】
【発明の実施の形態】以下、本発明の一実施形態を図面
により詳細に説明する。図２は、本発明の一実施形態に
よるマルチメディアデータ処理システムの構成を示す。
本システムはデータ処理装置１に、データ出力部となる
画像表示装置２、音声発生装置３と、ＣＤ−ＲＯＭやＤ
ＶＤなどの外部記憶媒体をアクセスするためのドライブ
４、通信回線との接続を行うモデム５、ユーザ指示入力
部となるキーパッド６、キーボード７、マウス８などを
接続している。
により詳細に説明する。図２は、本発明の一実施形態に
よるマルチメディアデータ処理システムの構成を示す。
本システムはデータ処理装置１に、データ出力部となる
画像表示装置２、音声発生装置３と、ＣＤ−ＲＯＭやＤ
ＶＤなどの外部記憶媒体をアクセスするためのドライブ
４、通信回線との接続を行うモデム５、ユーザ指示入力
部となるキーパッド６、キーボード７、マウス８などを
接続している。
【００１７】データ処理装置１はＣＰＵ１０と、１６ビ
ットのＤＲＡＭ２１〜２４を内臓する主記憶２０と、Ｒ
ＯＭ３０やＰＬＤ４０の補助記憶部と、主記憶２０、補
助記憶部、ドライブ４、モデム５を接続するための入出
力部５０を有している。
ットのＤＲＡＭ２１〜２４を内臓する主記憶２０と、Ｒ
ＯＭ３０やＰＬＤ４０の補助記憶部と、主記憶２０、補
助記憶部、ドライブ４、モデム５を接続するための入出
力部５０を有している。
【００１８】ＣＰＵ１０は、命令処理部１００、キャッ
シュメモリ１１０、画素発生部１２０を有している。ま
た、データ出力部への出力端子を有し、表示制御部１３
０と接続されている。入出力部５０とデータ交換するた
めのバス端子を有し、バス制御部１４０と接続されてい
る。ユーザ指示入力部からの入力を受け取る入力端子を
有し、シリアルＩ／Ｏ部１５０と接続されている。
シュメモリ１１０、画素発生部１２０を有している。ま
た、データ出力部への出力端子を有し、表示制御部１３
０と接続されている。入出力部５０とデータ交換するた
めのバス端子を有し、バス制御部１４０と接続されてい
る。ユーザ指示入力部からの入力を受け取る入力端子を
有し、シリアルＩ／Ｏ部１５０と接続されている。
【００１９】命令処理部１００は、特にレジスタアドレ
ス変換部２３０を内蔵し、後述するように、命令で指定
される論理レジスタアドレスを物理レジスタアドレスに
変換し、物理的に存在するレジスタを指定する。
ス変換部２３０を内蔵し、後述するように、命令で指定
される論理レジスタアドレスを物理レジスタアドレスに
変換し、物理的に存在するレジスタを指定する。
【００２０】命令処理部１００とキャッシュメモリ１１
０との間は、命令及びデータ用の３２ビットバス２系統
で接続されている。また、命令処理部１００は６４ビッ
トのバス端子を持ち、ここに表示制御部１３０、バス制
御部１４０、シリアルＩ／Ｏ部１５０がそれぞれ６４ビ
ットのバス１６０で接続されている。バス１６０はバス
制御部１４０によって調停される。このため、バス制御
部１４０とその他の部分は点線で示す制御信号線で結ば
れている。
０との間は、命令及びデータ用の３２ビットバス２系統
で接続されている。また、命令処理部１００は６４ビッ
トのバス端子を持ち、ここに表示制御部１３０、バス制
御部１４０、シリアルＩ／Ｏ部１５０がそれぞれ６４ビ
ットのバス１６０で接続されている。バス１６０はバス
制御部１４０によって調停される。このため、バス制御
部１４０とその他の部分は点線で示す制御信号線で結ば
れている。
【００２１】図１は、本発明の要部となる命令処理部の
一実施形態を示している。命令処理部１００は命令解釈
部２００、レジスタファイル３００、演算実行部４００
からなる。命令処理部１００は３２ビットのデータ線１
１１４を介し、キャッシュメモリ１１０からの命令を命
令デコーダ（ＤＥＣ）２１０へ取り込む。また、３２ビ
ットのデータ線１１１５を介して、キャッシュメモリ１
１０とレジスタファイル３００の間でデータを送受す
る。命令もしくはデータキャッシュのブロック転送が発
生するときは、これら２系統のデータ線を一つの６４ビ
ットデータ線と考え、ＣＰＵ１０内部のバス１６０と接
続することでデータ線を有効に活用する。
一実施形態を示している。命令処理部１００は命令解釈
部２００、レジスタファイル３００、演算実行部４００
からなる。命令処理部１００は３２ビットのデータ線１
１１４を介し、キャッシュメモリ１１０からの命令を命
令デコーダ（ＤＥＣ）２１０へ取り込む。また、３２ビ
ットのデータ線１１１５を介して、キャッシュメモリ１
１０とレジスタファイル３００の間でデータを送受す
る。命令もしくはデータキャッシュのブロック転送が発
生するときは、これら２系統のデータ線を一つの６４ビ
ットデータ線と考え、ＣＰＵ１０内部のバス１６０と接
続することでデータ線を有効に活用する。
【００２２】ＤＥＣ２１０は受け取った命令を解釈し、
レジスタ情報を論理レジスタアドレスレジスタ（ＬＲＡ
Ｒ）２２０へ、制御情報を実行制御部２５０へ転送す
る。実行制御部２５０は受け取った制御情報（ＲＡＴへ
の出力情報と演算実行のための制御情報を含む）に従
い、レジスタアドレス変換部（ＲＡＴ）２３０及び演算
実行部４００を制御する。
レジスタ情報を論理レジスタアドレスレジスタ（ＬＲＡ
Ｒ）２２０へ、制御情報を実行制御部２５０へ転送す
る。実行制御部２５０は受け取った制御情報（ＲＡＴへ
の出力情報と演算実行のための制御情報を含む）に従
い、レジスタアドレス変換部（ＲＡＴ）２３０及び演算
実行部４００を制御する。
【００２３】ＲＡＴ２３０は、４ビットの論理レジスタ
アドレスを入力して、所定の変換ルールに従って６ビッ
トの物理レジスタアドレスに変換し、ＬＲＡＲ２０で指
定可能な１６本のレジスタを、物理レジスタアドレスレ
ジスタ（ＰＲＡＲ）２４０で指定可能な６４本のレジス
タに拡張できる。
アドレスを入力して、所定の変換ルールに従って６ビッ
トの物理レジスタアドレスに変換し、ＬＲＡＲ２０で指
定可能な１６本のレジスタを、物理レジスタアドレスレ
ジスタ（ＰＲＡＲ）２４０で指定可能な６４本のレジス
タに拡張できる。
【００２４】図３は、レジスタアドレス変換部（ＲＡ
Ｔ）の概念図を示している。ＲＡＴ２３０は実行制御部
２５０からのバンク情報５３２１により、レジスタバン
ク５３１の内部状態を２ビットでセットする。そして、
ＬＲＡＲ２２０の４ビットの信号５３３１の上位に、バ
ンク５３１の内部状態による２ビットを付加し、６ビッ
トで表される物理レジスタアドレスをＰＲＡＲ２４０に
出力する。
Ｔ）の概念図を示している。ＲＡＴ２３０は実行制御部
２５０からのバンク情報５３２１により、レジスタバン
ク５３１の内部状態を２ビットでセットする。そして、
ＬＲＡＲ２２０の４ビットの信号５３３１の上位に、バ
ンク５３１の内部状態による２ビットを付加し、６ビッ
トで表される物理レジスタアドレスをＰＲＡＲ２４０に
出力する。
【００２５】レジスタバンク５３１の内部状態は、電源
投入時に特定の初期値に設定される。通常は、ＬＲＡＲ
２２０とＰＲＡＲ２４０が１対１（１６本対１６本）の
対応関係、例えば”００”に初期設定され、バンク情報
５３２１が実行されない限りこの初期状態が保持され
る。したがって、従来のソフトウェアだけが実行される
場合、そのソフトウェアは何ら変更することなく、その
まま正しく動作する。
投入時に特定の初期値に設定される。通常は、ＬＲＡＲ
２２０とＰＲＡＲ２４０が１対１（１６本対１６本）の
対応関係、例えば”００”に初期設定され、バンク情報
５３２１が実行されない限りこの初期状態が保持され
る。したがって、従来のソフトウェアだけが実行される
場合、そのソフトウェアは何ら変更することなく、その
まま正しく動作する。
【００２６】バンク情報５３２１は、”ＳＴＳ ＃ｉｍ
ｍ， ｂａｎｋ”の命令形式となる。ここで、ＳＴＳは
命令ニモニック、＃ｉｍｍは内部状態の設定値、ｂａｎ
ｋはバンク５３１にのアドレスである。＃ｉｍｍは００
〜１１の２ビット値で、実行制御部２５０がＤＥＣ２１
０から受け取った制御情報に応じて決定する。また、こ
の例のバンク５３１は単一レジスタなので、ｂａｎｋ指
定は必要なく”０”に固定されている。
ｍ， ｂａｎｋ”の命令形式となる。ここで、ＳＴＳは
命令ニモニック、＃ｉｍｍは内部状態の設定値、ｂａｎ
ｋはバンク５３１にのアドレスである。＃ｉｍｍは００
〜１１の２ビット値で、実行制御部２５０がＤＥＣ２１
０から受け取った制御情報に応じて決定する。また、こ
の例のバンク５３１は単一レジスタなので、ｂａｎｋ指
定は必要なく”０”に固定されている。
【００２７】図４は、論理レジスタアドレスと物理レジ
スタアドレスとの対応関係の説明図である。バンク５３
１の内部状態が”０１”のケースである。ＰＲＡＲ２４
０は１６本を単位とする４つのバンクに分けられてい
て、ＬＲＡＲ２２０の１６本はＰＲＡＲ２４０のバン
ク”０１”の１６本に対応する。
スタアドレスとの対応関係の説明図である。バンク５３
１の内部状態が”０１”のケースである。ＰＲＡＲ２４
０は１６本を単位とする４つのバンクに分けられてい
て、ＬＲＡＲ２２０の１６本はＰＲＡＲ２４０のバン
ク”０１”の１６本に対応する。
【００２８】図５は、レジスタアドレス変換部（ＲＡ
Ｔ）の別の実施例を示している。この実施例では、３ビ
ットのバンクＬ５３１、バンクＨ５３２により２つの内
部状態をセットしている。そして、ＬＲＡＲ２２０の下
位３ビットはそのまま出力し、上位の１ビットに従って
ＲＡＴ２３０の２つの内部状態の一方を選択して、上位
３ビットとしてＰＲＡＲ２４０に出力する。すなわち、
バンクＬ５３１、バンクＨ５３２の一方の内部状態であ
る３ビットと、ＬＲＡＲ２２０の下位３ビットを結合し
た６ビットがＰＲＡＲ２４０に供給される。
Ｔ）の別の実施例を示している。この実施例では、３ビ
ットのバンクＬ５３１、バンクＨ５３２により２つの内
部状態をセットしている。そして、ＬＲＡＲ２２０の下
位３ビットはそのまま出力し、上位の１ビットに従って
ＲＡＴ２３０の２つの内部状態の一方を選択して、上位
３ビットとしてＰＲＡＲ２４０に出力する。すなわち、
バンクＬ５３１、バンクＨ５３２の一方の内部状態であ
る３ビットと、ＬＲＡＲ２２０の下位３ビットを結合し
た６ビットがＰＲＡＲ２４０に供給される。
【００２９】バンクＬ５３１、バンクＨ５３２の内部状
態は、ＬＲＡＲ２２０を下位８本、上位８本の２バンク
に分けて考えた場合の夫々のバンク指定信号として動作
する。バンクＬ５３１、バンクＨ５３２の内部状態を設
定する初期値と、実行制御部２５０からのＳＴＳ命令形
式は上述と同じである。ただし、ｂａｎｋはバンクＬ５
３１またはバンクＨ５３２のアドレスを、”０”また
は”１”で指定する。
態は、ＬＲＡＲ２２０を下位８本、上位８本の２バンク
に分けて考えた場合の夫々のバンク指定信号として動作
する。バンクＬ５３１、バンクＨ５３２の内部状態を設
定する初期値と、実行制御部２５０からのＳＴＳ命令形
式は上述と同じである。ただし、ｂａｎｋはバンクＬ５
３１またはバンクＨ５３２のアドレスを、”０”また
は”１”で指定する。
【００３０】図６に、図５の実施例における論理レジス
タアドレスと物理レジスタアドレスとの対応関係を示
す。バンクＬ５３１の内部状態が”００１”、バンクＨ
５３２の内部状態が”１００”のケースである。ＬＲＡ
Ｒ２２０は、ｂａｎｋＬ８本とｂａｎｋＨ８本の２つの
バンクに分けられている。また、ＰＲＡＲ２４０は８本
を単位とする８つのバンクに分けられている。バンクＬ
５３１の内部状態が”００１”では、ｂａｎｋＬの８本
はＰＲＡＲ２４０のバンク”０１”に対応する。また、
バンクＨ５３２の内部状態が”１００”のｂａｎｋＨの
８本はＰＲＡＲ２４０のバンク”０４”に対応する。
タアドレスと物理レジスタアドレスとの対応関係を示
す。バンクＬ５３１の内部状態が”００１”、バンクＨ
５３２の内部状態が”１００”のケースである。ＬＲＡ
Ｒ２２０は、ｂａｎｋＬ８本とｂａｎｋＨ８本の２つの
バンクに分けられている。また、ＰＲＡＲ２４０は８本
を単位とする８つのバンクに分けられている。バンクＬ
５３１の内部状態が”００１”では、ｂａｎｋＬの８本
はＰＲＡＲ２４０のバンク”０１”に対応する。また、
バンクＨ５３２の内部状態が”１００”のｂａｎｋＨの
８本はＰＲＡＲ２４０のバンク”０４”に対応する。
【００３１】これにより、ＬＲＡＲ２２０の上位８本と
下位８本のそれぞれを、ＰＲＡＲ２４０の８個のバンク
の異なるものに対応させることができる。これによれ
ば、システムの使うレジスタとユーザの使うレジスタ
で、対応関係を個別に制御することが可能になり、上記
の実施例（図３）よりもきめ細かな制御ができる。
下位８本のそれぞれを、ＰＲＡＲ２４０の８個のバンク
の異なるものに対応させることができる。これによれ
ば、システムの使うレジスタとユーザの使うレジスタ
で、対応関係を個別に制御することが可能になり、上記
の実施例（図３）よりもきめ細かな制御ができる。
【００３２】図７は、レジスタアドレス変換部（ＲＡ
Ｔ）のさらに別の実施例を示している。この実施例で
は、ロード／演算フラグ５３２０に従って、各々３ビッ
トのロードバンクＬ５３３、演算バンクＬ５３４、ロー
ドバンクＨ５３５、演算バンクＨ５３６により４つの内
部状態をセットしている。そして、ＬＲＡＲ２２０の下
位３ビットはそのまま出力し、上位の１ビットと命令種
フラグ５３２０に従ってＲＡＴ２３０の４つの内部状態
の１つを選択して、上位３ビットとしてＰＲＡＲ２４０
に出力する。
Ｔ）のさらに別の実施例を示している。この実施例で
は、ロード／演算フラグ５３２０に従って、各々３ビッ
トのロードバンクＬ５３３、演算バンクＬ５３４、ロー
ドバンクＨ５３５、演算バンクＨ５３６により４つの内
部状態をセットしている。そして、ＬＲＡＲ２２０の下
位３ビットはそのまま出力し、上位の１ビットと命令種
フラグ５３２０に従ってＲＡＴ２３０の４つの内部状態
の１つを選択して、上位３ビットとしてＰＲＡＲ２４０
に出力する。
【００３３】ロードバンクＬ５３３、演算バンクＬ５３
４、ロードバンクＨ５３５、演算バンクＨ５３６の各々
の内部状態は、レジスタを下位８本、上位８本の２バン
クに分けて考えた場合の夫々のバンク指定信号として動
作する。すなわち、４つの内部状態のいずれか１つの３
ビットと、ＬＲＡＲ２２０の下位３ビットを結合した６
ビットがＰＲＡＲ２４０に供給される。各々の内部状態
を設定する実行制御部２５０からの命令形式は上述と同
じである。ただし、＃ｉｍｍはバンク５３３〜５３６の
内部状態の設定値、ｂａｎｋは各バンクのアドレスであ
る。
４、ロードバンクＨ５３５、演算バンクＨ５３６の各々
の内部状態は、レジスタを下位８本、上位８本の２バン
クに分けて考えた場合の夫々のバンク指定信号として動
作する。すなわち、４つの内部状態のいずれか１つの３
ビットと、ＬＲＡＲ２２０の下位３ビットを結合した６
ビットがＰＲＡＲ２４０に供給される。各々の内部状態
を設定する実行制御部２５０からの命令形式は上述と同
じである。ただし、＃ｉｍｍはバンク５３３〜５３６の
内部状態の設定値、ｂａｎｋは各バンクのアドレスであ
る。
【００３４】命令種フラグ５３２０は、実行制御部２５
０からのバンク情報５３２１に含まれる命令種類により
設定される。即ち、命令種フラグ５３２０の内部状態
は、現在実行中の命令の種類を表し、選択するバンクを
切り替え可能にする。例えば、ロード命令とそれ以外と
することで、同じ論理レジスタ番号でも異なる物理レジ
スタに割り当てることができる。この結果、レジスタ指
定可能数を増やすことなく、従来どおりのレジスタ割当
スケジューリングのまま、データのプリフェッチを簡単
に実現できる。
０からのバンク情報５３２１に含まれる命令種類により
設定される。即ち、命令種フラグ５３２０の内部状態
は、現在実行中の命令の種類を表し、選択するバンクを
切り替え可能にする。例えば、ロード命令とそれ以外と
することで、同じ論理レジスタ番号でも異なる物理レジ
スタに割り当てることができる。この結果、レジスタ指
定可能数を増やすことなく、従来どおりのレジスタ割当
スケジューリングのまま、データのプリフェッチを簡単
に実現できる。
【００３５】命令種フラグ５３２０は１ビットに限らな
い。命令種に応じて２ビット以上に取ることも可能であ
る。ソフトウェアパイプラインによるスケジュールを行
う際に、演算種毎の並列性を全て抽出できるビット数と
することも可能である。実用的には、１ビットによる
「ロード命令とそれ以外」や、２ビットによる「ロード
命令とストア命令とそれ以外」等となる。
い。命令種に応じて２ビット以上に取ることも可能であ
る。ソフトウェアパイプラインによるスケジュールを行
う際に、演算種毎の並列性を全て抽出できるビット数と
することも可能である。実用的には、１ビットによる
「ロード命令とそれ以外」や、２ビットによる「ロード
命令とストア命令とそれ以外」等となる。
【００３６】図８に、図７の実施例における論理レジス
タアドレスと物理レジスタアドレスの対応関係、及び、
命令種フラグによるレジスタ対応テーブルを示す。ロー
ドバンクＬ５３３の内部状態が”０１０”、演算バンク
Ｌ５３４の内部状態が”００１”ロードバンクＨ５３５
の内部状態が”１００”、演算バンクＨ５３６の内部状
態が”１００”のケースである。
タアドレスと物理レジスタアドレスの対応関係、及び、
命令種フラグによるレジスタ対応テーブルを示す。ロー
ドバンクＬ５３３の内部状態が”０１０”、演算バンク
Ｌ５３４の内部状態が”００１”ロードバンクＨ５３５
の内部状態が”１００”、演算バンクＨ５３６の内部状
態が”１００”のケースである。
【００３７】ＬＲＡＲ２２０は、８本を単位とするｂａ
ｎｋＬとｂａｎｋＨの２つのバンクに分けられている。
また、ＰＲＡＲ２４０は８本を単位とする８つのバンク
に分けられている。ロード命令実行時、ＬＲＡＲ２２０
のｂａｎｋＬとｂａｎｋＨはＰＲＡＲ２４０のバンク”
０２”とバンク”０４”に対応する。また、ロード命令
以外の実行時、ｂａｎｋＬとｂａｎｋＨはバンク”０
１”とバンク”０４”に対応する。
ｎｋＬとｂａｎｋＨの２つのバンクに分けられている。
また、ＰＲＡＲ２４０は８本を単位とする８つのバンク
に分けられている。ロード命令実行時、ＬＲＡＲ２２０
のｂａｎｋＬとｂａｎｋＨはＰＲＡＲ２４０のバンク”
０２”とバンク”０４”に対応する。また、ロード命令
以外の実行時、ｂａｎｋＬとｂａｎｋＨはバンク”０
１”とバンク”０４”に対応する。
【００３８】なお、図５及び図７においても、ＲＡＴ２
３０の各バンクの内部状態は、ＣＰＵ１０の電源投入時
に特定の値にセットされ、ＳＴＳ命令を使わない限り従
来の１６本レジスタと同様に動作する。
３０の各バンクの内部状態は、ＣＰＵ１０の電源投入時
に特定の値にセットされ、ＳＴＳ命令を使わない限り従
来の１６本レジスタと同様に動作する。
【００３９】次に、本発明のデータ処理方法を適用し
た、図形の頂点計算の処理例を説明する。まず、図９
に、従来の一般的な頂点計算の処理フローを示す。一連
の頂点計算に共通して用いる係数の設定後（Ｓ１０）、
処理すべき頂点数だけ以下の処理を繰り返す（Ｓ２
０）。即ち、３回の座標変換（Ｓ２１，Ｓ２３，Ｓ２
５）と各１回の輝度計算（Ｓ２６）及びコマンド生成
（Ｓ２７）と、クリップ判定（Ｓ２２）及び表裏判定
（Ｓ２４）が行なわれる。夫々のステップが約１００命
令の処理である。
た、図形の頂点計算の処理例を説明する。まず、図９
に、従来の一般的な頂点計算の処理フローを示す。一連
の頂点計算に共通して用いる係数の設定後（Ｓ１０）、
処理すべき頂点数だけ以下の処理を繰り返す（Ｓ２
０）。即ち、３回の座標変換（Ｓ２１，Ｓ２３，Ｓ２
５）と各１回の輝度計算（Ｓ２６）及びコマンド生成
（Ｓ２７）と、クリップ判定（Ｓ２２）及び表裏判定
（Ｓ２４）が行なわれる。夫々のステップが約１００命
令の処理である。
【００４０】座標変換は、４行４列の行列を４成分ベク
トルに掛け合わせて、新たな４成分ベクトルを得る処理
である。ここで、４行４列の行列は各頂点に共通であ
り、係数設定処理で共通データが設定されている。しか
し、座標変換１〜３の種類に応じて３つの行列が必要で
ある。この行列データは、必要に応じメモリからロード
される。
トルに掛け合わせて、新たな４成分ベクトルを得る処理
である。ここで、４行４列の行列は各頂点に共通であ
り、係数設定処理で共通データが設定されている。しか
し、座標変換１〜３の種類に応じて３つの行列が必要で
ある。この行列データは、必要に応じメモリからロード
される。
【００４１】クリップ判定は、変換された４成分ベクト
ルが一定の条件を満たしているか否かの判定で、満たし
ていない場合にはクリッピングルートと呼ばれる特殊処
理に入る（Ｓ２２１）。表裏判定は、複数の頂点で形成
される面が一定の条件を満たしているか否かの判定で、
満していない場合には裏面ルートと呼ばれる特殊処理に
入る（Ｓ２４１）。いずれも出現頻度の低い例外処理で
あり、これら特殊処理ルートには入らないケースのみを
考慮すればよい。コマンド生成処理では、頂点計算毎に
形成される三角形の面の情報を、画素発生部１２０への
コマンドとして生成する。
ルが一定の条件を満たしているか否かの判定で、満たし
ていない場合にはクリッピングルートと呼ばれる特殊処
理に入る（Ｓ２２１）。表裏判定は、複数の頂点で形成
される面が一定の条件を満たしているか否かの判定で、
満していない場合には裏面ルートと呼ばれる特殊処理に
入る（Ｓ２４１）。いずれも出現頻度の低い例外処理で
あり、これら特殊処理ルートには入らないケースのみを
考慮すればよい。コマンド生成処理では、頂点計算毎に
形成される三角形の面の情報を、画素発生部１２０への
コマンドとして生成する。
【００４２】この一連の頂点計算処理を通して実行する
場合、一頂点当りの処理量は約１０００オペレーション
相当である。このように、大量の処理を実行する場合、
ＬＲＡＲ２２０で指定可能な１６本のレジスタだけで
は、パラメータを保持し続けることが困難になる。例え
ば、座標変換用行列はそれだけで１６本のレジスタを占
有してしまい、座標変換１の行列をレジスタに保持した
まま、座標変換２、３を実行することは困難になる。し
たがって、演算時に必要な行列要素をその都度、メモリ
から読み出して使用するため、オペレーション数が増加
して処理性能が低下する。
場合、一頂点当りの処理量は約１０００オペレーション
相当である。このように、大量の処理を実行する場合、
ＬＲＡＲ２２０で指定可能な１６本のレジスタだけで
は、パラメータを保持し続けることが困難になる。例え
ば、座標変換用行列はそれだけで１６本のレジスタを占
有してしまい、座標変換１の行列をレジスタに保持した
まま、座標変換２、３を実行することは困難になる。し
たがって、演算時に必要な行列要素をその都度、メモリ
から読み出して使用するため、オペレーション数が増加
して処理性能が低下する。
【００４３】図１０は、図９の頂点計算条件における座
標変換１のコーディング例を示し、ｎ頂点分の演算を４
７×ｎ命令で実行する。実システムの分析から、頂点数
６の演算数が最も多く、２８２命令相当である。
標変換１のコーディング例を示し、ｎ頂点分の演算を４
７×ｎ命令で実行する。実システムの分析から、頂点数
６の演算数が最も多く、２８２命令相当である。
【００４４】図１１は、上記実施形態によるアドレス変
換を適用した頂点計算の処理フローを示している。ここ
では、１６本の論理レジスタに対し、６４本の物理レジ
スタを準備する。
換を適用した頂点計算の処理フローを示している。ここ
では、１６本の論理レジスタに対し、６４本の物理レジ
スタを準備する。
【００４５】係数設定処理（Ｓ１０’）では、従来の一
連の頂点計算に共通して用いる係数の他に、各座標変換
に用いる行列データをレジスタバンクを切換ながら予め
設定している。その後、頂点の数だけ以下の処理をする
（Ｓ２０）。座標変換（Ｓ２１’、Ｓ２３’、Ｓ２
５’）以外の処理は、図９と同様である。
連の頂点計算に共通して用いる係数の他に、各座標変換
に用いる行列データをレジスタバンクを切換ながら予め
設定している。その後、頂点の数だけ以下の処理をする
（Ｓ２０）。座標変換（Ｓ２１’、Ｓ２３’、Ｓ２
５’）以外の処理は、図９と同様である。
【００４６】座標変換では、４行４列の行列を４成分ベ
クトルに掛け合わせて、新たな４成分ベクトルを得る。
ここで、各頂点に共通のデータだけでなく、座標変換１
〜３の行列データも予め設定されているので、演算中に
おける行列データのロードは不要であり、バンクを切り
替えるだけで済む。
クトルに掛け合わせて、新たな４成分ベクトルを得る。
ここで、各頂点に共通のデータだけでなく、座標変換１
〜３の行列データも予め設定されているので、演算中に
おける行列データのロードは不要であり、バンクを切り
替えるだけで済む。
【００４７】図１２に、図１１の頂点計算条件における
座標変換１のコーディング例を示す。レジスタアドレス
変換には、図５に示した２バンク独立指定方式を採用し
ている。係数設定の処理で、ＰＲＡＲ２４０の拡張され
たバンクに、座標変換１〜３の行列を複数頂点処理に渡
って保持させ、頂点処理のループの中でバンクを切り替
えながら参照する。
座標変換１のコーディング例を示す。レジスタアドレス
変換には、図５に示した２バンク独立指定方式を採用し
ている。係数設定の処理で、ＰＲＡＲ２４０の拡張され
たバンクに、座標変換１〜３の行列を複数頂点処理に渡
って保持させ、頂点処理のループの中でバンクを切り替
えながら参照する。
【００４８】ループ外の処理、すなわち図１１の係数設
定処理（Ｓ１０’）でのバンク指定は、”ｓｔｓ ＃ｆ
ｌｗａ， ｆｌｗａｒ０”の命令形式で行なわれる。こ
こで、ｆｌｗａｒ０はレジスタ上位８本の変換先を示
す、ＲＡＴ２３０内のバンクＨ５３２のアドレスであ
り、＃ｆｌｗａは行列保存先のバンクアドレスである。
定処理（Ｓ１０’）でのバンク指定は、”ｓｔｓ ＃ｆ
ｌｗａ， ｆｌｗａｒ０”の命令形式で行なわれる。こ
こで、ｆｌｗａｒ０はレジスタ上位８本の変換先を示
す、ＲＡＴ２３０内のバンクＨ５３２のアドレスであ
り、＃ｆｌｗａは行列保存先のバンクアドレスである。
【００４９】ループ内の処理、すなわち図１１の座標変
換処理（Ｓ２１’，Ｓ２３’，Ｓ２５’）でのバンク指
定は、”ｓｔｓ ＃ｆｓｗａ， ｆｓｗａｒ０の命令形
式で行なわれる。ここで、ｆｓｗａｒ０はレジスタ上位
８本の変換先を示すＲＡＴ２３０内のバンクＨ５３２の
アドレスであり、＃ｆｓｗａは行列保存先のバンクアド
レスである。また、＃ｆｌｗａと＃ｆｓｗａ、ｆｌｗａ
ｒ０とｆｓｗａｒ０は本実施例においては同一値であ
る。
換処理（Ｓ２１’，Ｓ２３’，Ｓ２５’）でのバンク指
定は、”ｓｔｓ ＃ｆｓｗａ， ｆｓｗａｒ０の命令形
式で行なわれる。ここで、ｆｓｗａｒ０はレジスタ上位
８本の変換先を示すＲＡＴ２３０内のバンクＨ５３２の
アドレスであり、＃ｆｓｗａは行列保存先のバンクアド
レスである。また、＃ｆｌｗａと＃ｆｓｗａ、ｆｌｗａ
ｒ０とｆｓｗａｒ０は本実施例においては同一値であ
る。
【００５０】この結果、ループ外では２３命令、ループ
内では３２×ｎ命令となる。従って、最多演算数となる
６頂点の計算は２１５命令相当で、従来の約３割減とな
り、多数の頂点計算を実行するグラフィックスにおいて
顕著な性能向上となる。
内では３２×ｎ命令となる。従って、最多演算数となる
６頂点の計算は２１５命令相当で、従来の約３割減とな
り、多数の頂点計算を実行するグラフィックスにおいて
顕著な性能向上となる。
【００５１】なお、本発明によるアドレス変換処理を用
いたデータ処理方法は、上記の頂点計算のように、演算
の並行処理などにおいて有用であるのみでなく、演算処
理中に次のデータをプリフエッチする場合などに、命令
種に応じて使用するバンクを切り替えることもできる。
このように、命令のフィールド長を変えることなく、Ｌ
ＲＡＲに対し拡張したＰＲＡＲの対応関係を動的に切替
ることで、データ処理の高速化を簡単に実現できる。
いたデータ処理方法は、上記の頂点計算のように、演算
の並行処理などにおいて有用であるのみでなく、演算処
理中に次のデータをプリフエッチする場合などに、命令
種に応じて使用するバンクを切り替えることもできる。
このように、命令のフィールド長を変えることなく、Ｌ
ＲＡＲに対し拡張したＰＲＡＲの対応関係を動的に切替
ることで、データ処理の高速化を簡単に実現できる。
【００５２】さらに、本発明のアドレス変換処理を、８
ビットや１６ビットの情報処理装置に適用すると、その
命令フィールド長を変えることなく、３２ビットや６４
ビットの物理レジスタアドレスに変換できるので、ＰＲ
ＡＲの増設による機能の拡張が簡単に行なえる。これに
よれば、処理情報量が増加する一途のアミューズメント
や車載情報機器、さらにはインターネット端末など、特
に個人向けの情報機器に適用して、コストを維持しなが
らその性能向上に寄与できる。
ビットや１６ビットの情報処理装置に適用すると、その
命令フィールド長を変えることなく、３２ビットや６４
ビットの物理レジスタアドレスに変換できるので、ＰＲ
ＡＲの増設による機能の拡張が簡単に行なえる。これに
よれば、処理情報量が増加する一途のアミューズメント
や車載情報機器、さらにはインターネット端末など、特
に個人向けの情報機器に適用して、コストを維持しなが
らその性能向上に寄与できる。
【００５３】
【発明の効果】本発明のレジスタアドレス変換方式によ
れば、論理的レジスタ番号と物理的レジスタ番号の対応
関係を所定の変更命令によって動的に切り替えることが
できるので、物理的に大きなレジスタファイルのアクセ
スが可能になり、命令の種類などに応じて保存先の指定
を変更でき、データ処理を高速化できる。
れば、論理的レジスタ番号と物理的レジスタ番号の対応
関係を所定の変更命令によって動的に切り替えることが
できるので、物理的に大きなレジスタファイルのアクセ
スが可能になり、命令の種類などに応じて保存先の指定
を変更でき、データ処理を高速化できる。
【００５４】また、命令中のレジスタ指定フィールドを
増やすことなく、大きな物理レジスタアドレスに変換で
きるので、ＰＲＡＲの増設による機能の拡張が簡単に行
なえ、個人向け情報機器等における処理装置の性能を容
易に向上できる。
増やすことなく、大きな物理レジスタアドレスに変換で
きるので、ＰＲＡＲの増設による機能の拡張が簡単に行
なえ、個人向け情報機器等における処理装置の性能を容
易に向上できる。
【図１】本発明のデータ処理装置の要部となる命令処理
部の構成図。
部の構成図。
【図２】本発明を適用するマルチメディアデータ処理シ
ステムの構成図。
ステムの構成図。
【図３】レジスタアドレス変換部の一例を示す概念図。
【図４】図３の例における論理レジスタと物理レジスタ
の対応関係の説明図。
の対応関係の説明図。
【図５】レジスタアドレス変換部の別の例を示す概念
図。
図。
【図６】図５の例における論理レジスタと物理レジスタ
の対応関係の説明図。
の対応関係の説明図。
【図７】レジスタアドレス変換部の別の例を示す概念
図。
図。
【図８】図７の例における論理レジスタと物理レジスタ
の対応関係の説明図。
の対応関係の説明図。
【図９】従来の一般的な頂点計算の処理フロー図。
【図１０】図９の処理方式における頂点計算命令のコー
ディング図。
ディング図。
【図１１】本実施形態（図５）のアドレス変換処理方式
を適用した、頂点計算の処理フロー図。
を適用した、頂点計算の処理フロー図。
【図１２】図１１の処理方式における頂点計算命令のコ
ーディング図。
ーディング図。
１…データ処理装置、２…画像表示装置、３…音声発生
装置、４…ドライブ、５…モデム、６…キーパッド、７
…キーボード、８…マウス、１０…ＣＰＵ、２０…主記
憶、２１〜２４…ＤＲＡＭ、３０…ＲＯＭ、４０…ＰＬ
Ｄ、５０…入出力部、１００…命令処理部、１１０…キ
ャッシュメモリ、１２０…画素発生部、１３０…表示制
御部、１４０…バス制御部、１５０…シリアルＩ／Ｏ
部、１６０，１７０…バス、２００…命令解釈部、２１
０…デコーダ（ＤＥＣ）、２２０…論理レジスタアドレ
スレジスタ（ＬＲＡＲ）、２３０…レジスタアドレス変
換部（ＲＡＴ）、２４０…物理レジスタアドレスレジス
タ（ＰＲＡＲ）、２５０…実行制御部、３００…レジス
タファイル、４００…演算実行部、５３１〜５３６…バ
ンク。
装置、４…ドライブ、５…モデム、６…キーパッド、７
…キーボード、８…マウス、１０…ＣＰＵ、２０…主記
憶、２１〜２４…ＤＲＡＭ、３０…ＲＯＭ、４０…ＰＬ
Ｄ、５０…入出力部、１００…命令処理部、１１０…キ
ャッシュメモリ、１２０…画素発生部、１３０…表示制
御部、１４０…バス制御部、１５０…シリアルＩ／Ｏ
部、１６０，１７０…バス、２００…命令解釈部、２１
０…デコーダ（ＤＥＣ）、２２０…論理レジスタアドレ
スレジスタ（ＬＲＡＲ）、２３０…レジスタアドレス変
換部（ＲＡＴ）、２４０…物理レジスタアドレスレジス
タ（ＰＲＡＲ）、２５０…実行制御部、３００…レジス
タファイル、４００…演算実行部、５３１〜５３６…バ
ンク。
Claims (10)
- 【請求項１】 命令によって指定されるレジスタに記憶
されたデータを用いて前記命令を処理するデータ処理装
置のレジスタアドレス変換方法において、 論理的レジスタとそれよりレジスタ数の大きな物理的レ
ジスタの対応関係を前記命令に応じて指定し、前記論理
的レジスタの範囲を指定可能とするレジスタ指定フィー
ルドによって前記物理的レジスタのアクセスを可能にす
ることを特徴とするデータ処理装置のレジスタアドレス
変換方法。 - 【請求項２】 命令によって指定されるレジスタに記憶
されたデータを用いて前記命令を処理するデータ処理装
置のレジスタアドレス変換方法において、 前記命令によって指定される論理的レジスタ番号を物理
的レジスタ番号に変換して物理的に存在するレジスタを
指定する場合に、前記論理的レジスタ番号と前記物理的
レジスタ番号の対応関係を制御するレジスタ番号制御命
令に応じて決定される制御信号によって切り替えること
を特徴とするデータ処理装置のレジスタアドレス変換方
法。 - 【請求項３】 請求項２において、 前記制御信号は、前記命令の命令種に基づいて決定され
ることを特徴とするデータ処理装置のレジスタアドレス
変換方法。 - 【請求項４】 請求項２または３において、 前記論理的レジスタ番号で参照可能なレジスタ数は、物
理的に存在するレジスタ数より少ないことを特徴とする
データ処理装置のレジスタアドレス変換方法。 - 【請求項５】 請求項４において、 第１のビット数で表される前記論理的レジスタ番号の全
部または一部のビットに、第２のビット数で表され前記
設定命令によるビット値を追加して、前記命令中の前記
第１のビット数による論理的レジスタ番号を前記第１の
ビット数より大きい物理的レジスタ番号に変換すること
を特徴とするデータ処理装置のレジスタアドレス変換方
法。 - 【請求項６】 データを記憶する物理的レジスタと、こ
の物理的レジスタに記憶されたデータを用いて命令を処
理する演算手段を備えるデータ処理装置において、 前記物理的レジスタが論理的レジスタ番号で参照可能な
レジスタ数より多いレジスタ数を持ち、 前記命令によって指定される前記論理的レジスタ番号か
ら前記物理的レジスタの物理的レジスタ番号へ、設定さ
れる両者の対応関係にしたがって変換するレジスタ番号
変換手段を有し、 前期レジスタ番号変換手段が前記対応関係を前記命令に
応じて変更できるように構成されてなることを特徴とす
るデータ処理装置。 - 【請求項７】 請求項６において、 前期レジスタ番号変換手段は、前記物理的レジスタのグ
ループを指定するバンクレジスタを有し、該バンクレジ
スタの情報と前期論理的レジスタ番号を合成した情報に
よって前記物理的レジスタ番号を生成するようにしたこ
とを特徴とするデータ処理装置。 - 【請求項８】 請求項７において、 前期バンクレジスタとして複数のレジスタを有し、 前期論理的レジスタ番号の一部の情報によって該バンク
レジスタのうちの１レジスタを選択して得た情報と、前
期論理的レジスタ番号の部分情報とを合成した情報によ
って前記物理的レジスタ番号を生成するようにしたこと
を特徴とするデータ処理装置。 - 【請求項９】 請求項６乃至８において、 前記対応関係は、レジスタ参照の命令の種類毎に切り替
えられることを特徴とするデータ処理装置。 - 【請求項１０】 マルチメディアデータを出力するデー
タ出力手段と、操作情報を入力する操作入力手段と、デ
ータを記憶する物理的レジスタ、該レジスタに記憶され
たデータを用いて命令を処理する演算装置を含みマルチ
メディアデータを処理するデータ処理手段と、を備える
データ処理装置において、 論理的レジスタ番号の範囲を表すビット長のレジスタ指
定フィールドによって指定された論理的レジスタ番号か
ら、前記所定ビット長を超える物理的レジスタ番号への
変換パターンを持つレジスタ番号変換手段を有し、 レジスタを参照する命令によって前期変換パターンを変
更できるようにしたことを特徴とするデータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8158445A JPH1011352A (ja) | 1996-06-19 | 1996-06-19 | データ処理装置およびそのレジスタアドレス変換方法 |
| TW086107971A TW331613B (en) | 1996-06-19 | 1997-06-10 | Database system and method for searching data in the database system. |
| US08/871,978 US6167497A (en) | 1996-06-19 | 1997-06-10 | Data processing apparatus and register address translation method thereof |
| KR1019970025506A KR980004059A (ko) | 1996-06-19 | 1997-06-18 | 데이타 처리장치 및 그 레지스터 어드레스 변환방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8158445A JPH1011352A (ja) | 1996-06-19 | 1996-06-19 | データ処理装置およびそのレジスタアドレス変換方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1011352A true JPH1011352A (ja) | 1998-01-16 |
Family
ID=15671925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8158445A Pending JPH1011352A (ja) | 1996-06-19 | 1996-06-19 | データ処理装置およびそのレジスタアドレス変換方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6167497A (ja) |
| JP (1) | JPH1011352A (ja) |
| KR (1) | KR980004059A (ja) |
| TW (1) | TW331613B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010007031A (ko) * | 1999-04-30 | 2001-01-26 | 가나이 쓰토무 | 데이터 처리장치 |
| US6687808B2 (en) | 2001-08-01 | 2004-02-03 | Nec Electronics Corporation | Data processor using indirect register addressing |
| JPWO2004036416A1 (ja) * | 2002-10-18 | 2006-02-16 | 株式会社トプスシステムズ | マルチバンクレジスタを有するプロセッサおよびプロセッサの制御方法 |
| JP2008015720A (ja) * | 2006-07-05 | 2008-01-24 | Nec Electronics Corp | プロセッサシステム及びプロセッサシステムを動作させるオペレーティングシステムプログラムの処理方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7111155B1 (en) | 1999-05-12 | 2006-09-19 | Analog Devices, Inc. | Digital signal processor computation core with input operand selection from operand bus for dual operations |
| US6820189B1 (en) | 1999-05-12 | 2004-11-16 | Analog Devices, Inc. | Computation core executing multiple operation DSP instructions and micro-controller instructions of shorter length without performing switch operation |
| US7107302B1 (en) | 1999-05-12 | 2006-09-12 | Analog Devices, Inc. | Finite impulse response filter algorithm for implementation on digital signal processor having dual execution units |
| US6859872B1 (en) | 1999-05-12 | 2005-02-22 | Analog Devices, Inc. | Digital signal processor computation core with pipeline having memory access stages and multiply accumulate stages positioned for efficient operation |
| JP3817436B2 (ja) * | 2000-09-28 | 2006-09-06 | 株式会社東芝 | プロセッサおよびリネーミング装置 |
| DE10121745A1 (de) * | 2001-05-04 | 2002-11-14 | Systemonic Ag | Verfahren und Anordnung zu einem Stack mit einem, in Datengruppen mit mehreren Elementen aufgeteilten Speicher |
| US7213123B2 (en) * | 2002-10-24 | 2007-05-01 | International Business Machines Corporation | Method and apparatus for mapping debugging information when debugging integrated executables in a heterogeneous architecture |
| JP2006004042A (ja) * | 2004-06-16 | 2006-01-05 | Renesas Technology Corp | データ処理装置 |
| DE102004054562A1 (de) * | 2004-11-11 | 2006-05-24 | Infineon Technologies Ag | Verfahren und Vorrichtung zur Adressierung von Registern eines Prozessors |
| WO2013095578A1 (en) * | 2011-12-22 | 2013-06-27 | Intel Corporation | Systems, apparatuses, and methods for mapping a source operand to a different range |
| US9652246B1 (en) * | 2012-12-20 | 2017-05-16 | Marvell International Ltd. | Banked physical register data flow architecture in out-of-order processors |
| US10007521B1 (en) | 2012-12-20 | 2018-06-26 | Marvell International Ltd. | Banked physical register data flow architecture in out-of-order processors |
| WO2015034088A1 (ja) | 2013-09-06 | 2015-03-12 | 株式会社 エム光・エネルギー開発研究所 | 撥液性多孔質膜を備えた電気化学反応装置 |
| CN109072460A (zh) | 2016-04-13 | 2018-12-21 | 株式会社M光能源开发研究所 | 使用接通/断开离子的表面开关的电化学反应装置 |
| US10430189B2 (en) * | 2017-09-19 | 2019-10-01 | Intel Corporation | GPU register allocation mechanism |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6140650A (ja) * | 1984-08-02 | 1986-02-26 | Nec Corp | マイクロコンピユ−タ |
| JPS62242243A (ja) * | 1986-04-14 | 1987-10-22 | Hitachi Ltd | 情報処理装置 |
| JPH03141434A (ja) * | 1989-06-19 | 1991-06-17 | Nec Corp | マイクロコンピュータ |
| JPH06202866A (ja) * | 1992-12-29 | 1994-07-22 | Hitachi Ltd | 情報処理装置 |
| JPH07114534A (ja) * | 1991-11-20 | 1995-05-02 | Kisaburo Nakazawa | 擬似ベクトルプロセッサ |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4217638A (en) * | 1977-05-19 | 1980-08-12 | Tokyo Shibaura Electric Co., Ltd. | Data-processing apparatus and method |
| JPS5448449A (en) * | 1977-09-26 | 1979-04-17 | Hitachi Ltd | Virtual addressing sustem |
| JPS5757345A (en) * | 1980-09-24 | 1982-04-06 | Toshiba Corp | Data controller |
| US5293594A (en) * | 1986-05-24 | 1994-03-08 | Hitachi, Ltd. | Data processing system having a plurality of register groups and a logical or circuit for addressing one register of one of the register groups |
| US4853849A (en) * | 1986-12-17 | 1989-08-01 | Intel Corporation | Multi-tasking register set mapping system which changes a register set pointer block bit during access instruction |
| KR0120930B1 (ko) * | 1987-12-01 | 1997-10-29 | 미다 가쓰시게 | 실행어드레스의 계산방법 및 통신제어장치 |
| US5696957A (en) * | 1991-05-17 | 1997-12-09 | Ricoh Company, Ltd | Integrated circuit comprising a central processing unit for executing a plurality of programs |
| US5437043A (en) * | 1991-11-20 | 1995-07-25 | Hitachi, Ltd. | Information processing apparatus having a register file used interchangeably both as scalar registers of register windows and as vector registers |
| JP2823767B2 (ja) * | 1992-02-03 | 1998-11-11 | 松下電器産業株式会社 | レジスタファイル |
| US5386563A (en) * | 1992-10-13 | 1995-01-31 | Advanced Risc Machines Limited | Register substitution during exception processing |
| JP2725546B2 (ja) * | 1992-12-07 | 1998-03-11 | 株式会社日立製作所 | デ−タ処理装置 |
| US5440714A (en) * | 1992-12-14 | 1995-08-08 | Industrial Technology Research Institute | Method and system configuration for simplifying the decoding system for access to an register file with overlapping windows |
| JPH07114498A (ja) * | 1993-10-15 | 1995-05-02 | Toshiba Corp | マイクロプロセッサ |
| US5897665A (en) * | 1995-12-15 | 1999-04-27 | Intel Corporation | Register addressing for register-register architectures used for microprocessors and microcontrollers |
-
1996
- 1996-06-19 JP JP8158445A patent/JPH1011352A/ja active Pending
-
1997
- 1997-06-10 TW TW086107971A patent/TW331613B/zh active
- 1997-06-10 US US08/871,978 patent/US6167497A/en not_active Expired - Fee Related
- 1997-06-18 KR KR1019970025506A patent/KR980004059A/ko not_active Application Discontinuation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6140650A (ja) * | 1984-08-02 | 1986-02-26 | Nec Corp | マイクロコンピユ−タ |
| JPS62242243A (ja) * | 1986-04-14 | 1987-10-22 | Hitachi Ltd | 情報処理装置 |
| JPH03141434A (ja) * | 1989-06-19 | 1991-06-17 | Nec Corp | マイクロコンピュータ |
| JPH07114534A (ja) * | 1991-11-20 | 1995-05-02 | Kisaburo Nakazawa | 擬似ベクトルプロセッサ |
| JPH06202866A (ja) * | 1992-12-29 | 1994-07-22 | Hitachi Ltd | 情報処理装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010007031A (ko) * | 1999-04-30 | 2001-01-26 | 가나이 쓰토무 | 데이터 처리장치 |
| US6687808B2 (en) | 2001-08-01 | 2004-02-03 | Nec Electronics Corporation | Data processor using indirect register addressing |
| JPWO2004036416A1 (ja) * | 2002-10-18 | 2006-02-16 | 株式会社トプスシステムズ | マルチバンクレジスタを有するプロセッサおよびプロセッサの制御方法 |
| JP2008015720A (ja) * | 2006-07-05 | 2008-01-24 | Nec Electronics Corp | プロセッサシステム及びプロセッサシステムを動作させるオペレーティングシステムプログラムの処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW331613B (en) | 1998-05-11 |
| KR980004059A (ko) | 1998-03-30 |
| US6167497A (en) | 2000-12-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1011352A (ja) | データ処理装置およびそのレジスタアドレス変換方法 | |
| US7159100B2 (en) | Method for providing extended precision in SIMD vector arithmetic operations | |
| US5724540A (en) | Memory system having a column address counter and a page address counter | |
| US6288723B1 (en) | Method and apparatus for converting data format to a graphics card | |
| JP2002518730A (ja) | 単一命令複数データシステムに使用するレジスタにアクセスするレジスタおよびアクセス方法 | |
| JP7506086B2 (ja) | データ処理 | |
| US6233596B1 (en) | Multiple sum-of-products circuit and its use in electronic equipment and microcomputers | |
| JP2003280982A (ja) | 多次元メモリのデータ転送装置及び多次元メモリのデータ転送プログラム、並びに多次元メモリのデータ転送方法 | |
| JP2551167B2 (ja) | マイクロコンピュータ | |
| US20230176981A1 (en) | Data processing method and acceleration unit | |
| JPH1153189A (ja) | 演算装置、演算方法及びコンピュータ読み取り可能な記録媒体 | |
| JPH0765180A (ja) | データ転送制御装置 | |
| JPH07210545A (ja) | 並列処理プロセッサ | |
| JP2000148477A (ja) | アドレス計算方法およびその機構 | |
| JP2767815B2 (ja) | 画像データ変換回路 | |
| JPS6378265A (ja) | 処理制御方式 | |
| KR20230095775A (ko) | Ndp 기능을 포함하는 메모리 확장 장치 및 이를 포함하는 가속기 시스템 | |
| JPH0651751A (ja) | 画像表示装置 | |
| JPH03237491A (ja) | フォントメモリ制御装置 | |
| JPH07219765A (ja) | マイクロプログラム制御装置 | |
| JPH02137040A (ja) | 画像処理装置 | |
| JPH07262085A (ja) | 計算機 | |
| JPH0869541A (ja) | スタイル・ベクトル生成装置 | |
| JPH03246727A (ja) | 処理装置 | |
| JPH09282869A (ja) | ランダムアクセスメモリ |