JPH0954834A - Image display controller - Google Patents

Abstract

PROBLEM TO BE SOLVED: To effectively utilize the storage area of a VRAM where any image data are not stored, in the case of an image display. SOLUTION: A memory access control circuit 13 finds the storage capacity required for the storage of image data based on a set acreen mode, and the area corresponding to the relevant storage capacity among all the storage areas in a VRAM 2 is allocated to a plotting circuit 11 as the storage area for display screen composition. Besides, the storage areas remaining as the result are allocated to a Z-sort circuit 12 as work areas for Z sort processing. While the VRAM 2 is not used by the plotting circuit 11, the memory access control circuit 13 outputs a signal showing such a state to the Z sort circuit 12. By utilizing the period during this signal is being received, the Z sort circuit 12 executes the Z processing.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は、３次元画像表示
等に好適な画像表示制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image display control device suitable for three-dimensional image display and the like.

【０００２】[0002]

【従来の技術】解像度および使用可能な色の種類数の異
なった複数の画面モードを有し、これらの画面モードを
必要に応じて切り換えるようにした画像表示制御装置が
知られている。この種の画像表示制御装置によって画像
表示を行う際、表示に使用する画像データをＶＲＡＭ
（Video Random Access Memory）に記憶させるが、その
際に必要とされる記憶容量は画面モードによって異なっ
てくる。このため、各画面モードにおいて必要とされる
各記憶容量のうち最大のものを考慮し、十分に大きな容
量のＶＲＡＭが使用される。しかしながら、このような
大容量のＶＲＡＭを使用した場合には、当然のことなが
ら、画面モードによっては、不要な記憶容量が残ってし
まうことになる。以下の表は、２ＭＢ（Mega Bytes）の
ＶＲＡＭを使用した場合に、各画面モードにおいて必要
とする記憶容量およびその残りの記憶容量の例を示した
ものである。2. Description of the Related Art There is known an image display control device having a plurality of screen modes having different resolutions and the number of kinds of colors that can be used, and switching these screen modes as necessary. When an image is displayed by this type of image display control device, the image data used for the display is VRAM.
It is stored in (Video Random Access Memory), but the storage capacity required at that time varies depending on the screen mode. Therefore, a VRAM having a sufficiently large capacity is used in consideration of the maximum storage capacity required in each screen mode. However, when such a large capacity VRAM is used, it goes without saying that an unnecessary storage capacity remains depending on the screen mode. The following table shows an example of the storage capacity required in each screen mode and the remaining storage capacity when a 2 MB (Mega Bytes) VRAM is used.

【０００３】 表−１ 画面モードと記憶容量の関係 画面モード 必要な記憶容量 残りの記憶容量 ６４０×４８０×１６００万色 ０．９２１６ＭＢ １１７５ＫＢ ８００×６００×１６００万色 １．４４ ＭＢ ６５７ＫＢ １０２４×７６８×６万色 １．５７３ ＭＢ ５２４ＫＢ １２８０×７６８×２５６色 １．３１０７ＭＢ ７８６ＫＢ １６００×１２８０×２５６色 ２．０４８ ＭＢ ４９ＫＢTable-1 Relationship between screen mode and storage capacity Screen mode Required storage capacity Remaining storage capacity 640 x 480 x 16 million colors 0.9216 MB 1175 KB 1175 KB 800 x 600 x 16 million colors 1.44 MB 657 KB 1024 x 768 x 60,000 colors 1.573 MB 524KB 1280 × 768 × 256 colors 1.3107MB 786KB 1600 × 1280 × 256 colors 2.048 MB 49KB

【０００４】一方、画像表示の際に、表示に使用する画
像データを得るための演算が行われる場合が多いが、こ
の演算を実行するに際し、大容量のメモリが必要となる
場合がある。例えば、３次元画像表示を行う際には、最
初に最も遠くにある対象物、次いでその手前の対象物、
次いでさらにその手前の対象物という具合に、各対象物
の画像を遠くのものから順に重ねて表示する。このよう
な表示制御を行うため、各対象物に対応した画像データ
を画面奥行方向の軸（Ｚ軸）上の座標値をキーとして予
め整順列化する処理が行われる。いわゆるＺソートであ
る。このＺソートは、処理対象となるデータの個数は一
般的に多く、また、比較的短時間で処理を終了しなけれ
ばならないという制約がある。そこで、Ｚソートを実行
するための比較的大容量のメモリ等からなるハードウェ
アが使用され、これによりＺソートのなされた画像デー
タが上述した画像表示制御装置に引き渡される。On the other hand, at the time of displaying an image, an operation for obtaining image data used for display is often performed. However, when executing this operation, a large capacity memory may be required. For example, when performing a three-dimensional image display, the farthest object first, then the object in front of it,
Next, the images of the objects in front of the objects are displayed in order from the distant object in order. In order to perform such display control, processing of preliminarily permuting the image data corresponding to each object using the coordinate values on the axis (Z axis) in the depth direction of the screen as keys is performed. This is so-called Z sort. This Z-sort generally has a large number of pieces of data to be processed, and has a constraint that the processing must be completed in a relatively short time. Therefore, hardware including a relatively large-capacity memory for executing the Z sort is used, and by this, the Z-sorted image data is delivered to the above-described image display control device.

【０００５】[0005]

【発明が解決しようとする課題】以上のように、従来の
技術は、画面モードによってはＶＲＡＭ内に全く使われ
ずに遊んだ状態の記憶容量を生じさせている一方、表示
用の画像データを演算するためにはワークエリアとして
メモリを設けるという甚だ不経済な状態となっていた。As described above, according to the conventional technique, depending on the screen mode, the storage capacity of the unused state in the VRAM is generated, while the image data for display is calculated. In order to do so, it was very uneconomical to provide memory as a work area.

【０００６】この発明は、かかる不経済を回避し、ＶＲ
ＡＭ内の記憶エリアの有効利用を図った画像表示制御装
置を提供することを目的としている。The present invention avoids such uneconomical, VR
It is an object of the present invention to provide an image display control device that effectively uses a storage area in the AM.

【０００７】[0007]

【課題を解決するための手段】請求項１に係る発明は、
表示画面を構成する画像データを作成し、画像メモリの
記憶エリア内に格納する描画回路と、前記画像メモリの
各記憶エリアのうち前記画像データの格納されない記憶
エリアを使用することにより演算処理を行う演算手段と
前記描画回路が前記画像メモリを使用していない期間、
前記演算手段に前記画像メモリを使用させるメモリアク
セスコントロール回路とを具備することを特徴とする画
像表示制御装置を要旨とする。The invention according to claim 1 is
Arithmetic processing is performed by using a drawing circuit that creates image data forming a display screen and stores it in a storage area of the image memory, and a storage area in which the image data is not stored among the storage areas of the image memory. A period during which the arithmetic means and the drawing circuit are not using the image memory,
A gist of an image display control device is provided with a memory access control circuit that causes the arithmetic means to use the image memory.

【０００８】請求項２に係る発明は、前記メモリアクセ
スコントロール回路は、前記描画回路が前記画像メモリ
を使用していないときその旨を前記演算手段に通知し、
前記演算手段は、該通知を受けることにより前記画像メ
モリを使用することを特徴とする請求項１記載の画像表
示制御装置を要旨とする。According to a second aspect of the present invention, the memory access control circuit notifies the arithmetic means when the drawing circuit is not using the image memory,
The image display control device according to claim 1, wherein the calculation means uses the image memory by receiving the notification.

【０００９】請求項３に係る発明は、表示画面を構成す
る画像データを作成し、画像メモリの記憶エリア内に格
納する描画回路と、前記描画回路が前記画像メモリを使
用していない期間、前記画像メモリの各記憶エリアのう
ち前記画像データの格納されない記憶エリアを外部の装
置に使用させるメモリアクセスコントロール回路とを具
備することを特徴とする画像表示制御装置を要旨とす
る。According to a third aspect of the present invention, a drawing circuit for creating image data forming a display screen and storing the image data in a storage area of the image memory, and a period during which the drawing circuit is not using the image memory, A gist of an image display control device is provided with a memory access control circuit that causes an external device to use a storage area in which the image data is not stored among the storage areas of the image memory.

【００１０】請求項４に係る発明は、前記メモリアクセ
スコントロール回路は、前記描画回路が前記画像メモリ
を使用していないときその旨を外部の装置に通知するこ
とを特徴とする請求項３記載の画像表示制御装置を要旨
とする。According to a fourth aspect of the present invention, the memory access control circuit notifies an external device to that effect when the drawing circuit is not using the image memory. The image display control device is the main point.

【００１１】請求項５に係る発明は、前記メモリアクセ
スコントロール回路が、前記画像メモリにおけるデータ
の読み出し／書き込み処理と該データを他との間で授受
する処理とを非同期化するための手段を具備することを
特徴とする請求項１〜４のいずれか１の請求項に記載の
画像表示制御装置を要旨とする。According to a fifth aspect of the present invention, the memory access control circuit includes means for asynchronously performing a read / write process of data in the image memory and a process of exchanging the data with another. The gist is the image display control device according to any one of claims 1 to 4.

【００１２】上記請求項１〜４に記載の発明によれば、
画像メモリの各記憶エリアのうち表示画面を構成する画
像データの記憶に使用されないエリアが演算処理に使用
されるため、記憶エリアの有効利用が達成される。ま
た、請求項５に係る発明によれば、演算処理手段または
外部の装置は、画像メモリにおける実際のデータの入出
力を待たずに該メモリを対象としたデータの授受を実質
的に行うことができるため、高速処理が可能になる。According to the invention described in claims 1 to 4,
Of the storage areas of the image memory, the areas that are not used to store the image data forming the display screen are used for the arithmetic processing, so that the effective use of the storage areas is achieved. Further, according to the invention of claim 5, the arithmetic processing means or the external device can substantially exchange data for the memory without waiting for actual input / output of data. Therefore, high-speed processing becomes possible.

【００１３】[0013]

【発明の実施の形態】以下、本発明を更に理解しやすく
するため、実施の形態について説明する。かかる実施形
態は、本発明の一態様を示すものであり、この発明を限
定するものではなく、本発明の範囲で任意に変更可能で
ある。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments will be described below in order to make the present invention easier to understand. Such an embodiment represents one aspect of the present invention, does not limit the present invention, and can be arbitrarily modified within the scope of the present invention.

【００１４】Ａ．第１実施形態 図１はこの発明の第１実施形態による画像表示制御用集
積回路１の構成を示すブロック図である。この図に示す
ように、画像表示制御用集積回路１は、描画回路１１
と、Ｚソート回路１２と、メモリアクセスコントロール
回路１３とを１チップに搭載してなるものである。A. First Embodiment FIG. 1 is a block diagram showing the configuration of an image display control integrated circuit 1 according to a first embodiment of the present invention. As shown in this figure, the image display control integrated circuit 1 includes a drawing circuit 11
The Z sort circuit 12 and the memory access control circuit 13 are mounted on one chip.

【００１５】描画回路１１は、図示しないＣＰＵから与
えられる描画コマンドに従い、表示画面を構成するため
の画像データをＶＲＡＭ２内の所定のエリアに作成す
る。ＶＲＡＭ２内に作成された画像データは、所定のフ
レーム周期毎に、メモリアクセスコントロール回路１３
を介してＣＲＴ表示装置等に送られ、その画面に表示さ
れる。The drawing circuit 11 creates image data for forming a display screen in a predetermined area in the VRAM 2 in accordance with a drawing command given from a CPU (not shown). The image data created in the VRAM 2 is stored in the memory access control circuit 13 every predetermined frame period.
It is sent to a CRT display device or the like via the and displayed on the screen.

【００１６】Ｚソート回路１２は、３次元表示を行う際
に必要なＺソート処理を実行する回路である。すなわ
ち、Ｚソート回路１２は、３次元表示の対象物たるポリ
ゴン（多角形）を表した多数のポリゴンデータをＣＰＵ
から受け取り、これらのポリゴンデータを各ポリゴンの
Ｚ座標値（表示画面に対して垂直な奥行方向の座標値）
をキーとして整順列化する。このＺソート処理は、各ポ
リゴンデータをメモリに記憶させ、各々の格納アドレス
を変更する処理を繰り返すことにより実行されるが、Ｖ
ＲＡＭ２内の記憶エリアのうち上述の表示画面を表す画
像データの記憶に使用されない記憶エリアがこのＺソー
ト処理に使用される。The Z sort circuit 12 is a circuit for executing Z sort processing required when performing three-dimensional display. That is, the Z sort circuit 12 uses the CPU to generate a large number of polygon data representing polygons (polygons) which are three-dimensional display objects.
Received from these polygon data, Z coordinate value of each polygon (coordinate value in the depth direction perpendicular to the display screen)
Is used as a key to perform permutation. This Z sort processing is executed by storing each polygon data in the memory and repeating the processing of changing each storage address.
Of the storage areas in the RAM 2, the storage areas that are not used for storing the image data representing the above-mentioned display screen are used for this Z sort processing.

【００１７】このように本実施形態においては描画回路
１１およびＺソート回路１２の両方が１個のＶＲＡＭ２
を使用する訳であるが、この場合に両者のアクセスが競
合しないように調停する必要がある。メモリアクセスコ
ントロール回路１３は、このような調停の役割を果すも
のであり、以下の制御を行う。As described above, in the present embodiment, both the drawing circuit 11 and the Z sort circuit 12 have one VRAM 2.
However, in this case, it is necessary to arbitrate so that the accesses of both parties do not conflict. The memory access control circuit 13 plays a role of such arbitration and performs the following control.

【００１８】ａ．アドレス制御 既に従来技術の項において説明したように、一画面分の
画像データの記憶に必要な記憶容量は画面モードによっ
て異なる。メモリアクセスコントロール回路１３は、設
定された画面モードに基づいて画像データの記憶に必要
な記憶容量を求め、ＶＲＡＭ２内の全記憶エリアのうち
当該記憶容量相当の部分を表示画面構成用の記憶エリア
として描画回路１１に割り当てる。また、その結果残っ
た記憶エリアを、Ｚソート処理のためのワークエリアと
してＺソート回路１２に割り当てる。A. Address Control As already described in the section of the prior art, the storage capacity required to store one screen of image data differs depending on the screen mode. The memory access control circuit 13 obtains a storage capacity necessary for storing the image data based on the set screen mode, and uses a portion corresponding to the storage capacity of the entire storage area in the VRAM 2 as a storage area for display screen configuration. It is assigned to the drawing circuit 11. Further, the storage area remaining as a result is assigned to the Z sort circuit 12 as a work area for Z sort processing.

【００１９】ｂ．タイミング制御 ＶＲＡＭ２が描画回路１１によって使用されていない期
間、メモリアクセスコントロール回路１３は、その旨を
通知する信号をＺソート回路１２へ出力する。Ｚソート
回路１２は、この信号が受信されている期間を利用し、
ＶＲＡＭ２を使用した上述のＺソート処理を進める。B. Timing Control While the VRAM 2 is not used by the drawing circuit 11, the memory access control circuit 13 outputs a signal to that effect to the Z sort circuit 12. The Z sort circuit 12 uses the period during which this signal is received,
The above-mentioned Z sort processing using the VRAM 2 proceeds.

【００２０】本実施形態では描画回路１１もＺソート回
路１２も共通のＶＲＡＭ２を使用するので、３次元表示
のための処理の形態も従来のものとは異なったものとな
る。すなわち、ポリゴン群の３次元表示に先立ってＺソ
ート回路１２によるＺソート処理が行われると、整順列
化されたポリゴンデータ列がＶＲＡＭ２内に残る。描画
回路１１は、これらのポリゴンデータを、画面奥行方向
において最も遠くに位置するポリゴンに相当するものか
ら順に読み出し、各ポリゴンを構成する画素の集合を表
す画像データをＶＲＡＭ２内の表示画面構成用の記憶エ
リアに順次重ね書きしてゆく。この処理が全ポリゴンデ
ータについて行われる結果、各ポリゴンの前後関係が明
瞭に表された画像データが得られる。In the present embodiment, the drawing circuit 11 and the Z sort circuit 12 use the common VRAM 2, so that the form of processing for three-dimensional display is different from the conventional one. That is, when the Z sort processing by the Z sort circuit 12 is performed prior to the three-dimensional display of the polygon group, the integer permuted polygon data string remains in the VRAM 2. The drawing circuit 11 reads these polygon data in order from the one corresponding to the polygon located farthest in the depth direction of the screen, and outputs the image data representing the set of pixels forming each polygon for the display screen configuration in the VRAM 2. Overwrite sequentially in the memory area. As a result of performing this processing on all polygon data, image data in which the front-rear relationship of each polygon is clearly represented is obtained.

【００２１】このように本実施形態によれば、Ｚソート
回路１２のための記憶手段を別途設けることなく、ＶＲ
ＡＭ２内の空いている記憶エリアを有効利用してＺソー
ト処理を進めることができるので、メモリの節約にな
る。As described above, according to the present embodiment, VR is not provided separately for the storage means for the Z sort circuit 12.
Since the Z sort processing can be advanced by effectively utilizing the vacant storage area in AM2, the memory can be saved.

【００２２】なお、画面モードによっては、ＶＲＡＭ２
内の記憶エリアがあまり残らず、Ｚソート処理に必要な
記憶エリアが確保できない場合も生じ得るが、その場
合、Ｚソート回路１２がメモリアクセスコントロール回
路１３を介してＶＲＡＭ２をアクセスしようとする際に
その使用が拒否される。この場合には、Ｚソート回路１
２に代わってＣＰＵがＺソート処理を行い、Ｚソート処
理のなされたポリゴンデータ列を描画回路１１に引き渡
す。Depending on the screen mode, VRAM2
There may be a case where the storage area necessary for Z sort processing cannot be secured because there is not much storage area inside, and in that case, when the Z sort circuit 12 tries to access the VRAM 2 via the memory access control circuit 13. Its use is denied. In this case, the Z sort circuit 1
Instead of 2, the CPU performs Z sort processing, and passes the Z sort processed polygon data string to the drawing circuit 11.

【００２３】Ｂ．第２実施形態 図２はこの発明の第２実施形態による画像表示制御用集
積回路１ａの構成を示すブロック図である。上記第１実
施形態においては画像表示制御用集積回路１がＺソート
回路１２を含んでいたが、本実施形態における画像表示
制御用集積回路１ａはＺソート回路を含んでいない。画
像表示制御用集積回路１ａ内のメモリアクセスコントロ
ール回路１３は、メモリアクセス端子１３ａを介して外
付けのＺソート回路１２ａに接続される。各部の機能
は、上記第１実施形態と同様であるので重複した説明は
省略する。B. Second Embodiment FIG. 2 is a block diagram showing the configuration of an image display control integrated circuit 1a according to a second embodiment of the present invention. Although the image display control integrated circuit 1 includes the Z sort circuit 12 in the first embodiment, the image display control integrated circuit 1a in the present embodiment does not include the Z sort circuit. The memory access control circuit 13 in the image display control integrated circuit 1a is connected to the external Z sort circuit 12a via the memory access terminal 13a. The function of each unit is the same as that of the first embodiment, and thus the duplicated description will be omitted.

【００２４】本実施形態は、Ｚソート回路を含まない既
存の画像表示制御用集積回路に僅かな設計変更を施すこ
とにより実現することができ、また、既存のＺソート回
路（あるいはＺソート用ソフトウェア）を利用すること
ができる点において、経済的利点がある。The present embodiment can be realized by making a slight design change to an existing image display control integrated circuit which does not include a Z sort circuit, and the existing Z sort circuit (or Z sort software). ) Is available, there is an economic advantage.

【００２５】Ｃ．第３実施形態 描画回路およびＺソート回路の両者が共通のＶＲＡＭを
アクセスする場合、一方のアクセスが他方のアクセスを
制限することとなるため、処理速度の低下を招くおそれ
がある。本実施形態は、いわゆるキャッシュメモリに類
似した構成を上記各実施形態におけるメモリアクセスコ
ントロール回路１３に適用し、かかる不具合を防止する
ものである。C. Third Embodiment When both the drawing circuit and the Z sort circuit access the common VRAM, one access limits the other access, which may lead to a reduction in processing speed. In this embodiment, a configuration similar to a so-called cache memory is applied to the memory access control circuit 13 in each of the above embodiments to prevent such a problem.

【００２６】図３は本実施形態の構成を示すブロック図
であり、ＶＲＡＭ２およびメモリアクセスコントロール
回路の内部構成のうち本実施形態に係る部分を詳細に示
している。この図に示すように、本実施形態は、デュア
ルポートスタティックＲＡＭ１３１と、アクセス監視部
１３２と、読出部１３３と、書込部１３４と、これらの
制御を行うコントローラ１３５によって構成されてい
る。FIG. 3 is a block diagram showing the configuration of the present embodiment, and shows in detail the portion of the internal configuration of the VRAM 2 and the memory access control circuit according to the present embodiment. As shown in this figure, this embodiment includes a dual port static RAM 131, an access monitoring unit 132, a reading unit 133, a writing unit 134, and a controller 135 that controls these.

【００２７】Ｚソート回路からデータ読み出しの要求が
あった場合、アクセス監視部１３２により、デュアルポ
ートスタティックＲＡＭ１３１内に当該データが格納さ
れているか否かが判断される。そして、当該データが格
納されている場合にはそのデータがＺソート回路へ供給
される。一方、当該データが格納されていない場合に
は、デュアルポートスタティックＲＡＭ１３１からＺソ
ート回路に対してＷＡＩＴ信号を送られる。そして、Ｖ
ＲＡＭ２が使用可能になるのを待って、読出部１３３に
より当該データがＶＲＡＭ２から読み出され、デュアル
ポートスタティックＲＡＭ１３１内に補充される。この
補充に伴い、既にデュアルポートスタティックＲＡＭ１
３１内に記憶されていたデータのうち最も古いものは廃
棄される。すなわち、本実施形態では、デュアルポート
スタティックＲＡＭ１３１がＦＩＦＯ（先入れ先出し）
バッファとして使用される。補充が終了すると、ＷＡＩ
Ｔ信号が解除され、Ｚソート回路によりデュアルポート
スタティックＲＡＭ１３１内の当該データが読み出され
る。When there is a data read request from the Z sort circuit, the access monitoring unit 132 determines whether or not the data is stored in the dual port static RAM 131. Then, when the data is stored, the data is supplied to the Z sort circuit. On the other hand, when the data is not stored, the WAIT signal is sent from the dual port static RAM 131 to the Z sort circuit. And V
After the RAM 2 becomes available, the data is read from the VRAM 2 by the reading unit 133 and replenished in the dual port static RAM 131. Due to this supplement, the dual port static RAM1 has already been added.
The oldest data stored in 31 is discarded. That is, in this embodiment, the dual port static RAM 131 is a FIFO (first in first out)
It is used as a buffer. When replenishment is complete, WAI
The T signal is released, and the Z sort circuit reads the data in the dual port static RAM 131.

【００２８】一方、Ｚソート回路からデータ書き込みの
要求があった場合には、当該データに書き込み先を指定
するタグが付けられ、デュアルポートスタティックＲＡ
Ｍ１３１内に順次格納される。そして、ＶＲＡＭ２が使
用可能になるのを待って、デュアルポートスタティック
ＲＡＭ１３１からデータおよびタグが順次読み出され、
読み出されたデータはタグによって指定されたＶＲＡＭ
２の記憶エリアに書込部１３４を介して書き込まれる。On the other hand, when there is a data write request from the Z sort circuit, a tag designating the write destination is attached to the data, and the dual port static RA is added.
Sequentially stored in M131. Then, after the VRAM 2 becomes available, the data and the tag are sequentially read from the dual port static RAM 131,
The read data is the VRAM specified by the tag
It is written in the second storage area via the writing unit 134.

【００２９】このように、Ｚソート回路の処理をＶＲＡ
Ｍ２のデータ読み出しおよびデータ書き込みと非同期に
進めることができるため、処理速度の低下を抑えること
ができる。As described above, the processing of the Z sort circuit is performed by VRA.
Since it is possible to proceed asynchronously with the data reading and data writing of M2, it is possible to suppress a decrease in processing speed.

【００３０】Ｄ．他の実施形態 以上、本発明の各実施形態を説明したが、本発明の適用
範囲はこれらに限定されるものではない。例えば、上記
各実施形態ではＶＲＡＭ内の空きエリアをＺソート処理
に使用したが、この空きエリアをカラーパレットのバッ
ファ、線や円のグラフィックデータを作成するためのワ
ークエリア、音と映像を取り扱う装置にあっては音のデ
ータを記憶するためのエリアとして使用してもよい。D. Other Embodiments Although the respective embodiments of the present invention have been described above, the scope of application of the present invention is not limited to these. For example, in each of the above embodiments, the empty area in the VRAM was used for the Z sort processing. However, this empty area is used as a buffer for the color palette, a work area for creating graphic data of lines and circles, and a device for handling sound and video. In this case, it may be used as an area for storing sound data.

【００３１】[0031]

【発明の効果】以上説明したように、この発明によれ
ば、画像メモリ内の画像データの記憶に使用されない記
憶エリアが演算処理に有効利用されるため、画像表示を
行うための装置の構成を経済的なものにすることができ
るという効果がある。As described above, according to the present invention, the storage area which is not used for storing the image data in the image memory is effectively used for the arithmetic processing, so that the structure of the device for displaying the image is configured. The effect is that it can be made economical.

【図面の簡単な説明】[Brief description of drawings]

【図１】 この発明の第１実施形態の構成を示すブロッ
ク図である。FIG. 1 is a block diagram showing a configuration of a first embodiment of the present invention.

【図２】 この発明の第２実施形態の構成を示すブロッ
ク図である。FIG. 2 is a block diagram showing a configuration of a second embodiment of the present invention.

【図３】 この発明の第３実施形態におけるメモリアク
セスコントロール回路の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a memory access control circuit according to a third embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１……画像表示制御用集積回路、１１……描画回路、１
２……Ｚソート回路（演算手段）、１３……メモリアク
セスコントロール回路、２……ＶＲＡＭ（画像メモ
リ）。1 ... Integrated circuit for image display control, 11 ... Drawing circuit, 1
2 ... Z sort circuit (calculation means), 13 ... memory access control circuit, 2 ... VRAM (image memory).

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 表示画面を構成する画像データを作成
し、画像メモリの記憶エリア内に格納する描画回路と、 前記画像メモリの各記憶エリアのうち前記画像データの
格納されない記憶エリアを使用することにより演算処理
を行う演算手段と前記描画回路が前記画像メモリを使用
していない期間、前記演算手段に前記画像メモリを使用
させるメモリアクセスコントロール回路とを具備するこ
とを特徴とする画像表示制御装置。1. A drawing circuit for creating image data constituting a display screen and storing the image data in a storage area of the image memory, and a storage area in which the image data is not stored among the storage areas of the image memory. An image display control device, comprising: an arithmetic means for performing arithmetic processing by means of; and a memory access control circuit for causing the arithmetic means to use the image memory while the drawing circuit is not using the image memory. 【請求項２】 前記メモリアクセスコントロール回路
は、前記描画回路が前記画像メモリを使用していないと
きその旨を前記演算手段に通知し、前記演算手段は、該
通知を受けることにより前記画像メモリを使用すること
を特徴とする請求項１記載の画像表示制御装置。2. The memory access control circuit notifies the arithmetic means when the drawing circuit is not using the image memory, and the arithmetic means receives the notification to notify the image memory. The image display control device according to claim 1, which is used. 【請求項３】 表示画面を構成する画像データを作成
し、画像メモリの記憶エリア内に格納する描画回路と、 前記描画回路が前記画像メモリを使用していない期間、
前記画像メモリの各記憶エリアのうち前記画像データの
格納されない記憶エリアを外部の装置に使用させるメモ
リアクセスコントロール回路とを具備することを特徴と
する画像表示制御装置。3. A drawing circuit for creating image data forming a display screen and storing the image data in a storage area of the image memory, and a period during which the drawing circuit is not using the image memory,
An image display control device, comprising: a memory access control circuit that causes an external device to use a storage area in which the image data is not stored among the storage areas of the image memory. 【請求項４】 前記メモリアクセスコントロール回路
は、前記描画回路が前記画像メモリを使用していないと
きその旨を外部の装置に通知することを特徴とする請求
項３記載の画像表示制御装置。4. The image display control apparatus according to claim 3, wherein the memory access control circuit notifies an external device of the fact that the drawing circuit is not using the image memory. 【請求項５】 前記メモリアクセスコントロール回路
が、前記画像メモリにおけるデータの読み出し／書き込
み処理と該データを他との間で授受する処理とを非同期
化するための手段を具備することを特徴とする請求項１
〜４のいずれか１の請求項に記載の画像表示制御装置。5. The memory access control circuit comprises means for asynchronously performing a process of reading / writing data in the image memory and a process of exchanging the data with another. Claim 1
The image display control device according to claim 1.