JPH09509789A - 回路及びそのような回路に用いて好適な接合電界効果トランジスタ - Google Patents

Abstract

(57)【要約】 この発明は、例えば、ガス放電ランプのような比較的大電力用の回路に関する。当該回路は、半導体電流制限素子Ｖにより、突入効果又は過渡現象等により生じ得る大電流に対して保護されている。この電流制限素子は、例えばｎ型等の実質的に所与の導電型の半導体基体（５）を有している。主電極が該半導体基体の上側及び下側表面に設けらると共に２つの金属電極（１０、１１）を有し、これら金属電極は前記半導体基体に高度にドープされた接触領域（８、９）を介して接続されている。上記の介挿された領域のドーピングは、或る電圧からの主電極の間の電圧の上昇に際し電流飽和が生じるようなものである。第１実施例では、上記の介挿された領域内に埋め込み型のフローティングｐ型領域（１２）が形成され、従って当該素子はフローティングゲートを備える接合電界効果トランジスタとなる。第２実施例では、中間領域（２１）の厚さ及び／又はドーピング濃度は、電流が速度飽和により制限されるように、選定される。このような電流制限素子はガス放電ランプを備えるシステムに用いて特に好適である。何故なら、該素子は高電圧及び高損失に対して抵抗性があり、電流を２方向に通過させることができ、更に簡単な工程で製造することが可能であるので比較的廉価であるからである。

Description

【発明の詳細な説明】 回路及びそのような回路に用いて好適な接合電界効果トランジスタ 技術分野 本発明は、供給電圧により負荷を動作させる回路であって、 −供給電圧源の各極に接続する入力端子と、 −動作中に前記供給電圧により上記入力端子を通過する入力電流を制限する回 路部分Ｖと、 を備え、上記回路部分が２つの主電極を持つ半導体素子を有し、該素子が当該回 路内の接続点に対し前記入力電流が上記２つの主電極を介して流れるように接続 されるような回路に関する。本発明は、このような回路に用いて好適な接合電界 効果トランジスタにも関する。 背景技術 電気回路を電流制限器により大入力電流から保護することは既知である。この ような制限器は、大きなコンデンサを有する機器においては、スイッチオン時に 幹線電圧がたまたま正確に最大値であった場合に電流制限器が無いとスイッチオ ンの際に上記コンデンサにより大ピーク電流が生じる可能性があり、又このよう な強電流によりスイッチ又はフューズに損傷が生じる可能性があるため、必要と なる。このような問題は、例えば、電子安定器を備える数個のガス放電ランプ（ ＰＬ又はＴＬ）を共通のスイッチに用いると発生する可能性がある。このような 突入電流を制限する最も簡単な方法は、回路中に直列抵抗を用いることである。 通常動作電流も上記直列抵抗を通過しなければならないので、その抵抗値は比較 的小さな値に留めておく必要があり、従って、依然として比較的大きなピーク電 流が生じる可能性がある。 ニューヨーク、ジョン ワイレイ アンド サンズ社のエス・エム・スゼによ る「半導体装置の物理」なる本の第２版は電流制限器を記載し、該制限器は或る 電圧までの第１電圧範囲においては実質的に抵抗として振る舞い、この電圧を超 えると電流源として振る舞い、その場合当該素子を経る電流は電圧が更に上昇し ても実質的に最早上昇しない。この本の第３５３頁に記載され且つ第３２図に示 された一例は「飽和速度ダイオード」であり、該ダイオードは基本的にｐ型Ｇｅ 基板内の浅いｎ型表面領域からなる。この領域のいずれの側にも電流を引き渡す ために高度にドープされたｎ⁺型の接触領域が設けられている。このダイオード の動作は、この場合は電子である電荷キャリアの速度が所与の値の電界を超える 一層強力な電界でもっても最早上昇しないような浅い表面領域における速度飽和 に基づくものである。この既知の電流制限器は、ｍＡ範囲の電流及び高くても２ 、３十ボルトの電圧用に設計されている。しかしながら、この素子は、ガス放電 ランプの場合のように、例えば１Ａ程度の電流と２、３百ボルトの電圧とが使用 されるような大電力用には適していない。電流制限素子は、通常の動作条件下で 高損失に耐えることができ、短期間内で損失が非常に高くなるような突入電流に 耐えることができ、例えば１ｋＶ程度の高電圧に耐えることのできるような応用 分野には必要となる。ガス放電ランプにおけるような多数の場合においては、電 源はａｃ電圧源と該ａｃ電圧をｄｃ電圧に変換する整流ブリッジとを有する。こ のような回路においては整流ブリッジの前側に配置され、従って電流を２方向で 制限することができるような、整流ブリッジの保護用の電流制限素子が望まれる 。 本発明の目的は、冒頭で述べたような種類の回路であって、大電力及び高電圧 用に使用することができる回路を提供することにある。本発明の他の目的は、整 流ブリッジが電流制限器を介してａｃ電圧源に接続されるような大電力用に適し た回路を提供することにある。 発明の開示 本発明によれば、上記目的のため冒頭で述べたような種類の回路は、前記半導 体素子が実質的に或る導電型（以下、第１導電型と呼ぶ）の半導体基体を有し、 該基体において前記主電極は２つの互いに反対側の表面に各々設けられ、各主電 極は対応する表面に隣接する領域を有し、該領域は前記半導体基体の隣接する部 分よりも高いドーピング濃度を有し、この隣接する部分は上記高くドープされた 各領域の間に位置し、前記隣接する部分のドーピングは前記主電極間の電圧が或 る電圧より上昇した場合に電流飽和を発生するようなものであることを特徴とす る。上述した電流制限素子においては、電流は半導体基体の主面に対して平行で はなく横切る方向に流れ、最大電流は上記主面の表面面積に直に比例している。 この電流制限素子は比較的簡単な方法で、或る現実の応用に関して（例えば、ガ ス放電ランプ用の安定器回路に関して）先に損失電力（従って、熱除去）、降伏 電圧及び対称性に関して述べた要件に応ずるように、設計することができる。 本発明による回路の第１実施例は、前記半導体素子が接合電界効果トランジス タを形成し、前記主電極は当該トランジスタのソース電極及びドレイン電極を各 々形成し、前記半導体基体内に位置し前記第１導電型とは反対の第２導電型の埋 め込み領域が、電気的にフローティング状態のゲート電極を形成すると共にチャ ンネルの介挿された部分を規定していることを特徴としている。上記ゲート電極 はフローティング状態なので当該電流制限素子には制御回路は必要ではなく、従 って当該回路は簡素なままである。加えて、当該素子は対称的に構成することが できるので、ソース電極とドレイン電極とは入れ替えることができると共に、当 該素子は整流ブリッジの前側及び後側の両方に配置することができる。０Ｖ付近 の電圧範囲内では、当該素子は出来る限り低いことが好ましいオン抵抗値を伴う 抵抗として振る舞う。或る電圧からは、電流は全く又は少なくとも実質的にそれ 以上は上昇しない。当該素子の動作は以下のような事実に基づいている。即ち、 例えばｎ型チャンネルを備えるトランジスタの場合、フローティング状態のｐ型 ゲート電極の電位はｎ型ソース（即ち、最も低い電位を持つ電極）の電位に従う ので、０ＶにおけるＩ−Ｖ特性に従い、ドレインにおける電圧がピンチオフ電圧 より高い場合、電流は飽和する。飽和電流の値は、種々の方法で、例えばゲート 電極を形成する各埋め込み領域間のチャンネルの幅及び／又はトランジスタの寸 法により選定することができる。好ましい一実施例は、前記各埋め込み領域がハ ネカム状に集合された少なくとも略規則的な八角形の形状を各々有すると共に、 前記第１導電型の介挿部分をそのまま残存させ、これら部分が当該トランジスタ のチャンネルを形成していることを特徴としている。このような設計によれば低 いオン抵抗値及び高い降伏電圧が得られることが判った。 動作中においては、ドレイン電極上の電圧パルスは、これにより埋め込みゲー ト電極のｐｎ接合が逆にバイアスされることになるので、チャンネルを阻止する ことになり、従ってトランジスタは一時的に電流を通さなくなる。ゲート電極を 再び放電する漏れ電流のため、上記電流阻止は一時的なものに過ぎないので、こ れは幾つかの応用例においては不利益にはならない。しかしながら、もっと連続 的な電流通過が必要又は望ましい他の応用例では、ｐｎ接合の放電時間を短縮す るために漏れ電流を増加させるのが有利である。従って、他の好ましい実施例は 、前記半導体基体が少数キャリアの発生中心を備える領域を有し、この領域は前 記第２導電型の埋め込み領域から、最大で、前記第１導電型のもっと弱めにドー プされた部分における拡散長と等しい距離に位置することを特徴としている。上 記発生中心はＡｕ又はＰｔ等の不純物により得ることができ、これにより既知の 如く禁止帯状態が形成され、これが漏れ電流を増加させる。このような発生中心 は、同時に、再結合中心又は「キラー」としても作用するので、当該半導体材料 の抵抗率、従って当該トランジスタのオン抵抗はＡｕ又はｐｔの存在により上昇 する。このことは、もし所望なら、例えばトランジスタの寸法を調整することに より明らかに補償することができる。 本発明による第２の形式の回路は、前記の高めにドープされた領域の間に位置 する前記第１導電型の隣接する部分が、動作中に十分に高い電圧において移動電 荷キャリアの速度飽和の結果として電流−電圧特性で電流飽和が生じるような厚 さ及びドーピングを有することを特徴としている。特定の実施例では、当該電流 制限素子が単一のｐｎ接合を含むのではないｎ⁺-ｎ^--ｎ⁺構造を有し、該構造は 特に製造するのが簡単である。 図面の簡単な説明 以下、本発明を添付図面を参照しながら幾つかの実施例について説明するが、 これら図面において： 第１図は、本発明による回路を示し、 第２図は、該回路に用いられる電流制限素子を断面で示し、 第３図は、該電流制限素子のIII−III線に沿う断面図、 第４図は、電流Ｉを、印加された電圧Ｖの関数として示し、 第５図は、上記電流制限素子の製造に用いられるドーピングマスクの一部を示 し、 第６図は、第１図の回路に用いて好適な異なる電流制限素子の断面図、 第７図は、第６図の電流制限素子における電流Ｉを電圧Ｖの関数として示し、 第８図は、第１図の回路に用いて好適な他の電流制限素子の断面図である。 発明を実施するための最良の形態 第１図は、極性が変化するａｃ電圧電源で動作するに適した回路を例示として 示し、上記電圧電源はダイオードブリッジＤＢにより全波整流される。上記電源 は、例えば、電源幹線により形成される。上記回路は入力端子Ｋ１及びＫ２を用 いて前記電圧電源に接続することができる。入力端子Ｋ１とダイオードブリッジ ＤＢとの間には素子Ｖが存在し、該素子は電流を所定の値に制限するよう作用す る。他方の入力端子Ｋ２は上記ダイオードブリッジの他方の入力端子に接続され ている。当該ダイオードブリッジの出力端子は、例えば、バッファコンデンサＣ と、概念的に図示した１個又は数個のガス放電ランプ２用の電源を形成する概念 的に図示したｄｃ−ａｃ変換器１とを持つガス放電ランプ駆動用の回路のような 負荷に接続されている。当該回路の動作は次のようになる。前記入力端子Ｋ１及 びＫ２が、交流極性の電源電圧を送出する電圧電源に接続されると、当該電源に より供給される電流が素子Ｖを通過する。素子Ｖの両端間電圧は、当該回路の特 にスイッチオンの間に、前記（大きな）バッファコンデンサＣが未だ空又は略空 である一方、幹線電圧がたまたま正に最大値であるような場合に、比較的大きな 値に到達する。このような状況下では、上記電流制限素子が無いと、非常に大き な電流（突入電流）が当該回路を通過し得る。前記入力端子間の電圧は、スイッ チオン後の負荷の定常動作の間においても、過渡現象により、高い電圧に到達す る可能性がある。素子Ｖは当該回路の電流を所定の値に制限し、かくして過剰な 損失ばかりか当該回路の可能性のある損傷をも防止する。素子Ｖは制御回路を必 要としないので、当該回路は簡素なままでよい。上記電流制限素子の当該回路中 の（即ち、電源と整流ブリッジＤＢとの間の）位置により、該電流制限素子は２ つの互いに逆の方向で機能しなければならない。 本例においては、上記電流制限素子Ｖは接合電界効果トランジスタ３を有し、 該トランジスタは第２図に主電極間の主電流方向に平行な断面で示されている。 当該トランジスタは、好ましくはシリコンからなる半導体基体５中に形成される が、該基体は他の例としてシリコンの代わりに他の好適な半導体材料からなって もよい。当該半導体基体は実質的にｎ型であり、従って当該装置における導電は 電子により生じる。明らかに、ｐチャンネル型のトランジスタも原理的に使用す ることはできるが、ｎチャンネル型のトランジスタは一層低いオン抵抗を有して いるから、後者のほうがｐチャンネル型のトランジスタよりも通常は好ましい。 半導体基体５は、例えば１.５ｘ１０¹⁴と５ｘ１０¹⁴ａｔ／ｃｍ³の間のドーピン グ濃度を持つ２つの比較的高抵抗のｎ型領域６及び７により主に形成されている 。上記領域６及び７の厚さは約１２５μｍである。上記半導体基体の上側表面及 び下側表面には高度にドープされたｎ型接触領域８及び９が約３５μｍの厚さで 設けられ、且つ金属電極１０及び１１に接続されている。領域８及び９と電極１ ０及び１１とは半導体基体５の全表面又は少なくとも略全表面にわたり延在し、 当該接合電界効果トランジスタのソース及びドレインを形成している。当該トラ ンジスタのゲート電極１２は、高抵抗領域６と７との間の境界における３０μｍ と５０ｐｍとの間の厚さの高度にドープされた埋め込みｐ型領域の形で設けられ ている。これら領域１２の間にはｎ型領域１３がそのまま残され、約５から１５ μｍの間の幅を有し、当該トランジスタのチャンネルを形成している。当該半導 体基体の単位表面積当たりの出来る限り広いチャンネル表面積、従って出来る限 り低いオン抵抗、を得るために、ゲート電極１２は好ましくは規則的な多角形の パターンで設けられる。この場合に領域１２として使用することができる好適な 形状は正方形である。しかしながら、本例では規則的な八角形が選択された。何 故なら、この形状はあまり鋭角でないので降伏電圧に関して一層好ましいからで ある。これが第３図に示され、該図では当該装置は領域６と７との間の境界の領 域において主面に対して平行な断面として示されている。 前述したように、電気的にフローティング状態の領域１２は動作中に電気的に 充電され得る。上記領域は半導体基体中での電荷キャリアの発生によってのみ放 電し得るから、領域１２の近傍における、即ち領域１２の拡散長と等しい距離内 の、領域１４をＡｕ又はｐｔ原子でドープするのが有利であり、これら原子はエ ネルギ線図における禁止帯状態を、従って漏れ電流の増加を生じさせる。上記領 域１４は第２図では破線で示されている。 当該トランジスタは既知の方法で製造することができる。この製造は完成トラ ンジスタでは高抵抗領域７を形成するシリコン基板から開始することができ、該 基板には一方の側に、後の工程で埋め込み領域１２が得られるｐ型領域が設けら れる。次いで、同一の側に高抵抗領域６が、エピタキシ又はウェハ接合の何れか により設けられる。次いで、高度にドープされたｎ型接触領域８及び９を例えば 拡散により、上記のようにして得られた構造の何れの側にも設けることができる 。同時に、領域６と７との間の境界に設けられたｐ型不純物が当該シリコン中に 更に拡散し、これによりｐ型領域１２が形成される。その後、上側表面及び下側 表面に既知の方法で接触部１０及び１１を設けることができる。 上述した最終拡散工程において、ドーピング用として八角形開口を持つマスク が用いられると、拡散の間に角部におけるドーパントの消耗が発生する可能性が ある。結果として、領域１２の角部が丸くなるので、チャンネル通路が局部的に 大きくなり、電流は十分に制限されない。これを防止するため、八角形に関して は第４図に概念的に図示したようにドーピングマスクを使用することができる。 破線で図示した八角形１５は、最終的に達成されるべき領域１２の寸法を示して いる。この領域１２に対応するマスク開口１６は、基本的に、角部に延長部１７ が設けられた八角形１５と同様の八角形からなっており、これら延長部により各 角部に付加的なｐ型ドーピングが得られる。 本トランジスタは、最終的に、熱除去のために適切なパッケージ内に封入する ことができる。 第５図は、上記電流制限素子の電流Ｉ（アンペア）を電圧（ボルト）の関数と して示す。フローティングゲート電極１２の電位は、電極１０及び１１の何れが 低い電位を有していても、これら電極１０又は１１の電位に従う。この電極は当 該トランジスタのソースを形成するので、該トランジスタを経る電流はゲート電 圧Ｖｇ＝０Ｖに対する当該トランジスタ特性により決まる。Ｖ＝０Ｖの周辺の領 域では、当該トランジスタは抵抗値Ｒon（Ｖds＝０Ｖにおける抵抗値）を持つ抵 抗として振る舞い、該抵抗値は可能な限り低いのが望ましい。上述した例では、 ４ｍｍ²なる表面積に対して例えば１２オームなるＲon値を容易に達成すること ができることが判った。このように、電流制限素子Ｖの間の電圧損失は通常の条 件下で許容できる低レベルに維持することができる。Ｖ₁（絶対値）より高い電 圧が与えられた場合、当該トランジスタは実質的に電流源として振る舞い、その 場合電流は電圧が更に上昇しても全く又は実質的に上昇しない。当該回路におけ る電流は電源電圧ピークの場合に値Ｉmaxに効果的に制限されるが、該値はトラ ンジスタの表面面積により調整することができる。当該電流は電圧Ｖ₁から上で は完全には電圧−非依存性ではなく、電圧と共に僅かに上昇することに注意すべ きである。しかしながら、この上昇は殆どの応用例の場合十分に小さく、驚くべ きことに、ゲート電極１２が半導体基体の表面におけるソース領域の間に設けら れるような既知の構造におけるよりも大幅に小さくなる。 当該トランジスタは対称構造のものであって、従って電流を２方向で制限する ので、前記整流ブリッジＤＢの前側に配置することができる。寸法及びドーピン グ濃度の適切な選択により、当該トランジスタは、降伏を伴うことなく非常に高 い電圧に対して耐えるように製造することができる。本例においては、７００Ｖ 以上の降伏電圧を容易に得ることができる。実験によれば、本トランジスタは、 ガス放電ランプを用いた照明システムで必要とされるような大電力レベル（定常 及びピーク電力の両方）を扱うことができることが判った。 第６図は、大電力用の電流制限素子として使用することができ、従って第１図 の回路において前記接合電界効果トランジスタの代わりに使用することができる ような他の例の半導体素子の断面図である。尚、説明においては対応する部分に は出来る限り先の実施例における符号と同一の符号を付す。第６図の半導体装置 は、この場合は完全にｎ型シリコンである半導体基体２０を有し、該基体の上側 及び下側には２つの接触部１０及び１１が設けられている。当該素子は、これら の接触部により電源及びダイオードブリッジＤＢ（第１図）に各々接続される。 良好な抵抗性接触を得るために、半導体基体２０には両側に高度にドープされた 接触領域８及び９が設けられる。領域８と９は、完全にｎ型である比較的弱めに ドープされた領域２０により相互に分離されている。領域２１の厚さは、或る応 用例において該領域２１における電子のドリフト速度の飽和により発生し得る電 圧において基体２０内で電流制限が起こるように選定される。 第７図は、上記のような電流制限素子の電流−電圧特性を示している。先ず最 初に、該特性はＶ＝０Ｖに対して対称であることに注意すべきである。このこと は当該素子が電流の方向に関係なく動作し、従って前記ダイオードブリッジの前 側に配置することができるということを意味する。更に、当該素子はＶ＝０Ｖの 周辺の電圧領域において、電流が電圧の上昇に伴って急激に上昇するような抵抗 としての振る舞いを示している。電荷キャリア（電子）の移動度は電界の上昇に 伴って徐々に低下するから、電子のドリフト速度、従って電極１０と１１との間 の電流Ｉは電圧の上昇に伴って飽和する。最大電流値は第７図ではＩmaxで示し てある。電極１０と１１との間の電圧は、降伏電圧Ｖmaxまで上昇し続けること ができる。 Ｉmax及びＶmax以外の幾つかの特性値は、第７図では正接線２４の傾きにより 表される低電界に対しての抵抗値Ｒonである。これらの値に関しては近似により 以下が成り立つ。 （１）Ｉmax＝Ａ・ｑ・Ｎ・ｖ_lim （ここで、Ａは表面積、Ｎは領域２１の ドーピング、ｑは電荷、ｖ_limは強電界の 場合の電子のドリフト速度である。） （２）Ｒon＝Ｌ／（μ・ｑ・Ｎ・Ａ）（ここで、μは電子の移動度、 Ｌは領域２１の厚さである。） （３）Ｖmax＝Ｅｃ・Ｌ （ここで、Ｅｃは降伏の場合の臨界電界 である。） 上記量Ｌは、降伏電圧に関する所望の値に依存し、ここで強い電流に関しては Ｌ＝２Ｖmax／Ｅｃが成り立つことに注意されたい。Ｒon・Ｉmaxなる積は固有の 量と考えられる。この積は線形な抵抗に関してはＶmaxであるから、３００Ｖな る最大主電圧の場合、３００Ｖに等しい。非線形な素子が用いられた場合は、こ の量はもっと低くなり得、出来る限り低いことが好ましい。上記各式からは、こ の積に関して下記が成り立つことが導き出される。 （４）Ｒon・Ｉmax=ｖ_lim・Ｌ／μ ｎ型シリコンに関しては、Ｖ_lim＝１０⁷ｃｍ／ｓ及びＥｃ＝２０ｘ１０⁴Ｖ／ｃ ｍとなる。移動度は温度とは無関係であり、（低電界に対しては）１０００〜１ ４００ｃｍ²／Ｖ・ｓの間にある。寸法決めは、例えば、Ｖmaxに関する与えられ た値に基づくことになる。この値が例えば７００Ｖとなるべきであれば、領域２ １の厚さは約７０μｍとなるべきである。この場合、前記積Ｒon・Ｉmaxは約５ ０Ｖとなる。その場合にＲonが約１２オームであれば、約４Ａの電流が通過し得 る。上記オン抵抗Ｒonは表面積Ａ及び／又はｎ型領域２１のドーピングの調整に より調整することができる。Ｒon＝１２オーム及びＬ＝７０μｍを得るには、ド ーピング濃度Ｎが１０¹⁴ａｔ／ｃｍ³の場合表面積Ａは約３ｍｍ²となる。 ここで述べる素子は粗基板技術（robust bulk technology）の一部を形成し、 このことは熱放散、熱過渡現象及び高電圧に関して非常に重要である。当該素子 は、加えて、製造するに廉価であり、制御機構を必要とせず、整流ブリッジの前 側に配置することができ、これにより後者も廉価となる。 第８図は、電力回路内で電流制限器として使用することができる垂直接合電界 効果トランジスタの断面図である。この素子も弱めにドープされたｎ型シリコン 基体５を有し、該基体には下側に高度にドープされたドレイン領域９とドレイン 接触部１１とが設けられている。ソース領域は多数の高度にドープされたｎ型表 面領域３０を有している。ゲート電極は、第２図の実施例におけるように埋め込 み領域によっては形成されず、上記各ソース領域３０の間に設けられる多数の高 度にドープされたｐ型表面領域３１を有している。ゲート電極３１はソース電極 １０によりソース領域３０と短絡されている。動作中では、図において破線で示 す空乏領域３３が前記高抵抗領域５中に延び、矢印で示す電流がドレイン領域に 流れるチャンネル３４を規定する。この電流制限素子は、先に述べた電流制限素 子の略全ての利点を備えるが、非対称な構造を有しているので前記整流ブリッジ の後側に接続しなければならない。しかしながら、一方では第２図の埋め込みゲ ートのようにはゲート電極３１は電気的にフローティング状態ではないので、ゲ ート電極が電気的に充電されるのを防止することができ、従って降伏の危険性は 一層小さくなる。 本発明は上述した実施例のみに限定されるべきものではなく、当業者にとって は本発明の範囲内において種々変更することができることは明らかであろう。従 って、特に速度飽和に基づく電流制限素子を用いる場合、Ｇｅにおける電荷キャ リアの高移動度μと低ドリフト速度ｖ_limのため、Ｓｉの代わりにＧｅの半導体 基体を使用することもできる。しかしながら、Ｓｉは素子の製造が簡単であると いう利点を有している。 また、前述した各実施例において導電型は逆にすることができる。

───────────────────────────────────────────────────── 【要約の続き】 び高損失に対して抵抗性があり、電流を２方向に通過さ せることができ、更に簡単な工程で製造することが可能 であるので比較的廉価であるからである。

Claims (1)

1. 【特許請求の範囲】 １．供給電圧により負荷を動作させる回路であって、 −供給電圧源の各極に接続する入力端子と、 −動作中に前記供給電圧により上記入力端子を通過する入力電流を制限する 回路部分Ｖと、 を備え、上記回路部分が２つの主電極を持つ半導体素子を有し、該素子が当該 回路内の接続点に対し前記入力電流が上記２つの主電極を介して流れるように接 続されるような回路において、 前記半導体素子は実質的に或る導電型（第１導電型）の半導体基体を有し、 該基体において前記主電極は２つの互いに反対側の表面に各々設けられ、各主電 極は対応する表面に隣接する領域を有し、該領域は前記半導体基体の隣接する部 分よりも高いドーピング濃度を有し、この隣接する部分は上記高くドープされた 各領域の間に位置し、前記隣接する部分のドーピングは前記主電極間の電圧が或 る電圧より上昇した場合に電流飽和を発生するようなものであることを特徴とす る回路。 ２．請求項１に記載の回路において、前記半導体素子は接合電界効果トランジス タを形成し、前記主電極は当該トランジスタのソース電極及びドレイン電極を各 々形成し、前記半導体基体内に位置し前記第１導電型とは反対の第２導電型の埋 め込み領域が、電気的にフローティング状態のゲート電極を形成すると共にチャ ンネルの介挿された部分を規定していることを特徴とする回路。 ３．請求項２に記載の回路において、前記各埋め込み領域はハネカム状に集合さ れた少なくとも略規則的な八角形の形状を各々有すると共に、前記第１導電型の 介挿部分をそのまま残存させ、これら部分が当該トランジスタのチャンネルを形 成していることを特徴とする回路。 ４．請求項２又は請求項３に記載の回路において、前記半導体基体は少数キャリ アの発生中心を備える領域を有し、この領域は前記第２導電型の埋め込み領域か ら、最大で、前記第１導電型のもっと弱めにドープされた部分における拡散長と 等しい距離に位置することを特徴とする回路。 ５．請求項１に記載の回路において、前記の高めにドープされた領域の間に位置 する前記第１導電型の隣接する部分は、動作中に十分に高い電圧において移動電 荷キャリアの速度飽和の結果として電流−電圧特性で電流飽和が生じるような厚 さ及びドーピングを有することを特徴とする回路。 ６．請求項２ないし請求項４の何れか一項に記載の回路に用いて好適な接合電界 効果トランジスタ。