JPH09320274A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09320274A JPH09320274A JP8153093A JP15309396A JPH09320274A JP H09320274 A JPH09320274 A JP H09320274A JP 8153093 A JP8153093 A JP 8153093A JP 15309396 A JP15309396 A JP 15309396A JP H09320274 A JPH09320274 A JP H09320274A
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Abstract
場合でも、出力が入力信号の最初の変化と同時に遷移
し、かつ入力信号の最後の変化から所望の幅のパルス信
号を1パルス確実に出力する。 【解決手段】遅延回路がリセット回路として動作すると
きに、より素早く各接点の電位を確定するためのディス
チャージトランジスタ、プリチャージトランジスタを備
えたことにより、所望の幅のパルス信号を1パルス確実
に出力する。
Description
し、特に入力信号の変化時に所望のパルスを発生する回
路に関する。
発生回路は、例えば特開平5−54660号公報に記載
されるように、ワード線の放電の促進、ビット線対の短
絡、チャージアップ、データセンスの活性化等を目的と
して、入力信号の切り替わりを検知し、クロックパルス
を発生するものとして用いられている。
の一例を示す。図5において、D51、D52は遅延回
路、G55、G56、G57、G511はインバータゲ
ート、G58、G59はNORゲート、G510は負論
理のANDゲートを示している。
さいpチャネルトランジスタP51とゲートチャネル幅
が大きいnチャネルトランジスタN51からなるインバ
ータゲートG51と、ゲートチャネル幅が大きいpチャ
ネルトランジスタP52とゲートチャネル幅が小さいn
チャネルトランジスタN52からなるインバータゲート
G52と、コンデンサC51、C52と、から構成され
ている。また、図示のように、遅延回路D52も、遅延
回路D51と同様な回路構成とされているため回路構成
の説明は省略する。さらに、501は入力信号、502
は出力信号を示している。
の入力端に接続され、インバータゲートG51の出力端
はインバータゲートG52の入力端に接続され、インバ
ータゲートG52の出力端はインバータゲートG56の
入力端に接続され、インバータゲートG56の出力端は
NORゲートG58の一の入力端に接続され、またNO
RゲートG58の他の入力端には入力信号501が接続
されている。また、コンデンサC51の一端は電源電位
に、他端は節点503(インバータゲートG51とG5
2の接続点)に接続され、コンデンサC52の一端は接
地電位に、他端は節点504(インバータゲートG52
とG56の接続点)に接続されている。
トG55の入力端にも接続され、その出力端は遅延回路
D52の入力端に接続され、遅延回路D52の出力端
は、通常インバータゲートG57の入力端に接続され、
通常、インバータG57の出力端はNORゲートG59
の一の入力端に接続され、またNORゲートG59の他
の入力端には遅延回路D52の入力端が接続されてい
る。そして、NORゲートG58の出力端とNORゲー
トG59の出力端は負論理のANDゲートG510の入
力端に接続され、その出力端はインバータゲートG51
1に接続されている。
節点の信号波形を示すタイミング波形図である。図6に
おいて、501は入力信号波形、502は出力信号波
形、503はインバータゲートG51の出力信号波形、
504はインバータゲートG52の出力信号波形、50
5はインバータゲートG55の出力信号波形、506は
インバータゲートG53の出力信号波形、507はイン
バータゲートG54の出力信号波形、508はインバー
タゲートG57の出力信号波形、509はNORゲート
G59の出力信号波形、510はインバータゲートG5
6の出力信号波形、511はNORゲートG58の出力
信号波形、511は負論理ANDゲートG510の出力
信号波形、をそれぞれ示している。図6及び図5を参照
して、従来ノパルス発生回路の動作を以下に説明する。
hレベルに立ち上がったとすると、図5における上段の
遅延回路D51内の節点503は、nチャネルトランジ
スタN51の能力(電流駆動能力)が高いインバータゲ
ートG51によって速やかに立ち下がり、節点504は
pチャネルトランジスタP52の能力が良いインバータ
G52によって速やかに立ち上がる。
節点510の波形は、図6に示すように、立ち下がり、
NORゲートG58の出力端である節点511は、以前
の状態と変わらず、図6に示すように、Lowレベルと
される。
る節点505は、入力信号501の立ち上がりに応じて
立ち下がる。下段の遅延回路D52内の節点506は、
pチャネルトランジスタP53の能力(電流駆動能力)
の低いインバータゲートG53とコンデンサC53の負
荷を受けて緩やかに立ち上がり、その信号を受けて節点
507は、nチャネルトランジスタN54の能力(電流
駆動能力)の低いインバータゲートG54とコンデンサ
C54の負荷を受けて緩やかに立ち下がる。さらに、イ
ンバータゲートG57を介すと節点508の波形は、図
6に示すように立ち上がり、NORゲートG59の出力
端である節点509は、図6に示すように、入力波形5
01の立ち上がりとともに立ち上がり、遅延回路D52
によって幅Dだけ遅れて立ち下がる。
理ANDゲートG510とインバータゲートG511で
論理をとると、出力信号502として、入力信号501
の立ち上がりに対して、パルス幅Dの出力パルス波形が
得られる。
wレベルに立ち下がった場合については、遅延回路D5
1とD52が上述の逆の動作を行うだけであるので、こ
の場合の出力波形502としては、入力信号501の立
ち上がりに対してパルス幅Dの出力パルス波形が得られ
る。
した従来例のパルス発生回路は、入力信号501の立ち
上がり、及び立ち下がりに対して、所望のパルス幅Dの
パルスを発生させることができる。
号501として誤って短パルスを連続して入力した場
合、出力波形502は所望の出力パルスを発生せず、で
たらめな出力パルスを発生してしまうという問題点を有
している。
た場合、遅延回路D51、D52が遅延完了前にリセッ
トされるが、このリセット開始信号が少しでも遅れてし
まうと、図7に、508、510として示すように、ヒ
ゲを発生してしまい、出力信号502に、でたらめな出
力パルスを発生してしまうことによる。
増加すればするほど、リセット開始信号が遅れてしま
い、この問題点は一層顕著に現れることになる。
の促進、ビット線対の短絡、チャージアップ、データセ
ンスの活性化等の動作に必要な時間は、出力信号502
のパルス幅Dに合わせ込んであるので、このようなでた
らめなパルスを受けた場合、上記動作に必要な時間を確
保できなくなり、誤った情報を伝達してしまうことにな
る。その結果、メモリセルの正常動作が保証できなくな
る。
れたものであって、その目的は、短パルスが連続して入
力された場合においても、出力が入力信号の最初の変化
と同時に遷移し、かつ入力信号の最後の変化から所望の
幅のパルス信号を1パルス確実に出力するパルス発生回
路を備えた半導体記憶装置を提供することにある。
め、本発明の半導体記憶装置は、入力信号の立ち上がり
信号波形を遅延させて出力すると共に、立ち下がり信号
波形をリセットして出力する第1の回路手段と、前記入
力信号の立ち上がり時に、前記第1の回路手段による遅
延時間に基づいて規定される幅のパルス信号を生成する
第1のゲート回路と、入力信号の立ち下がり信号波形を
遅延させて出力すると共に、立ち上がり信号波形をリセ
ットして出力する第2の回路手段と、前記入力信号の立
ち下がり時に、前記第2の回路手段による遅延時間に基
づいて規定される幅のパルス信号を生成する第2のゲー
ト回路と、を備え、前記第1及び第2のゲート回路の出
力に基づきパルス信号を取り出し、さらに、前記第1及
び第2の回路手段がリセット動作する時に電位をより速
く確定するためのプリチャージ用トランジスタ及びディ
スチャージ用トランジスタと、を備えたパルス発生回路
を含む、ことを特徴とする。
スを連続して入力しても所望のパルス幅のパルスを得ら
れる。具体的には、入力信号の立ち上がりに対し通常イ
ンバータゲートを介し遅延回路となり、入力信号の立ち
下がりに対し通常インバータゲートを介しリセット回路
となる第1の遅延回路と、入力信号の立ち下がりに対し
リセット回路となり、入力信号の立ち上がりに対し遅延
回路となる第2の遅延回路と、遅延波形を整形するイン
バータゲートと、入力信号および入力信号に通常インバ
ータゲートを介した信号と遅延回路により遅延された信
号を入力とする幅Dのパルスを発生されるためのNAN
Dゲートに加えて、遅延回路がリセット回路として動作
するときに、より素早く各節点の電位を確定するための
ディスチャージ用トランジスタ(図1のM11およびM
13)、プリチャージ用トランジスタ(図1のM12お
よびM14)を備えたものであり、入力信号が短パルス
の連続であっても、いちはやく各節点の電位を確定する
ための入力信号の最後の変化から所望の幅のパルス信号
が1パルス確実に発生できる。
を参照して以下に詳細に説明する。
示す図である。図1を参照すると、本発明の実施の形態
は、大きく分けて、入力信号101の立ち上がりに対し
てディレイを生じるよう配置された、上段の回路群と、
入力信号101の立ち下がりに対してディレイを生じる
よう配置された下段の回路群に分類される。
13と、ゲートチャネル幅が小さいpチャネルトランジ
スタP11とゲートチャネル幅が大きいnチャネルトラ
ンジスタN11からなるインバータゲートG11と、キ
ャパシタC11で構成される積分回路からなる第1の遅
延回路D11と、波形を整形するための通常インバータ
ゲートG14と、節点104を瞬時のうちに放電してL
owレベルとするためのディスチャージ用トランジスタ
M11と、節点105を瞬時のうちに充電してHigh
レベルにするためのプリチャージ用トランジスタM12
と、入力信号101とインバータゲートG14の出力を
入力とし、幅Dのパルスを発生させるNANDゲートG
16と、から構成されている。
が小さいpチャネルトランジスタP12とゲートチャネ
ル幅が大きいnチャネルトランジスタN12からなるイ
ンバータゲートG12とキャパシタC12で構成される
積分回路からなる第2の遅延回路D12と、波形を整形
するための通常インバータゲートG15と、節点106
を瞬時のうちに放電してLowレベルにするためのディ
スチャージ用トランジスタM13と、節点107を瞬時
のうちに充電してHighレベルにするためのプリチャ
ージ用トランジスタM14と、通常インバータゲートG
13の出力と入インバータゲートG15の出力を入力と
し、幅Dのパルスを発生させるNANDゲートG17
と、から構成されている。
スと、下段の回路群から出力されるパルスの論理をとる
NANDゲートG18を備えて構成される。
は出力信号である。
G13を介しインバータゲートG11の入力端と、ディ
スチャージトランジスタM11のゲート端子に接続さ
れ、インバータゲートG11の出力端は、ディスチャー
ジトランジスタM11のドレイン端子と、波形整形用の
インバータゲートG14の入力端に接続され、波形整形
インバータゲートG14の出力端にはプリチャージ用ト
ランジスタM12のドレイン端子と、NANDゲートG
16の一の入力端に接続され、NANDゲートG16の
他の入力端には入力信号101と、プリチャージトラン
ジスタM12のゲート端子が接続されている。さらに、
コンデンサC11の一端は接地電位に、他端は節点10
4(インバータG11とG14の接続点)に接続されて
いる。
トG12の入力端と、ディスチャージ用トランジスタM
13のゲート端子に接続され、インバータゲートG12
の出力端はディスチャージ用トランジスタM13のドレ
イン端子と、波形整形用のインバータゲートG15の入
力端に接続され、波形整形用インバータゲートG15の
出力端にはプリチャージトランジスタM14のドレイン
端子と、NANDゲートG17の一の入力端に接続さ
れ、NANDゲートG17の他の入力端には通常インバ
ータゲートG13の出力端103と、プリチャージ用ト
ランジスタM14のゲート端子が接続されている。さら
に、コンデンサC12の一端は接地電位に、他端は節点
106(インバータゲートG12とG15の接続点)に
接続されている。
NANDゲートG17の出力端はNANDゲートG18
の入力端に接続され、出力102を得る。
しており、入力信号101の立ち下がりに対して、通常
インバータゲートG13を介し遅延回路として動作し、
入力信号の立ち上がりに対して、高速インバータとして
動作する。
D11と同一の回路構成とされており、入力信号101
の立ち上がりに対して、遅延回路として動作し、入力信
号101の立ち下がりに対して高速インバータとして動
作する。
回路D11、D12により鈍っている信号波形を波形整
形する。
るディスチャージ用トランジスタM11は、入力信号1
01をインバータゲートG13で反転した信号をゲート
入力とするNチャネルMOSトランジスタからなり、入
力信号101の立ち下がりに対して即座に導通状態とな
り、節点104をLowレベルに遷移させる。第2の遅
延回路D12に付属しているディスチャージ用トランジ
スタM13は、入力信号101をゲート入力とするNチ
ャネルMOSトランジスタからなり、入力信号101が
立ち上がったときに導通状態となり、トランジスタM1
1と同様にして、節点106をLowレベルに遷移させ
る働きをする。
力信号101をゲート入力とするPチャネルMOSトラ
ンジスタからなり、入力信号101の立ち下がりに対し
て即座に導通状態になり、節点105のHighレベル
を素早く確定するように作用し、またプリチャージ用ト
ランジスタM14は、入力信号101をインバータゲー
トG13で反転した信号をゲート入力とするPチャネル
MOSトランジスタからなり、入力信号101の立ち上
がりに対して即座に導通状態になり、節点107のHi
ghレベルを素早く確定するよう作用するものである。
動作について以下に説明する。図2は、図1の回路の各
節点の信号波形を示したタイミング波形図である。図2
において、101は入力信号波形、102は出力信号波
形、103はインバータゲートG13の出力信号波形、
104はインバータゲートG11の出力信号波形、10
5はインバータゲートG14の出力信号波形、106は
インバータゲートG12の出力信号波形、107はイン
バータゲートG15の出力信号波形、108はNAND
ゲートG16の出力信号波形、109はNANDゲート
G17の出力信号波形、をそれぞれ示している。
wレベルからHighレベルに立ち上がると、節点10
3は通常インバータゲートG13によりHighレベル
からLowレベルに立ち下がる。
3の立ち下がりに対して積分回路として働き、節点10
4は、図2に示すような積分波形となり、Lowレベル
からHighレベルに緩やかに立ち上がる。この積分回
路は、例えばゲートチャネル幅が小さいpチャネルトラ
ンジスタとゲートチャネル幅が大きいnチャネルトラン
ジスタからなるインバータゲートとコンデンサ等で構成
される。
上がり波形より波形整形インバータゲートG14を介し
て、図2に示すように、HighレベルからLowレベ
ルに立ち下がる。
とするパルス発生のためのNANDゲートG16の出力
端である節点108は、入力信号101の立ち上がりと
同時にHighレベルからLowレベルに立ち下がり、
第1の遅延回路D11によって遅れた時間Dの幅をもっ
てLowレベルからHighレベルに立ち上がる。
owレベルからHighレベルに立ち上がると、ディス
チャージ用トランジスタM13が瞬時のうちに導通状態
になり、即座にHighレベルからLowレベルに立ち
下がる。
受けてプリチャージ用トランジスタM14が瞬時に導通
状態になり、即座にLowレベルからHighレベルに
立ち上がる。
るパルス発生のためのNANDゲートG17の出力端節
点109は、NANDゲートG17の入力となる節点1
07の立ち上がりと、節点103の立ち下がりと、がほ
ぼ同時であるため、以前の状態Highレベルを維持す
る。
するNANDゲートG18により出力信号102は、図
2に示すように、節点108の立ち下がりに対して立ち
上がり、節点108の立ち上がりに対して立ち下がる。
ルからHighレベルに立ち上がるとほぼ同時にLow
レベルからHighレベルに立ち上がり、第1の遅延回
路D11によって遅れた時間Dの幅をもってHighレ
ベルからLowレベルに立ち下がる。
wレベルに立ち下がった場合については、上述の全く双
対な動作を行うため説明は省略する。
を連続して入力した場合について、図3を参照して説明
する。
hレベル→Lowレベル→Highレベル→Lowレベ
ルと遷移すると、節点103は通常インバータゲートG
13により、Highレベル→Lowレベル→High
レベル→Lowレベル→Highレベルと遷移する。
3の遷移に対して積分回路、あるいはリセット回路とし
て働き、節点104は、図3に示すような積分波形ある
いはLowレベル波形となり、LowレベルからHig
hレベルに緩やかに立ち上がり始めるが、入力信号10
1が既に立ち下がり始めているので、ディスチャージ用
トランジスタM11は、節点103の立ち上がりを受け
て瞬時に導通状態になり、節点104は即座にLowレ
ベルに立ち下がる。したがって、節点104のレベル
は、波形整形用インバータゲートG14の閾値まで上昇
せず、節点105は以前の状態を維持しHighレベル
になる。
とするパルス発生のためのNANDゲートG16の出力
端である節点108は、入力信号101の立ち上がりと
同時にHighレベルからLowレベルに立ち下がり、
立ち下がりと同時にLowレベルからHighレベルに
立ちあがる。
101の遷移に対してリセット回路、あるいは積分回路
として働き、節点106は、図3に示すようなLowレ
ベル波形あるいは積分波形となり、ディスチャージトラ
ンジスタM13は入力信号101の立ち上がりを受けて
瞬時に導通状態になり、節点106は即座にLowレベ
ルに立ち下がる。
HighレベルからLowレベルに立ち下がるのに対
し、緩やかに立ち上がり始めるがディスチャージトラン
ジスタM13は入力信号101の立ち上がりを受けて瞬
時に導通状態になり、節点106は即座にLowレベル
に立ち下がる。
りに対しては、積分回路として働き、節点106は図3
に示すような積分波形となり、LowレベルからHig
hレベルに緩やかに立ち上がる。
プリチャージトランジスタM14が受けて瞬時に導通状
態になり、即座にHighレベルに立ち上がる。しか
し、節点106のレベルが図3に示すAの状態では波形
整形インバータゲートG15の閾値まで上がらず節点1
07は以前の状態を維持しHighレベルになる。
ighレベルに緩やかに立ち上がる積分波形に対して
は、波形整形用インバータゲートG15を介して図3に
示すようにHighレベルからLowレベルに立ち下が
る。
るパルス発生のためのNANDゲートG17の出力端で
ある節点109は、NANDゲートG17の入力となる
節点107がHighレベルの状態でかつ節点103の
立ち上がりのときに立ち下がり、節点107の波形整形
インバータゲートG15によって立ち下がったところか
ら立ち上がる。
するNANDゲートG18により出力信号102は、図
3に示すように、節点108の立ち下がりに対して立ち
上がり、節点109の第2の立ち上がりに対して立ち下
がる。
ルからHighレベルに立ち上がるとほぼ同時にLow
レベルからHighレベルに立ち上がり、入力信号10
1の最後の立ち下がりに対して、第2の遅延回路D12
によって遅れた時間Dの幅をもってHighレベルから
Lowレベルに立ち下がる。
連続して入力した場合についても常に最後の入力パルス
に対してパルス幅Dのパルスを発生することができ、か
つでたらめなパルスを発生しない。
顕著に現れる実施の形態について説明する。
11もしくはT12の回路網を増加させ、より広いパル
ス幅Dを発生させるように構成した回路網T41であ
る。
D11もしくは第2の遅延回路D12と等しい回路であ
り、遅延回路D42は能力が高いpチャネルトランジス
タと能力が低いnチャネルトランジスタからなるインバ
ータゲートG43と、一方を電源電位に接続し、他方を
インバータゲートG43の出力端に接続した回路であ
り、これらが交互に奇数段接続された回路網T41であ
る。
るように遅延回路を増加させると、リセット回路として
動作するとき、各節点電位を確定するのにある程度の時
間を要することになる。
ャージトランジスタおよびプリチャージトランジスタを
設けることにより、リセット回路として動作するとき各
節点電位を即座に確定することができ、短パルスを連続
して入力した場合についても常に最後の入力パルスに対
してパルス幅Dのパルスを発生することができ、かつで
たらめなパルスを発生しない。
短パルスが連続するような入力信号が入った場合におい
ても、最初の入力信号の変化と同時に遷移し、かつ入力
信号の最後の変化から所望の幅のパルス信号を1パルス
確実に発生できるという効果を有する。しかも、回路構
成において、遅延回路部分の段数が増加すればするほど
この効果は顕著に現れるという利点を有する。
電位を即座に決定するためにディスチャージトランジス
タ、プリチャージトランジスタを設けたためである。
である。
であり、図1の各節点の信号波形を示すタイムチャート
である。
であり、図1の各節点の信号波形を示すタイムチャート
である。
り顕著に現れる場合の図1のT11、T12部分を詳細
に示した回路図である。
図であり、図5の各節点の信号波形を示すタイムチャー
トである。
図であり、図5の各節点の信号波形を示すタイムチャー
トである。
成されるインバータゲート G13、G14、G15 インバータゲート G16、G17、G18 NANDゲート C11、C12 コンデンサ D11、D12 G11とC11、G12とC12で構
成される遅延回路 M11、M13 Nchトランジスタのディスチャージ
トランジスタ M12、M14 Pchトランジスタのプリチャージト
ランジスタ T11、T12 D11とM11、D12とM13から
構成されるディスチャージトランジスタ付き遅延回路 G41 インバータゲート G42 P11とN11で構成されるインバータゲート G43 Pchトランジスタ(能力大)とNchトラン
ジスタ(能力小)で構成されるインバータゲート C41、C42 コンデンサ M41、M43 Nchトランジスタのディスチャージ
トランジスタ M4(2n+1) Nchトランジスタのディスチャー
ジトランジスタ M42、M44 Pchトランジスタのプリチャージト
ランジスタ D41、D43 G42とC41で構成される遅延回路 D4(2n+1) G42とC41で構成される遅延回
路 D42、D44 G43とC42で構成される遅延回路 T41 D41とD42が交互に奇数段接続され、M4
1、M42が交互に接続されたディスチャージ、プリチ
ャージトランジスタ付き遅延回路網 101 入力信号 102 出力信号 103 インバータゲートG13の出力端 104 インバータゲートG11の出力端 105 インバータゲートG14の出力端 106 インバータゲートG12の出力端 107 インバータゲートG15の出力端 108 NANDゲートG16の出力端 109 NANDゲートG17の出力端 P51、P53 Pchトランジスタ(能力小) P52、P54 Pchトランジスタ(能力大) N51、N53 Nchトランジスタ(能力大) N52、N54 Nchトランジスタ(能力小) G51、G53 P51とN51、P53とN53で構
成されるインバータゲート G52、G54 P52とN52、P54とN54で構
成されるインバータゲート G55、G56、G57、G511 通常のインバータ
ゲート G58、G59 NORゲート G510 負論理ANDゲート C51、C52、C53、C54 コンデンサ D51、D52 G51とG52とC51とC52、G
53とG54とC53とC54で構成される遅延回路 501 入力信号 502 出力信号 503 インバータゲートG51の出力端 504 インバータゲートG52の出力端 505 インバータゲートG55の出力端 506 インバータゲートG53の出力端 507 インバータゲートG54の出力端 508 インバータゲートG57の出力端 509 NORゲートG59の出力端 510 インバータゲートG56の出力端 511 NORゲートG58の出力端 512 負論理ANDゲートG510の出力端
Claims (3)
- 【請求項1】入力信号の立ち上がり信号波形を遅延させ
て出力すると共に、立ち下がり信号波形をリセットして
出力する第1の回路手段と、 前記入力信号の立ち上がり時に、前記第1の回路手段に
よる遅延時間に基づいて規定される幅のパルス信号を生
成する第1のゲート回路と、 入力信号の立ち下がり信号波形を遅延させて出力すると
共に、立ち上がり信号波形をリセットして出力する第2
の回路手段と、 前記入力信号の立ち下がり時に、前記第2の回路手段に
よる遅延時間に基づいて規定される幅のパルス信号を生
成する第2のゲート回路と、 を備え、 前記第1及び第2のゲート回路の出力に基づきパルス信
号を取り出し、さらに、 前記第1及び第2の回路手段がリセット動作する時に電
位をより速く確定するためのプリチャージ用トランジス
タ及びディスチャージ用トランジスタと、 を備えたパルス発生回路を含む、ことを特徴とする半導
体記憶装置。 - 【請求項2】入力信号の立ち上がりに対して第1のイン
バータゲートを介し遅延回路となり前記入力信号の立ち
下がりに対して前記第1のインバータゲートを介しリセ
ット回路として機能する第1の遅延回路と、 前記入力信号の立ち下がりに対し遅延回路となり前記入
力信号の立ち下がりに対して遅延回路として機能する第
2の遅延回路と、 前記第1及び第2の遅延回路の出力波形をそれぞれ波形
整形する波形整形回路と、 前記入力信号および前記入力信号に前記第1のインバー
タゲートを介した信号と、前記第1および第2の遅延回
路のそれぞれにより遅延された信号を入力とするある一
定の幅のパルスを発生されるための論理ゲートに加え
て、 前記第1および第2の遅延回路がリセット回路として動
作するときに、より素早く信号パスの電位を確定するた
めのディスチャージ用トランジスタ、及びプリチャージ
用トランジスタを備えたことを特徴とする半導体記憶装
置。 - 【請求項3】入力信号の立ち上がりに対し第1のインバ
ータゲートを介し遅延回路となり前記入力信号の立ち下
がりに対し前記第1のインバータゲートを介しリセット
回路となるゲートチャネル幅が小さい第1のpチャネル
トランジスタとゲートチャネル幅が大きい第1のnチャ
ネルトランジスタからなる第2のインバータゲートと、 一端が前記第2のインバータゲートの出力端に接続され
他端が接地電位に接続される第1のキャパシタと、から
なる第1の遅延回路と、 前記第1の遅延回路の出力端にドレイン端子が接続され
ゲート端子が前記第1のインバータゲートの出力端に接
続されソース端子が接地電位に接続される第1のディス
チャージ用トランジスタと、 前記入力信号の立ち下がりに対しリセット回路となり前
記入力信号の立ち上がりに対し遅延回路となるゲートチ
ャネル幅が小さい第2のpチャネルトランジスタとゲー
トチャネル幅が大きい第2のnチャネルトランジスタか
らなる第3のインバータゲートと、 一端が前記第3のインバータゲートの出力端に接続され
他端が接地電位に接続される第2のキャパシタと、から
なる第2の遅延回路と、 前記第2の遅延回路の出力端にドレイン端子が接続され
ゲート端子が前記入力信号に接続されソース端子が接地
電位に接続される第2のディスチャージ用トランジスタ
と、 前記第1及び第2の遅延回路の遅延波形をそれぞれ波形
整形する第4及び第5のインバータゲートと、 ゲート端子が前記入力信号に接続されドレイン端子が前
記第4のインバータゲートの出力端に接続されソース端
子が電源電位に接続される第1のプリチャージ用トラン
ジスタと、 ゲート端子が前記第1のインバータゲートの出力端に接
続されドレイン端子が前記第5のインバータゲートの出
力端に接続されソース端子が電源電位に接続される第2
のプリチャージ用トランジスタと、 前記入力信号と前記第1の遅延回路を介し前記第4のイ
ンバータゲートを入力とするある一定の幅のパルスを発
生させるための第1のNANDゲートと、 前記入力信号に前記第1のインバータゲートを介した信
号と前記第2の遅延回路を介し前記第5のインバータゲ
ートを入力とするある一定の幅のパルスを発生させるた
めの第2のNANDゲートと、 前記第1のNANDゲートと前記第2のNANDゲート
を入力とする第3のNANDゲートと、 を備えたことを特徴とする半導体記憶装置。
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