JPH09245153A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH09245153A JPH09245153A JP8048896A JP4889696A JPH09245153A JP H09245153 A JPH09245153 A JP H09245153A JP 8048896 A JP8048896 A JP 8048896A JP 4889696 A JP4889696 A JP 4889696A JP H09245153 A JPH09245153 A JP H09245153A
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Abstract
(57)【要約】
【課題】 複数のプロセッサを有する画像処理装置にお
いて、共有メモリへアクセスしてから各プロセッサに必
要な全てのデータを渡すまでの時間を短縮する。 【解決手段】 共有メモリ1と各プロセッサ20,21,2
2,23 との間に、データフォーマッタ5を設ける。デー
タフォーマッタ5は、共有メモリ1から読み出された画
素の色要素データをリードレジスタ6にラッチし、実行
すべき画像処理の内容に応じて、リードレジスタ6にラ
ッチした色要素データを各プロセッサ20,21,22,23
に対応して設けられたI/Fレジスタ80,81,82,83
に配分する。従って、共有メモリ1へのアクセスは1画
素については1回だけであり、共有メモリ1から読み出
した画素の色要素データを必要とするプロセッサに配分
するので、各プロセッサに対して演算に必要な全ての色
要素データを渡すまでの時間を従来より短縮することが
できる。
いて、共有メモリへアクセスしてから各プロセッサに必
要な全てのデータを渡すまでの時間を短縮する。 【解決手段】 共有メモリ1と各プロセッサ20,21,2
2,23 との間に、データフォーマッタ5を設ける。デー
タフォーマッタ5は、共有メモリ1から読み出された画
素の色要素データをリードレジスタ6にラッチし、実行
すべき画像処理の内容に応じて、リードレジスタ6にラ
ッチした色要素データを各プロセッサ20,21,22,23
に対応して設けられたI/Fレジスタ80,81,82,83
に配分する。従って、共有メモリ1へのアクセスは1画
素については1回だけであり、共有メモリ1から読み出
した画素の色要素データを必要とするプロセッサに配分
するので、各プロセッサに対して演算に必要な全ての色
要素データを渡すまでの時間を従来より短縮することが
できる。
Description
【0001】
【産業上の利用分野】本発明は、色変換、画素補間、画
像合成等の画像処理を行うための画像処理装置に係り、
特に、共有メモリに記憶されている画像データを短時間
でプロセッサに受け渡しできるようにした画像処理装置
に関する。
像合成等の画像処理を行うための画像処理装置に係り、
特に、共有メモリに記憶されている画像データを短時間
でプロセッサに受け渡しできるようにした画像処理装置
に関する。
【0002】
【従来の技術】種々の画像処理を行う画像処理装置の構
成として図14に示すような共有メモリ型のマルチプロ
セッサを備えることによって並列処理を行うものが知ら
れている。
成として図14に示すような共有メモリ型のマルチプロ
セッサを備えることによって並列処理を行うものが知ら
れている。
【0003】図14においては、画像データが記憶され
ている共有メモリ1と、画像処理を実行する4個のプロ
セッサ20,21,22,23 とがバス3を介して接続されて
おり、各プロセッサ20,21,22,23 は並列処理を行う
ようになされている。各プロセッサ20,21,22,23 に
はローカルメモリあるいはキャッシュメモリと称される
メモリ等の種々の周辺回路が設けられるのが通常である
が、図14においては省略している。以下、同様であ
る。
ている共有メモリ1と、画像処理を実行する4個のプロ
セッサ20,21,22,23 とがバス3を介して接続されて
おり、各プロセッサ20,21,22,23 は並列処理を行う
ようになされている。各プロセッサ20,21,22,23 に
はローカルメモリあるいはキャッシュメモリと称される
メモリ等の種々の周辺回路が設けられるのが通常である
が、図14においては省略している。以下、同様であ
る。
【0004】なお、以下においては共有メモリ1に記憶
されている画像データの各画素のデータは、赤(R)デ
ータ、緑(G)データ、青(B)データにダミー(D)
データが付された形態で記憶されているものとするが、
シアン(C)、マゼンタ(M)、イエロー(Y)、墨
(K)の形態であってもよいことは当然である。
されている画像データの各画素のデータは、赤(R)デ
ータ、緑(G)データ、青(B)データにダミー(D)
データが付された形態で記憶されているものとするが、
シアン(C)、マゼンタ(M)、イエロー(Y)、墨
(K)の形態であってもよいことは当然である。
【0005】また、R,G,B,Dの各色要素データは
それぞれ 8ビットとする。即ち、画像データの一つの画
素の色は合計32ビットで表現されている。更に、以下に
おいては、Pi(Ri,Gi,Bi,Di)は画素Pi の色要素
Rの値がRi 、色要素Gの値がGi 、色要素Bの値がB
i 、色要素Dの値がDi であることを示す。
それぞれ 8ビットとする。即ち、画像データの一つの画
素の色は合計32ビットで表現されている。更に、以下に
おいては、Pi(Ri,Gi,Bi,Di)は画素Pi の色要素
Rの値がRi 、色要素Gの値がGi 、色要素Bの値がB
i 、色要素Dの値がDi であることを示す。
【0006】さて、ここでは画像処理として色変換、画
素補間、画像合成の3種類を考えることにする。色変換
は共有メモリ1に記憶されている画像データの1画素の
データ(R,G,B,D) を取り込み、当該画素のデータ
の値を新たな値(R′,G′,B′,D′) に変更する処
理であり、種々の手法があるが、ここでは一次マスキン
グによって色変換の処理を行うものとする。
素補間、画像合成の3種類を考えることにする。色変換
は共有メモリ1に記憶されている画像データの1画素の
データ(R,G,B,D) を取り込み、当該画素のデータ
の値を新たな値(R′,G′,B′,D′) に変更する処
理であり、種々の手法があるが、ここでは一次マスキン
グによって色変換の処理を行うものとする。
【0007】即ち、ai(i=0,1,2,3),bi(i=0,1,2,3),
ci(i=0,1,2,3),di(i=0,1,2,3)を係数として次式の演
算が行われる。
ci(i=0,1,2,3),di(i=0,1,2,3)を係数として次式の演
算が行われる。
【0008】 R′=a0R+b0G+c0B+d0D …(1) G′=a1R+b1G+c1B+d1D …(2) B′=a2R+b2G+c2B+d2D …(3) D′=a3R+b3G+c3B+d3D …(4) 従って、図14の構成において、例えば、プロセッサ2
0 では(1) 式の演算を行い、プロセッサ21 では(2) 式
の演算を行い、プロセッサ22 では(3) 式の演算を行
い、プロセッサ23 では(4) 式の演算を行うようにし、
しかもこれらの演算を並行して行うようにすれば色変換
の処理を高速に行うことが可能となる。
0 では(1) 式の演算を行い、プロセッサ21 では(2) 式
の演算を行い、プロセッサ22 では(3) 式の演算を行
い、プロセッサ23 では(4) 式の演算を行うようにし、
しかもこれらの演算を並行して行うようにすれば色変換
の処理を高速に行うことが可能となる。
【0009】また、画素補間については次のようであ
る。画素補間は、複数の画素のデータから新たな一つの
画素のデータを求める処理であり、種々の処理がある
が、ここでは通常回転変倍と称されている処理を行うも
のとする。この回転変倍を行うための手法としてはいく
つかの手法があるが、ここではバイリニア補間法によっ
て回転変倍を行うものとする。
る。画素補間は、複数の画素のデータから新たな一つの
画素のデータを求める処理であり、種々の処理がある
が、ここでは通常回転変倍と称されている処理を行うも
のとする。この回転変倍を行うための手法としてはいく
つかの手法があるが、ここではバイリニア補間法によっ
て回転変倍を行うものとする。
【0010】バイリニア補間法は、図15に示すよう
に、共有メモリ1に記憶されている画像データの4つの
画素、P0(R0,G0,B0,D0)、P1(R1,G1,B1,
D1)、P2(R2,G2,B2,D2)、P3(R3,G3,B3,D
3)のデータに基づいて図中のPで示す位置における画
素の各色要素データ(R,G,B,D) を生成する処理で
ある。
に、共有メモリ1に記憶されている画像データの4つの
画素、P0(R0,G0,B0,D0)、P1(R1,G1,B1,
D1)、P2(R2,G2,B2,D2)、P3(R3,G3,B3,D
3)のデータに基づいて図中のPで示す位置における画
素の各色要素データ(R,G,B,D) を生成する処理で
ある。
【0011】そして、画素P0 と画素P1 の距離を正規
化したときの画素P0 と新たに生成される画素Pの横方
向の距離をx、画素P0 と画素P2 の距離を正規化した
ときの画素P0 と新たに生成される画素Pの縦方向の距
離をyとすると、新たに生成される画素Pの各色要素デ
ータ(R,G,B,D) は次式で求められる。
化したときの画素P0 と新たに生成される画素Pの横方
向の距離をx、画素P0 と画素P2 の距離を正規化した
ときの画素P0 と新たに生成される画素Pの縦方向の距
離をyとすると、新たに生成される画素Pの各色要素デ
ータ(R,G,B,D) は次式で求められる。
【0012】 R=(1-x)(1-y)R0+x(1-y)R1+(1-x)yR2+xyR3 …(5) G=(1-x)(1-y)G0+x(1-y)G1+(1-x)yG2+xyG3 …(6) B=(1-x)(1-y)B0+x(1-y)B1+(1-x)yB2+xyB3 …(7) D=(1-x)(1-y)D0+x(1-y)D1+(1-x)yD2+xyD3 …(8) 従って、図14の構成において、例えば、プロセッサ2
0 では(5) 式の演算を行い、プロセッサ21 では(6) 式
の演算を行い、プロセッサ22 では(7) 式の演算を行
い、プロセッサ23 では(8) 式の演算を行うようにし、
しかもこれらの演算を並行して行うようにすれば回転変
倍の処理を高速に行うことが可能となる。
0 では(5) 式の演算を行い、プロセッサ21 では(6) 式
の演算を行い、プロセッサ22 では(7) 式の演算を行
い、プロセッサ23 では(8) 式の演算を行うようにし、
しかもこれらの演算を並行して行うようにすれば回転変
倍の処理を高速に行うことが可能となる。
【0013】次に、画像合成についてであるが、ここで
は透かし合成の処理を行うものとすると、合成される二
つの画像の画素の色要素データをそれぞれ(R0,G0,B
0,D 0)、(R1,G1,B1,D1)としたとき、透かし合成
によって生成される新たな画素の色要素データ(R,G,
B,D) は次式で求められる。
は透かし合成の処理を行うものとすると、合成される二
つの画像の画素の色要素データをそれぞれ(R0,G0,B
0,D 0)、(R1,G1,B1,D1)としたとき、透かし合成
によって生成される新たな画素の色要素データ(R,G,
B,D) は次式で求められる。
【0014】R=(1-α)R0+αR1 …(9) G=(1-α)G0+αG1 …(10) B=(1-α)B0+αB1 …(11) D=(1-α)D0+αD1 …(12) ここで、αは 0≦α≦1 であり、当該画像合成処理を実
行するユーザによって予め設定されるパラメータであ
る。このパラメータαの値は画像全体で一定値の場合
と、各画素毎に設定される場合がある。特に、後者の場
合は通常αプレーンと称されている。
行するユーザによって予め設定されるパラメータであ
る。このパラメータαの値は画像全体で一定値の場合
と、各画素毎に設定される場合がある。特に、後者の場
合は通常αプレーンと称されている。
【0015】従って、図14の構成において、例えば、
プロセッサ20 では(9) 式の演算を行い、プロセッサ2
1 では(10)式の演算を行い、プロセッサ22 では(11)式
の演算を行い、プロセッサ23 では(12)式の演算を行う
ようにし、しかもこれらの演算を並行して行うようにす
れば画像合成の処理を高速に行うことが可能となる。
プロセッサ20 では(9) 式の演算を行い、プロセッサ2
1 では(10)式の演算を行い、プロセッサ22 では(11)式
の演算を行い、プロセッサ23 では(12)式の演算を行う
ようにし、しかもこれらの演算を並行して行うようにす
れば画像合成の処理を高速に行うことが可能となる。
【0016】
【発明が解決しようとする課題】しかしながら、図14
に示す構成の画像処理装置においては各プロセッサ20,
21,22,23 にそれぞれ必要な色要素データが渡ってし
まえば、上述したように並列処理によって高速に演算を
行うことが可能なのであるが、各プロセッサ20,21,2
2,23 がそれぞれ必要な色要素データを取り込むまでに
時間を要するので、各プロセッサ20,21,22,23 が高
性能なものであっても、画像処理装置全体として各プロ
セッサ20,21,22,23 の性能を十分に発揮させること
ができないものであった。
に示す構成の画像処理装置においては各プロセッサ20,
21,22,23 にそれぞれ必要な色要素データが渡ってし
まえば、上述したように並列処理によって高速に演算を
行うことが可能なのであるが、各プロセッサ20,21,2
2,23 がそれぞれ必要な色要素データを取り込むまでに
時間を要するので、各プロセッサ20,21,22,23 が高
性能なものであっても、画像処理装置全体として各プロ
セッサ20,21,22,23 の性能を十分に発揮させること
ができないものであった。
【0017】具体的には次のようである。まず、色変換
の場合について説明すると次のようである。(1) 〜(4)
式から明らかなように、色変換の処理を行う場合には全
てのプロセッサ20,21,22,23 は同じ色要素データ
(R,G,B,D) を用いる。
の場合について説明すると次のようである。(1) 〜(4)
式から明らかなように、色変換の処理を行う場合には全
てのプロセッサ20,21,22,23 は同じ色要素データ
(R,G,B,D) を用いる。
【0018】従って、各プロセッサ20,21,22,23 は
共有メモリ1中の色変換の処理の対象となっている画素
をアクセスする必要があるが、同時に同一画素をアクセ
スすることはできないので、プロセッサ20,21,22,2
3 は予め定められた順番で当該画素をアクセスすること
になり、各プロセッサ20,21,22,23 には必ず共有メ
モリ1にアクセスするための待ち時間が必要になり、画
像処理装置全体としてプロセッサの演算性能を十分に発
揮できないという問題があるのである。
共有メモリ1中の色変換の処理の対象となっている画素
をアクセスする必要があるが、同時に同一画素をアクセ
スすることはできないので、プロセッサ20,21,22,2
3 は予め定められた順番で当該画素をアクセスすること
になり、各プロセッサ20,21,22,23 には必ず共有メ
モリ1にアクセスするための待ち時間が必要になり、画
像処理装置全体としてプロセッサの演算性能を十分に発
揮できないという問題があるのである。
【0019】次に、画素補間の場合であるが、この場合
にはプロセッサ20 は処理の対象になっている4つの画
素の色要素データの中のRデータ成分R0,R1,R2,R3
のみが必要であるので、例えば各プロセッサ20,21,2
2,23 がこの順番に必要な色要素データを取り込むもの
とすれば、まずプロセッサ20 が共有メモリ1にアクセ
スして一つの画素P0 のデータ(R0,G0,B0,D0) を
取り込み、この中から演算に用いる色要素データR0 の
みを抽出し、次に共有メモリ1にアクセスして画素P1
のデータ(R1,G1,B1,D1) を取り込んで、この中か
ら演算に用いる色要素データR1 のみを抽出し、次に共
有メモリ1にアクセスして画素P2 のデータ(R2,G2,
B2,D2) を取り込んで、この中から演算に用いる色要
素データR2 のみを抽出し、更に共有メモリ1にアクセ
スして画素P3 のデータ(R3,G3,B3,D3) を取り込
んで、この中から演算に用いる色要素データR3 のみを
抽出する。
にはプロセッサ20 は処理の対象になっている4つの画
素の色要素データの中のRデータ成分R0,R1,R2,R3
のみが必要であるので、例えば各プロセッサ20,21,2
2,23 がこの順番に必要な色要素データを取り込むもの
とすれば、まずプロセッサ20 が共有メモリ1にアクセ
スして一つの画素P0 のデータ(R0,G0,B0,D0) を
取り込み、この中から演算に用いる色要素データR0 の
みを抽出し、次に共有メモリ1にアクセスして画素P1
のデータ(R1,G1,B1,D1) を取り込んで、この中か
ら演算に用いる色要素データR1 のみを抽出し、次に共
有メモリ1にアクセスして画素P2 のデータ(R2,G2,
B2,D2) を取り込んで、この中から演算に用いる色要
素データR2 のみを抽出し、更に共有メモリ1にアクセ
スして画素P3 のデータ(R3,G3,B3,D3) を取り込
んで、この中から演算に用いる色要素データR3 のみを
抽出する。
【0020】これによってプロセッサ20 は演算に必要
な色要素データを全て取り込めるのであるが、この間他
のプロセッサ21,22,23 は待ち状態になるので、画像
処理装置全体としてプロセッサの演算性能を十分に発揮
できないという問題があるばかりでなく、共有メモリ1
にアクセスして取り込んだデータの中から必要な色要素
データのみを抽出し、その他の色要素データは捨ててし
まうことになり、取り込んだデータの一部しか使用しな
いので効率が悪いという問題もある。
な色要素データを全て取り込めるのであるが、この間他
のプロセッサ21,22,23 は待ち状態になるので、画像
処理装置全体としてプロセッサの演算性能を十分に発揮
できないという問題があるばかりでなく、共有メモリ1
にアクセスして取り込んだデータの中から必要な色要素
データのみを抽出し、その他の色要素データは捨ててし
まうことになり、取り込んだデータの一部しか使用しな
いので効率が悪いという問題もある。
【0021】また、結果として4つのプロセッサ20,2
1,22,23 の各々に必要とする色要素データを全て渡す
のに、共有メモリ1を都合16回アクセスすることとな
り、画像処理装置全体として長いメモリアクセス時間を
要する。
1,22,23 の各々に必要とする色要素データを全て渡す
のに、共有メモリ1を都合16回アクセスすることとな
り、画像処理装置全体として長いメモリアクセス時間を
要する。
【0022】次に、画像合成の場合についてであるが、
上述したところから明らかなように、この場合にも画素
補間の場合と同様に、画像処理装置全体としてプロセッ
サの演算性能を十分に発揮できないばかりでなく、共有
メモリ1から取り込んだデータの中の一部のデータしか
使用しないので効率が悪いという問題がある。
上述したところから明らかなように、この場合にも画素
補間の場合と同様に、画像処理装置全体としてプロセッ
サの演算性能を十分に発揮できないばかりでなく、共有
メモリ1から取り込んだデータの中の一部のデータしか
使用しないので効率が悪いという問題がある。
【0023】本発明は、上記の課題を解決するものであ
って、各プロセッサに対して必要とする色要素データを
従来よりも短時間に、且つ効率よく受け渡すことができ
る画像処理装置を提供することを目的とするものであ
る。
って、各プロセッサに対して必要とする色要素データを
従来よりも短時間に、且つ効率よく受け渡すことができ
る画像処理装置を提供することを目的とするものであ
る。
【0024】
【課題を解決するための手段及び発明の効果】さて、上
記の問題点は図14に示す画像処理装置では、各プロセ
ッサ20,21,22,23 がそれぞれ別個に共有メモリ1を
アクセスすることにある。即ち、各プロセッサ20,21,
22,23 が別個に共有メモリ1をアクセスすることによ
って生じるバス3上での競合を避けるために共有メモリ
1へアクセスする順番を定めているのである。
記の問題点は図14に示す画像処理装置では、各プロセ
ッサ20,21,22,23 がそれぞれ別個に共有メモリ1を
アクセスすることにある。即ち、各プロセッサ20,21,
22,23 が別個に共有メモリ1をアクセスすることによ
って生じるバス3上での競合を避けるために共有メモリ
1へアクセスする順番を定めているのである。
【0025】これに対して、共有メモリ1へのアクセス
を1画素については1回だけとし、そのアクセスによっ
て共有メモリ1から読み出した画素の色要素データを一
旦ラッチし、その各色要素データを必要とするプロセッ
サにコピーまたは分配して渡すようにすれば、各プロセ
ッサ20,21,22,23 に対して演算に必要な全ての色要
素データを従来より短時間に渡すことができることにな
る。
を1画素については1回だけとし、そのアクセスによっ
て共有メモリ1から読み出した画素の色要素データを一
旦ラッチし、その各色要素データを必要とするプロセッ
サにコピーまたは分配して渡すようにすれば、各プロセ
ッサ20,21,22,23 に対して演算に必要な全ての色要
素データを従来より短時間に渡すことができることにな
る。
【0026】具体的には、色変換の場合には、共有メモ
リ1から処理の対象となる画素のデータ(R,G,B,
D) を取り込んでラッチし、そこから各プロセッサに
当該データ(R,G,B,D) をコピーして渡してやれ
ば、共有メモリ1へのアクセスは1回だけで済み、各プ
ロセッサの共有メモリ1へのアクセス競合による待ち時
間は解消されるので、プロセッサ20,21,22,23 が演
算に必要な色要素データを獲得するまでの時間を短縮
し、以て画像処理装置全体としてプロセッサの能力を最
大限に発揮させることができる。
リ1から処理の対象となる画素のデータ(R,G,B,
D) を取り込んでラッチし、そこから各プロセッサに
当該データ(R,G,B,D) をコピーして渡してやれ
ば、共有メモリ1へのアクセスは1回だけで済み、各プ
ロセッサの共有メモリ1へのアクセス競合による待ち時
間は解消されるので、プロセッサ20,21,22,23 が演
算に必要な色要素データを獲得するまでの時間を短縮
し、以て画像処理装置全体としてプロセッサの能力を最
大限に発揮させることができる。
【0027】また、画素補間の場合には、まず画素P0
のデータ(R0,G0,B0,D0) を取り込んで一旦ラッチ
し、そこからプロセッサ20 にはR0 を渡し、プロセッ
サ21 にはG0 を渡し、プロセッサ22 にはB0 を渡
し、プロセッサ23 にはD0 を渡すように分配する。以
下、P1,P2,P3 の画素についても同様に行えば、共有
メモリ1へのアクセスは必要な画素データ数と同じ都合
4回でよく、しかも共有メモリ1から取り込んでラッチ
してから各プロセッサ20,21,22,23 へそれぞれ必要
な色要素データを分配して渡すので、共有メモリ1への
アクセスの競合によるプロセッサの待ち時間は解消さ
れ、各プロセッサ20,21,22,23 に対して演算に必要
な色要素データを渡すまでの時間を従来よりも短縮する
ことができ、以て画像処理装置全体としてプロセッサの
能力を最大限に発揮させることができる。
のデータ(R0,G0,B0,D0) を取り込んで一旦ラッチ
し、そこからプロセッサ20 にはR0 を渡し、プロセッ
サ21 にはG0 を渡し、プロセッサ22 にはB0 を渡
し、プロセッサ23 にはD0 を渡すように分配する。以
下、P1,P2,P3 の画素についても同様に行えば、共有
メモリ1へのアクセスは必要な画素データ数と同じ都合
4回でよく、しかも共有メモリ1から取り込んでラッチ
してから各プロセッサ20,21,22,23 へそれぞれ必要
な色要素データを分配して渡すので、共有メモリ1への
アクセスの競合によるプロセッサの待ち時間は解消さ
れ、各プロセッサ20,21,22,23 に対して演算に必要
な色要素データを渡すまでの時間を従来よりも短縮する
ことができ、以て画像処理装置全体としてプロセッサの
能力を最大限に発揮させることができる。
【0028】また、このようにすれば従来のように取り
込んだ画素のデータのうち演算に必要ない色要素データ
を捨ててしまうということがなく、効率がよい。
込んだ画素のデータのうち演算に必要ない色要素データ
を捨ててしまうということがなく、効率がよい。
【0029】画像合成の場合についても同様である。即
ち、画像合成の場合は共有メモリ1に対して必要な画素
データ数と同じ2回アクセスするだけでよく、しかも共
有メモリ1から取り込んでラッチしてから各プロセッサ
20,21,22,23 へそれぞれ必要な色要素データを分配
して渡すので、共有メモリ1へのアクセスの競合による
プロセッサの待ち時間は解消され、各プロセッサ20,2
1,22,23 に対して演算に必要な色要素データを渡すま
での時間を従来よりも短縮することができ、以て画像処
理装置全体としてプロセッサの能力を最大限に発揮させ
ることができる。
ち、画像合成の場合は共有メモリ1に対して必要な画素
データ数と同じ2回アクセスするだけでよく、しかも共
有メモリ1から取り込んでラッチしてから各プロセッサ
20,21,22,23 へそれぞれ必要な色要素データを分配
して渡すので、共有メモリ1へのアクセスの競合による
プロセッサの待ち時間は解消され、各プロセッサ20,2
1,22,23 に対して演算に必要な色要素データを渡すま
での時間を従来よりも短縮することができ、以て画像処
理装置全体としてプロセッサの能力を最大限に発揮させ
ることができる。
【0030】また、このようにすれば従来のように取り
込んだ画素のデータのうち演算に必要ない色要素データ
を捨ててしまうということがなく、効率がよい。
込んだ画素のデータのうち演算に必要ない色要素データ
を捨ててしまうということがなく、効率がよい。
【0031】そこで、請求項1記載の画像処理装置は、
画像データを記憶するための共有メモリと、共有メモリ
からの画像データに基づいて、色変換、画素補間、画像
合成等の画像処理を並行して行う複数のプロセッサと、
共有メモリから画像データを読み出すためのアドレスを
発生するアドレス発生部と、共有メモリから読み出され
た画像データを取り込み、実行すべき画像処理の内容に
応じて取り込んだ画像データを所定のプロセッサに渡す
データ配分手段とを備えることを特徴とする。
画像データを記憶するための共有メモリと、共有メモリ
からの画像データに基づいて、色変換、画素補間、画像
合成等の画像処理を並行して行う複数のプロセッサと、
共有メモリから画像データを読み出すためのアドレスを
発生するアドレス発生部と、共有メモリから読み出され
た画像データを取り込み、実行すべき画像処理の内容に
応じて取り込んだ画像データを所定のプロセッサに渡す
データ配分手段とを備えることを特徴とする。
【0032】この構成によれば、共有メモリを読み出し
てから各プロセッサに対して演算に必要な全ての色要素
データを渡すまでの時間を短縮することができる。
てから各プロセッサに対して演算に必要な全ての色要素
データを渡すまでの時間を短縮することができる。
【0033】ここでデータ配分手段は、請求項2記載の
ように、共有メモリから読み出された1画素分の画像デ
ータを一旦記憶するリードレジスタと、各プロセッサに
対応して設けられ、対応するプロセッサで必要とするデ
ータをリードレジスタに記憶されている画像データの中
から選択するデータセレクタと、各プロセッサに対応し
て設けられ、対応するデータセレクタで選択されたデー
タを保持し、対応するプロセッサに供給するインターフ
ェースレジスタとを備えることを特徴とする。
ように、共有メモリから読み出された1画素分の画像デ
ータを一旦記憶するリードレジスタと、各プロセッサに
対応して設けられ、対応するプロセッサで必要とするデ
ータをリードレジスタに記憶されている画像データの中
から選択するデータセレクタと、各プロセッサに対応し
て設けられ、対応するデータセレクタで選択されたデー
タを保持し、対応するプロセッサに供給するインターフ
ェースレジスタとを備えることを特徴とする。
【0034】そしてこのとき、データセレクタに記憶さ
れた画像データは、請求項3記載のように、実行すべき
画像処理が色変換の場合には当該画像処理を実行する全
てのプロセッサに対応するインターフェースレジスタに
そのまま全部コピーされ、実行すべき画像処理が画素補
間の場合及び画像合成の場合には当該画像処理を実行す
る各プロセッサのインターフェースレジスタに対して、
当該画像データの中の必要なデータのみが分配される。
れた画像データは、請求項3記載のように、実行すべき
画像処理が色変換の場合には当該画像処理を実行する全
てのプロセッサに対応するインターフェースレジスタに
そのまま全部コピーされ、実行すべき画像処理が画素補
間の場合及び画像合成の場合には当該画像処理を実行す
る各プロセッサのインターフェースレジスタに対して、
当該画像データの中の必要なデータのみが分配される。
【0035】これによって、共有メモリから読み出され
た画像データは無駄無く演算に利用されることになる。
た画像データは無駄無く演算に利用されることになる。
【0036】また、請求項4記載のように、各インター
フェースレジスタには、対応するプロセッサに供給すべ
き必要なデータが全て書き込まれた場合に所定の値とな
され、当該データがプロセッサによって読み込まれた場
合にはリセットされるリードフラグが設定される。
フェースレジスタには、対応するプロセッサに供給すべ
き必要なデータが全て書き込まれた場合に所定の値とな
され、当該データがプロセッサによって読み込まれた場
合にはリセットされるリードフラグが設定される。
【0037】以上の構成によって所期の目的は達成でき
るのであるが、請求項5記載のようにインターフェース
レジスタをダブルバッファで構成すれば、各プロセッサ
に必要なデータを渡すまでの時間をより短縮することが
でき、更には請求項6記載のように共有メモリをマルチ
ポートメモリで構成することによっても各プロセッサに
必要なデータを渡すまでの時間を短縮することができ
る。
るのであるが、請求項5記載のようにインターフェース
レジスタをダブルバッファで構成すれば、各プロセッサ
に必要なデータを渡すまでの時間をより短縮することが
でき、更には請求項6記載のように共有メモリをマルチ
ポートメモリで構成することによっても各プロセッサに
必要なデータを渡すまでの時間を短縮することができ
る。
【0038】
【発明の実施の形態】以下、図面を参照しつつ発明の実
施の形態について説明する。図1は本発明に係る画像処
理装置の概略の構成を示す図であり、図中、4はアドレ
ス発生部、5はデータフォーマッタ、6はリードレジス
タ、70,71,72,73 はデータセレクタ、80,81,82,
83 はインターフェースレジスタ(以下、I/Fレジス
タと称す)、9はライトレジスタ、10は制御部を示
す。なお、図14に示すものと同等なものについては同
一の符号を付す。
施の形態について説明する。図1は本発明に係る画像処
理装置の概略の構成を示す図であり、図中、4はアドレ
ス発生部、5はデータフォーマッタ、6はリードレジス
タ、70,71,72,73 はデータセレクタ、80,81,82,
83 はインターフェースレジスタ(以下、I/Fレジス
タと称す)、9はライトレジスタ、10は制御部を示
す。なお、図14に示すものと同等なものについては同
一の符号を付す。
【0039】アドレス発生部4は、共有メモリ1から画
像データを読み出す場合のアドレス、及び画像データを
共有メモリ1へ書き込む場合のアドレスを発生する。
像データを読み出す場合のアドレス、及び画像データを
共有メモリ1へ書き込む場合のアドレスを発生する。
【0040】アドレス発生部4で発生するアドレスは画
像データがどのような形態で共有メモリ1に格納されて
いるか等の種々の条件によって異なり、しかもアドレス
発生部4でどのようにして読み出し画素のアドレスを発
生するかは本発明においては本質的な事項ではないが、
一般的に説明すると概略次のようである。
像データがどのような形態で共有メモリ1に格納されて
いるか等の種々の条件によって異なり、しかもアドレス
発生部4でどのようにして読み出し画素のアドレスを発
生するかは本発明においては本質的な事項ではないが、
一般的に説明すると概略次のようである。
【0041】まず、色変換の場合には一つの画素のデー
タを読み出せばよいので、下記の式によって読み出しア
ドレスを演算すればよい。
タを読み出せばよいので、下記の式によって読み出しア
ドレスを演算すればよい。
【0042】 読み出しアドレス=先頭アドレス+水平画素数×ステップ +ライン数×ラインステップ …(13) これは画像合成の場合についても同様である。なぜな
ら、画像合成を行う場合には二つの画素のデータが必要
になるのであるが、まず第1の画像から一つの画素のデ
ータを読み出し、次に第2の画像から一つの画素のデー
タを読み出せばよいので、それぞれの画像からは上記の
(13)式で演算したアドレスを発生させればよいからであ
る。
ら、画像合成を行う場合には二つの画素のデータが必要
になるのであるが、まず第1の画像から一つの画素のデ
ータを読み出し、次に第2の画像から一つの画素のデー
タを読み出せばよいので、それぞれの画像からは上記の
(13)式で演算したアドレスを発生させればよいからであ
る。
【0043】次に、画素補間の場合については次のよう
である。上述したように、ここではバイリニア補間法に
よる回転変倍を行うのであるが、いま図16Aのように
XY座標で表される原画像空間にある画像を回転して、
図16Bに示すようにUV座標で表される出力画像空間
に出力するものとすると、図16Bの出力画素P′の位
置は出力画像空間UV内に定められたサンプル格子点に
一致しなければならない。即ち、出力画素P′は例えば
整数で表される座標の位置にならなければならない。
である。上述したように、ここではバイリニア補間法に
よる回転変倍を行うのであるが、いま図16Aのように
XY座標で表される原画像空間にある画像を回転して、
図16Bに示すようにUV座標で表される出力画像空間
に出力するものとすると、図16Bの出力画素P′の位
置は出力画像空間UV内に定められたサンプル格子点に
一致しなければならない。即ち、出力画素P′は例えば
整数で表される座標の位置にならなければならない。
【0044】そのために、この出力画素P′と対応する
原画像空間XY内の点Pの座標は一般的には原画像のサ
ンプリング位置、例えば座標が整数値で表される位置か
ら外れたものとなる。
原画像空間XY内の点Pの座標は一般的には原画像のサ
ンプリング位置、例えば座標が整数値で表される位置か
ら外れたものとなる。
【0045】従って、出力画素P′を求めるには、原画
像空間XY内で点Pの周辺画素からPの各色要素の値を
決定することが必要となる。
像空間XY内で点Pの周辺画素からPの各色要素の値を
決定することが必要となる。
【0046】ところで、原画像空間XYでの画素Pの座
標(X,Y)と、出力画像空間UVでの画素P′の座標
(U,V)の関係は次式で表される。
標(X,Y)と、出力画像空間UVでの画素P′の座標
(U,V)の関係は次式で表される。
【0047】 X=AU+BV+E …(14) Y=CU+DV+F …(15) ここで、A,B,C,D,E,Fは定数である。
【0048】さて、出力画像空間UVでの一つの走査線
に着目すると、Vは整数の定数、Uは整数値n(=0,1,
2, …)と仮定できるので、(14)、(15)式はそれぞれ次
式のように書けることになる。
に着目すると、Vは整数の定数、Uは整数値n(=0,1,
2, …)と仮定できるので、(14)、(15)式はそれぞれ次
式のように書けることになる。
【0049】Xn =A・n+(BV+E) …(16) Yn =C・n+(DV+F) …(17) ここで、BV+E及びDV+Fは定数となることは上述
したところから明らかであるが、A,B,C,D,E,
Fは実際には小数部を有する実数であるので、Xn ,Y
n も小数部を有する実数となる。
したところから明らかであるが、A,B,C,D,E,
Fは実際には小数部を有する実数であるので、Xn ,Y
n も小数部を有する実数となる。
【0050】そこで、Xn ,Yn の整数部、即ち原画像
空間XY内でサンプリング位置に一致する部分をX,Y
と大文字で表し、小数部をx,yと小文字で表すことに
すると、出力画像空間UVのサンプル格子点に一致した
画素P′は原画像空間XYのP点を囲む周辺の4点のサ
ンプル画素値からx,yを用いて補間することができる
ことになる。
空間XY内でサンプリング位置に一致する部分をX,Y
と大文字で表し、小数部をx,yと小文字で表すことに
すると、出力画像空間UVのサンプル格子点に一致した
画素P′は原画像空間XYのP点を囲む周辺の4点のサ
ンプル画素値からx,yを用いて補間することができる
ことになる。
【0051】これがバイリニア補間法であるが、以上の
ことからXn ,Yn は次式のような差分方程式で計算で
きることが分かる。
ことからXn ,Yn は次式のような差分方程式で計算で
きることが分かる。
【0052】 Xn =Xn-1 +A X0 =BV+E …(18) Yn =Yn-1 +C Y0 =DV+F …(19) 従って、原画像空間XY内のP0,P1,P2,P3 の4個の
画素を読み出すものとすると、まず、画素P0 の読み出
しアドレスを、 読み出しアドレス=先頭アドレス+X×ステップ +Y×ラインステップ …(20) で求め、残りの画素P1,P2,P3 については(20)式に画
素P0 からのアドレスのオフセット分を加算して求めれ
ばよいことが分かる。
画素を読み出すものとすると、まず、画素P0 の読み出
しアドレスを、 読み出しアドレス=先頭アドレス+X×ステップ +Y×ラインステップ …(20) で求め、残りの画素P1,P2,P3 については(20)式に画
素P0 からのアドレスのオフセット分を加算して求めれ
ばよいことが分かる。
【0053】このようにアドレス発生部4は、画素補間
の場合には(20)式に基づく演算を行って読み出し画素の
アドレスを求め、共有メモリ1に供給すると共に、図1
に示すように小数部x,yを各I/Fレジスタ80,81,
82,83 に供給する。そしてこの小数部x,yは、各プ
ロセッサ20,21,22,23 において(5) 〜(8) 式の画素
補間の演算を行う際に用いられることになる。
の場合には(20)式に基づく演算を行って読み出し画素の
アドレスを求め、共有メモリ1に供給すると共に、図1
に示すように小数部x,yを各I/Fレジスタ80,81,
82,83 に供給する。そしてこの小数部x,yは、各プ
ロセッサ20,21,22,23 において(5) 〜(8) 式の画素
補間の演算を行う際に用いられることになる。
【0054】以上、アドレス発生部4について説明した
が、次にデータフォーマッタ5について説明する。この
データフォーマッタ5は本発明の特徴とするところのも
のであり、請求項に記載したデータ配分手段に相当する
ものである。
が、次にデータフォーマッタ5について説明する。この
データフォーマッタ5は本発明の特徴とするところのも
のであり、請求項に記載したデータ配分手段に相当する
ものである。
【0055】データフォーマッタ5は、図1に示すよう
に、リードレジスタ6、各プロセッサ20,21,22,23
に対応したデータセレクタ70,71,72,73 とI/Fレ
ジスタ80,81,82,83 、ライトレジスタ9、制御部1
0を備えている。
に、リードレジスタ6、各プロセッサ20,21,22,23
に対応したデータセレクタ70,71,72,73 とI/Fレ
ジスタ80,81,82,83 、ライトレジスタ9、制御部1
0を備えている。
【0056】リードレジスタ6は、少なくとも共有メモ
リ1から読み出された1画素のデータを一旦格納するも
のであり、従ってこのリードレジスタ6のメモリ容量は
32ビットである。
リ1から読み出された1画素のデータを一旦格納するも
のであり、従ってこのリードレジスタ6のメモリ容量は
32ビットである。
【0057】データセレクタ70 は、リードレジスタ6
に格納された画素のデータのどのビットをI/Fレジス
タ80 のどの部分に書き込むかを選択するものであり、
この選択は制御部10からのセレクト信号 SELの値によ
って決定される。その他のデータセレクタ71,72,73
についても同様である。
に格納された画素のデータのどのビットをI/Fレジス
タ80 のどの部分に書き込むかを選択するものであり、
この選択は制御部10からのセレクト信号 SELの値によ
って決定される。その他のデータセレクタ71,72,73
についても同様である。
【0058】I/Fレジスタ80 はプロセッサ20 に渡
す色要素データが書き込まれるレジスタである。
す色要素データが書き込まれるレジスタである。
【0059】ライトレジスタ9は各プロセッサ20,21,
22,23 が生成した新たな画素のデータを共有メモリ1
に書き込むに際して、一旦当該データをラッチするため
のものである。共有メモリ1に書き込む際の書き込みア
ドレスはアドレス発生部4で生成される。なお、これら
については本発明において本質的な事項ではないので説
明は省略する。制御部10はデータフォーマッタ5の各
部の動作を制御するためのものである。
22,23 が生成した新たな画素のデータを共有メモリ1
に書き込むに際して、一旦当該データをラッチするため
のものである。共有メモリ1に書き込む際の書き込みア
ドレスはアドレス発生部4で生成される。なお、これら
については本発明において本質的な事項ではないので説
明は省略する。制御部10はデータフォーマッタ5の各
部の動作を制御するためのものである。
【0060】以上がこの画像処理装置の概略の構成であ
るが、次に、各プロセッサ20,21,22,23 の系統毎に
詳細な構成を図2〜図5に示す。なお、図2〜図5にお
いては対応するものについては同一の符号を付してい
る。
るが、次に、各プロセッサ20,21,22,23 の系統毎に
詳細な構成を図2〜図5に示す。なお、図2〜図5にお
いては対応するものについては同一の符号を付してい
る。
【0061】図2はプロセッサ20 の系統の構成を示す
図であり、図中、11〜14はバス、15〜18はセレ
クタ、19〜21はレジスタ、22〜24はリードフラ
グを示す。
図であり、図中、11〜14はバス、15〜18はセレ
クタ、19〜21はレジスタ、22〜24はリードフラ
グを示す。
【0062】リードレジスタ6は32ビットのレジスタで
あり、図に示すようにA,B,C,Dの4つの部分に分
割されている。これらA,B,C,Dの部分は全て 8ビ
ットであり、それぞれ、バス11、バス12、バス1
3、バス14にラッチしたデータを出力する。なお、バ
ス11〜14のバス幅は全て 8ビットである。
あり、図に示すようにA,B,C,Dの4つの部分に分
割されている。これらA,B,C,Dの部分は全て 8ビ
ットであり、それぞれ、バス11、バス12、バス1
3、バス14にラッチしたデータを出力する。なお、バ
ス11〜14のバス幅は全て 8ビットである。
【0063】データセレクタ70 は4個のセレクタ1
5、16、17、18で構成されている。これらのセレ
クタ15〜18には制御部10からセレクト信号 SELが
供給され、SEL = 0の場合には「0」側に入力されたデ
ータが選択され、SEL = 1の場合には「1」側に入力さ
れたデータが選択されるようになされている。
5、16、17、18で構成されている。これらのセレ
クタ15〜18には制御部10からセレクト信号 SELが
供給され、SEL = 0の場合には「0」側に入力されたデ
ータが選択され、SEL = 1の場合には「1」側に入力さ
れたデータが選択されるようになされている。
【0064】このプロセッサ20 の系統では全てのセレ
クタ15〜18の「1」側はバス11に接続されてお
り、またセレクタ15の「0」側はバス11に、セレク
タ16の「0」側はバス12に、セレクタ17の「0」側
はバス13に、セレクタ18の「0」側はバス14にそ
れぞれ接続されている。
クタ15〜18の「1」側はバス11に接続されてお
り、またセレクタ15の「0」側はバス11に、セレク
タ16の「0」側はバス12に、セレクタ17の「0」側
はバス13に、セレクタ18の「0」側はバス14にそ
れぞれ接続されている。
【0065】I/Fレジスタ80 は、レジスタ19、2
0、21で構成されている。これらのレジスタ19〜2
1へのデータの書き込みは制御部10からのラッチイネ
ーブル信号LEによって行われる。また、これらのレジス
タ19〜21にはリードフラグ22、23、24が設定
されている。
0、21で構成されている。これらのレジスタ19〜2
1へのデータの書き込みは制御部10からのラッチイネ
ーブル信号LEによって行われる。また、これらのレジス
タ19〜21にはリードフラグ22、23、24が設定
されている。
【0066】レジスタ19は画素補間が行われる場合に
アドレス発生部4から生成されるx,yのデータをラッ
チするものであり、図のようにX,Yの2つの部分に分
割され、制御部10からのラッチイネーブル信号LEによ
ってそれぞれの部分が別々のタイミングでデータをラッ
チできるようになされている。ここではxデータ、yデ
ータはそれぞれレジスタ19のXの部分、Yの部分に書
き込まれるものとする。また、xデータ、yデータはそ
れぞれ 8ビットであるとする。
アドレス発生部4から生成されるx,yのデータをラッ
チするものであり、図のようにX,Yの2つの部分に分
割され、制御部10からのラッチイネーブル信号LEによ
ってそれぞれの部分が別々のタイミングでデータをラッ
チできるようになされている。ここではxデータ、yデ
ータはそれぞれレジスタ19のXの部分、Yの部分に書
き込まれるものとする。また、xデータ、yデータはそ
れぞれ 8ビットであるとする。
【0067】レジスタ20にはセレクタ15〜18で選
択されたデータが書き込まれる。このレジスタ20は図
のようにa,b,c,dの4つの部分に分割され、制御
部10からのラッチイネーブル信号LEによってそれぞれ
の部分が別々のタイミングでデータをラッチできるよう
になされている。これらa,b,c,dの部分は全て8
ビットである。
択されたデータが書き込まれる。このレジスタ20は図
のようにa,b,c,dの4つの部分に分割され、制御
部10からのラッチイネーブル信号LEによってそれぞれ
の部分が別々のタイミングでデータをラッチできるよう
になされている。これらa,b,c,dの部分は全て8
ビットである。
【0068】レジスタ21も同様であり、セレクタ15
〜18で選択されたデータが書き込まれるが、図のよう
にe,f,g,hの4つの部分に分割され、制御部10
からのラッチイネーブル信号LEによってそれぞれの部分
が別々のタイミングでデータをラッチできるようになさ
れている。これらe,f,g,hの部分は全て 8ビット
である。
〜18で選択されたデータが書き込まれるが、図のよう
にe,f,g,hの4つの部分に分割され、制御部10
からのラッチイネーブル信号LEによってそれぞれの部分
が別々のタイミングでデータをラッチできるようになさ
れている。これらe,f,g,hの部分は全て 8ビット
である。
【0069】レジスタ19〜21にプロセッサ20 に渡
すべきデータが全て揃うと制御部10はリードフラグRF
22〜24を「1」とする。そしてリードフラグ22〜
24に「1」が立つとプロセッサ20 はレジスタ19〜
21にラッチされているデータを読み取ると共に、デー
タを読み取ったことを示すためにリードフラグRF22〜
24を「0」に戻す。そして、プロセッサ20 は読み取
ったデータを用いて所定の演算を行う。
すべきデータが全て揃うと制御部10はリードフラグRF
22〜24を「1」とする。そしてリードフラグ22〜
24に「1」が立つとプロセッサ20 はレジスタ19〜
21にラッチされているデータを読み取ると共に、デー
タを読み取ったことを示すためにリードフラグRF22〜
24を「0」に戻す。そして、プロセッサ20 は読み取
ったデータを用いて所定の演算を行う。
【0070】図3はプロセッサ21 の系統の構成を示す
図であるが、図2とはセレクタ15〜18とバス11〜
14の接続が異なるだけである。即ち、このプロセッサ
21の系統では全てのセレクタ15〜18の「1」側はバ
ス12に接続されており、またセレクタ15の「0」側
はバス11に、セレクタ16の「0」側はバス12に、
セレクタ17の「0」側はバス13に、セレクタ18の
「0」側はバス14にそれぞれ接続されている。
図であるが、図2とはセレクタ15〜18とバス11〜
14の接続が異なるだけである。即ち、このプロセッサ
21の系統では全てのセレクタ15〜18の「1」側はバ
ス12に接続されており、またセレクタ15の「0」側
はバス11に、セレクタ16の「0」側はバス12に、
セレクタ17の「0」側はバス13に、セレクタ18の
「0」側はバス14にそれぞれ接続されている。
【0071】また、図4はプロセッサ22 の系統の構成
を示す図であるが、図2、図3とはセレクタ15〜18
とバス11〜14の接続が異なるだけである。即ち、こ
のプロセッサ22 の系統では全てのセレクタ15〜18
の「1」側はバス13に接続されており、またセレクタ
15の「0」側はバス11に、セレクタ16の「0」側は
バス12に、セレクタ17の「0」側はバス13に、セ
レクタ18の「0」側はバス14にそれぞれ接続されて
いる。
を示す図であるが、図2、図3とはセレクタ15〜18
とバス11〜14の接続が異なるだけである。即ち、こ
のプロセッサ22 の系統では全てのセレクタ15〜18
の「1」側はバス13に接続されており、またセレクタ
15の「0」側はバス11に、セレクタ16の「0」側は
バス12に、セレクタ17の「0」側はバス13に、セ
レクタ18の「0」側はバス14にそれぞれ接続されて
いる。
【0072】同様に、図5はプロセッサ23 の系統の構
成を示す図であるが、図2、図3、図4とはセレクタ1
5〜18とバス11〜14の接続が異なるだけである。
即ち、このプロセッサ23 の系統では全てのセレクタ1
5〜18の「1」側はバス14に接続されており、また
セレクタ15の「0」側はバス11に、セレクタ16の
「0」側はバス12に、セレクタ17の「0」側はバス1
3に、セレクタ18の「0」側はバス14にそれぞれ接
続されている。
成を示す図であるが、図2、図3、図4とはセレクタ1
5〜18とバス11〜14の接続が異なるだけである。
即ち、このプロセッサ23 の系統では全てのセレクタ1
5〜18の「1」側はバス14に接続されており、また
セレクタ15の「0」側はバス11に、セレクタ16の
「0」側はバス12に、セレクタ17の「0」側はバス1
3に、セレクタ18の「0」側はバス14にそれぞれ接
続されている。
【0073】以上がデータフォーマッタ5の詳細な構成
であるが、次に、当該画像処理装置の動作について各処
理の場合について説明する。
であるが、次に、当該画像処理装置の動作について各処
理の場合について説明する。
【0074】まず、色変換の場合については次のようで
ある。図1に図示しない入力手段によって色変換の処理
及び画像が選択され、処理の開始が指示されると、プロ
セッサ20,21,22,23 及びデータフォーマッタ5の制
御部10に色変換の処理が指示された旨が通知され、動
作が開始される。
ある。図1に図示しない入力手段によって色変換の処理
及び画像が選択され、処理の開始が指示されると、プロ
セッサ20,21,22,23 及びデータフォーマッタ5の制
御部10に色変換の処理が指示された旨が通知され、動
作が開始される。
【0075】さて、いまアドレス発生部4が選択された
画像の一つの画素のアドレスを生成して共有メモリ1に
供給したとすると、共有メモリ1からは当該アドレスに
記憶されている画素の4つの色要素データが読み出さ
れ、リードレジスタ6にラッチされる。
画像の一つの画素のアドレスを生成して共有メモリ1に
供給したとすると、共有メモリ1からは当該アドレスに
記憶されている画素の4つの色要素データが読み出さ
れ、リードレジスタ6にラッチされる。
【0076】そして、いま、この画素をP0 とし、色要
素データを(R0,G0,B0,D0 )とし、R0 データはリ
ードレジスタ6のAの部分にラッチされ、G0 データは
リードレジスタ6のBの部分にラッチされ、B0 データ
はリードレジスタ6のCの部分にラッチされ、D0 デー
タはリードレジスタ6のDの部分にラッチされるものと
する。
素データを(R0,G0,B0,D0 )とし、R0 データはリ
ードレジスタ6のAの部分にラッチされ、G0 データは
リードレジスタ6のBの部分にラッチされ、B0 データ
はリードレジスタ6のCの部分にラッチされ、D0 デー
タはリードレジスタ6のDの部分にラッチされるものと
する。
【0077】このとき、制御部10はセレクタ15〜1
8に対してセレクト信号SEL を供給するが、色変換の場
合には制御部10は SEL=0 とするように設定されてい
る。従って、セレクタ15からはバス11上の色要素デ
ータ、即ちR0 データが出力され、セレクタ16からは
バス12上の色要素データ、即ちG0 データが出力さ
れ、セレクタ17からはバス13上の色要素データ、即
ちB0 データが出力され、セレクタ18からはバス14
上の色要素データ、即ちD0 データが出力されることに
なる。
8に対してセレクト信号SEL を供給するが、色変換の場
合には制御部10は SEL=0 とするように設定されてい
る。従って、セレクタ15からはバス11上の色要素デ
ータ、即ちR0 データが出力され、セレクタ16からは
バス12上の色要素データ、即ちG0 データが出力さ
れ、セレクタ17からはバス13上の色要素データ、即
ちB0 データが出力され、セレクタ18からはバス14
上の色要素データ、即ちD0 データが出力されることに
なる。
【0078】次に、制御部10は、次のクロックのタイ
ミングでレジスタ20に対してのみラッチイネーブル信
号LEを供給する。これによって図6(B)に示すよう
に、レジスタ20のaの部分にはR0 データがラッチさ
れ、bの部分にはG0 データがラッチされ、cの部分に
はB0 データがラッチされ、dの部分にはD0 がラッチ
されることになる。なお、図6(A)はこのときのレジ
スタ19の内容を示す図であり、xの部分もyの部分も
全て 0となっている。同様に図6(C)はこのときのレ
ジスタ21の内容を示す図であり、e,f,g,hの全
ての部分が 0となっている。
ミングでレジスタ20に対してのみラッチイネーブル信
号LEを供給する。これによって図6(B)に示すよう
に、レジスタ20のaの部分にはR0 データがラッチさ
れ、bの部分にはG0 データがラッチされ、cの部分に
はB0 データがラッチされ、dの部分にはD0 がラッチ
されることになる。なお、図6(A)はこのときのレジ
スタ19の内容を示す図であり、xの部分もyの部分も
全て 0となっている。同様に図6(C)はこのときのレ
ジスタ21の内容を示す図であり、e,f,g,hの全
ての部分が 0となっている。
【0079】これで色変換を行うに際して必要な色要素
データが全てレジスタ20にラッチされたので、制御部
10は同じクロックのタイミングでレジスタ20のリー
ドフラグRF23を「1」とする。
データが全てレジスタ20にラッチされたので、制御部
10は同じクロックのタイミングでレジスタ20のリー
ドフラグRF23を「1」とする。
【0080】リードフラグRF23に「1」が立つと、プ
ロセッサ20 は当該レジスタ20にラッチされている全
ての色要素データを読み込むと共に、リードフラグRF2
3を「0」に戻す。
ロセッサ20 は当該レジスタ20にラッチされている全
ての色要素データを読み込むと共に、リードフラグRF2
3を「0」に戻す。
【0081】このようにしてR0,G0,B0,D0 の全ての
色要素データを取り込むと、プロセッサ20 は上記(1)
式の演算を行って当該画素の新たな色要素データR′を
生成し、その色要素データR′をライトレジスタ9の所
定の領域に書き込む。なお、(1) 式の演算に用いる係数
a0,b0,c0,d0 は予めプロセッサ20 に設定されてい
ることは当然である。
色要素データを取り込むと、プロセッサ20 は上記(1)
式の演算を行って当該画素の新たな色要素データR′を
生成し、その色要素データR′をライトレジスタ9の所
定の領域に書き込む。なお、(1) 式の演算に用いる係数
a0,b0,c0,d0 は予めプロセッサ20 に設定されてい
ることは当然である。
【0082】以上、プロセッサ20 の系統の動作につい
て説明したが、他のプロセッサ21,22,23 の系統でも
同じ動作が行われる。従って、プロセッサ21 では当該
画素の新たな色要素データG′が生成され、プロセッサ
22 では当該画素の新たな色要素データB′が生成さ
れ、プロセッサ23 では当該画素の新たな色要素データ
D′が生成される。そして、それらの色要素データ
G′,B′,D′はそれぞれライトレジスタ9の所定の
領域に書き込まれ、更にライトレジスタ9から共有メモ
リ1に書き込まれることになる。
て説明したが、他のプロセッサ21,22,23 の系統でも
同じ動作が行われる。従って、プロセッサ21 では当該
画素の新たな色要素データG′が生成され、プロセッサ
22 では当該画素の新たな色要素データB′が生成さ
れ、プロセッサ23 では当該画素の新たな色要素データ
D′が生成される。そして、それらの色要素データ
G′,B′,D′はそれぞれライトレジスタ9の所定の
領域に書き込まれ、更にライトレジスタ9から共有メモ
リ1に書き込まれることになる。
【0083】このときの共有メモリ1への書き込む場合
のアドレスはアドレス発生部4で生成されるが、このと
きのアドレスは当該色変換の処理の対象となった画素P
0 と同じアドレスであってもよく、別のアドレスであっ
てもよい。なお、ライトレジスタ9から共有メモリ1へ
の書き込みについては本発明において本質的な事項では
ないので詳細な説明は省略する。
のアドレスはアドレス発生部4で生成されるが、このと
きのアドレスは当該色変換の処理の対象となった画素P
0 と同じアドレスであってもよく、別のアドレスであっ
てもよい。なお、ライトレジスタ9から共有メモリ1へ
の書き込みについては本発明において本質的な事項では
ないので詳細な説明は省略する。
【0084】また、制御部10は、全てのプロセッサ2
0,21,22,23 の系統のリードフラグRF23が「0」に
戻されたことを認識すると、アドレス発生部4に対して
当該画素のデータに関する処理が終了したことを通知す
る。これによってアドレス発生部4は次の画素を読み出
すためのアドレスを生成して共有メモリ1に供給する。
0,21,22,23 の系統のリードフラグRF23が「0」に
戻されたことを認識すると、アドレス発生部4に対して
当該画素のデータに関する処理が終了したことを通知す
る。これによってアドレス発生部4は次の画素を読み出
すためのアドレスを生成して共有メモリ1に供給する。
【0085】以上のようであるので、この画像処理装置
によれば、共有メモリ1からの画素の色要素データの読
み出しは1回だけであり、読み出された色要素データは
各プロセッサ20,21,22,23 の系統のレジスタ20に
同時にコピーされるので共有メモリ1へのアクセスの競
合によるプロセッサの待ち時間は解消され、共有メモリ
1へのアクセスから各プロセッサ20,21,22,23 に必
要な全てのデータを渡すまでの時間を従来よりも大幅に
短縮することができる。
によれば、共有メモリ1からの画素の色要素データの読
み出しは1回だけであり、読み出された色要素データは
各プロセッサ20,21,22,23 の系統のレジスタ20に
同時にコピーされるので共有メモリ1へのアクセスの競
合によるプロセッサの待ち時間は解消され、共有メモリ
1へのアクセスから各プロセッサ20,21,22,23 に必
要な全てのデータを渡すまでの時間を従来よりも大幅に
短縮することができる。
【0086】次に、画像合成の場合の動作について説明
する。なお、ここでは第1の画像の画素の色要素データ
をP0(R0,G0,B0,D0 )とし、第2の画像の画素の
色要素データをP1(R1,G1,B1,D1 )とする。
する。なお、ここでは第1の画像の画素の色要素データ
をP0(R0,G0,B0,D0 )とし、第2の画像の画素の
色要素データをP1(R1,G1,B1,D1 )とする。
【0087】図1に図示しない入力手段によって画像合
成の処理及び対象となる画像が選択され、処理の開始が
指示されると、プロセッサ20,21,22,23 及びデータ
フォーマッタ5の制御部10に画像合成の処理が指示さ
れた旨が通知され、動作が開始される。
成の処理及び対象となる画像が選択され、処理の開始が
指示されると、プロセッサ20,21,22,23 及びデータ
フォーマッタ5の制御部10に画像合成の処理が指示さ
れた旨が通知され、動作が開始される。
【0088】まず、第1の画像の画素の色要素データP
0(R0,G0,B0,D0 )がリードレジスタ6にラッチさ
れる。このとき、R0 データはリードレジスタ6のAの
部分にラッチされ、G0 データはリードレジスタ6のB
の部分にラッチされ、B0 データはリードレジスタ6の
Cの部分にラッチされ、D0 データはリードレジスタ6
のDの部分にラッチされることは上述した通りである。
0(R0,G0,B0,D0 )がリードレジスタ6にラッチさ
れる。このとき、R0 データはリードレジスタ6のAの
部分にラッチされ、G0 データはリードレジスタ6のB
の部分にラッチされ、B0 データはリードレジスタ6の
Cの部分にラッチされ、D0 データはリードレジスタ6
のDの部分にラッチされることは上述した通りである。
【0089】このとき、制御部10はプロセッサ20 の
系統のセレクタ15〜18に対してセレクト信号SEL =
0を供給すると共に、レジスタ20に対してラッチイネ
ーブル信号LEを供給するが、この画像合成の場合には、
プロセッサ20 の系統のレジスタ20に関してはaの部
分に対してのみラッチイネーブル信号LEを供給し、プロ
セッサ21 の系統のレジスタ20に関してはbの部分に
対してのみラッチイネーブル信号LEを供給し、プロセッ
サ22 の系統のレジスタ20に関してはcの部分に対し
てのみラッチイネーブル信号LEを供給し、プロセッサ2
3 の系統のレジスタ20に関してはdの部分に対しての
みラッチイネーブル信号LEを供給する。
系統のセレクタ15〜18に対してセレクト信号SEL =
0を供給すると共に、レジスタ20に対してラッチイネ
ーブル信号LEを供給するが、この画像合成の場合には、
プロセッサ20 の系統のレジスタ20に関してはaの部
分に対してのみラッチイネーブル信号LEを供給し、プロ
セッサ21 の系統のレジスタ20に関してはbの部分に
対してのみラッチイネーブル信号LEを供給し、プロセッ
サ22 の系統のレジスタ20に関してはcの部分に対し
てのみラッチイネーブル信号LEを供給し、プロセッサ2
3 の系統のレジスタ20に関してはdの部分に対しての
みラッチイネーブル信号LEを供給する。
【0090】従って、プロセッサ20 の系統のレジスタ
20ではaの部分にはR0 データが書き込まれるが、
b,c,dの部分には色要素データは書き込まれない。
また、プロセッサ21 の系統のレジスタ20ではbの部
分にはG0 データが書き込まれるが、a,c,dの部分
には色要素データは書き込まれない。同様に、プロセッ
サ22 の系統のレジスタ20ではcの部分にはB0 デー
タが書き込まれるが、a,b,dの部分には色要素デー
タは書き込まれず、プロセッサ23 の系統のレジスタ2
0ではdの部分にはD0 データが書き込まれるが、a,
b,cの部分には色要素データは書き込まれない。
20ではaの部分にはR0 データが書き込まれるが、
b,c,dの部分には色要素データは書き込まれない。
また、プロセッサ21 の系統のレジスタ20ではbの部
分にはG0 データが書き込まれるが、a,c,dの部分
には色要素データは書き込まれない。同様に、プロセッ
サ22 の系統のレジスタ20ではcの部分にはB0 デー
タが書き込まれるが、a,b,dの部分には色要素デー
タは書き込まれず、プロセッサ23 の系統のレジスタ2
0ではdの部分にはD0 データが書き込まれるが、a,
b,cの部分には色要素データは書き込まれない。
【0091】以上の動作によって第1の画像の画素の色
要素データが各プロセッサの系統のレジスタ20の所定
の部分に書き込まれるが、この段階では当該レジスタ2
0のリードフラグRF23には「1」は立たない。なぜな
ら、画像合成を行うには二つの画素の色要素データが必
要であるが、この段階では一つの画素の色要素データし
か揃っていないからである。
要素データが各プロセッサの系統のレジスタ20の所定
の部分に書き込まれるが、この段階では当該レジスタ2
0のリードフラグRF23には「1」は立たない。なぜな
ら、画像合成を行うには二つの画素の色要素データが必
要であるが、この段階では一つの画素の色要素データし
か揃っていないからである。
【0092】さて、アドレス発生部4は、第1の画像の
画素のアドレスを発生すると、引き続き第2の画像の画
素のアドレスを発生して共有メモリ1に供給する。従っ
て、リードレジスタ6には第2の画像の画素P1 の色要
素データがラッチされることになる。このとき、R1 デ
ータはリードレジスタ6のAの部分にラッチされ、G 1
データはリードレジスタ6のBの部分にラッチされ、B
1 データはリードレジスタ6のCの部分にラッチされ、
D1 データはリードレジスタ6のDの部分にラッチされ
る。
画素のアドレスを発生すると、引き続き第2の画像の画
素のアドレスを発生して共有メモリ1に供給する。従っ
て、リードレジスタ6には第2の画像の画素P1 の色要
素データがラッチされることになる。このとき、R1 デ
ータはリードレジスタ6のAの部分にラッチされ、G 1
データはリードレジスタ6のBの部分にラッチされ、B
1 データはリードレジスタ6のCの部分にラッチされ、
D1 データはリードレジスタ6のDの部分にラッチされ
る。
【0093】また、制御部10はプロセッサ20 の系統
のセレクタ15〜18に対してセレクト信号SEL = 0を
供給すると共に、今度はレジスタ21に対してラッチイ
ネーブル信号LEを供給する。具体的には、プロセッサ2
0 の系統のレジスタ21に関してはeの部分に対しての
みラッチイネーブル信号LEを供給し、プロセッサ21の
系統のレジスタ21に関してはfの部分に対してのみラ
ッチイネーブル信号LEを供給し、プロセッサ22 の系統
のレジスタ21に関してはgの部分に対してのみラッチ
イネーブル信号LEを供給し、プロセッサ23 の系統のレ
ジスタ21に関してはhの部分に対してのみラッチイネ
ーブル信号LEを供給する。
のセレクタ15〜18に対してセレクト信号SEL = 0を
供給すると共に、今度はレジスタ21に対してラッチイ
ネーブル信号LEを供給する。具体的には、プロセッサ2
0 の系統のレジスタ21に関してはeの部分に対しての
みラッチイネーブル信号LEを供給し、プロセッサ21の
系統のレジスタ21に関してはfの部分に対してのみラ
ッチイネーブル信号LEを供給し、プロセッサ22 の系統
のレジスタ21に関してはgの部分に対してのみラッチ
イネーブル信号LEを供給し、プロセッサ23 の系統のレ
ジスタ21に関してはhの部分に対してのみラッチイネ
ーブル信号LEを供給する。
【0094】従って、プロセッサ20 の系統のレジスタ
21ではeの部分にはR1 データが書き込まれるが、
f,g,hの部分には色要素データは書き込まれない。
また、プロセッサ21 の系統のレジスタ21ではfの部
分にはG1 データが書き込まれるが、e,g,hの部分
には色要素データは書き込まれない。同様に、プロセッ
サ22 の系統のレジスタ21ではgの部分にはB1 デー
タが書き込まれるが、e,f,hの部分には色要素デー
タは書き込まれず、プロセッサ23 の系統のレジスタ2
1ではhの部分にはD1 データが書き込まれるが、e,
f,gの部分には色要素データは書き込まれない。
21ではeの部分にはR1 データが書き込まれるが、
f,g,hの部分には色要素データは書き込まれない。
また、プロセッサ21 の系統のレジスタ21ではfの部
分にはG1 データが書き込まれるが、e,g,hの部分
には色要素データは書き込まれない。同様に、プロセッ
サ22 の系統のレジスタ21ではgの部分にはB1 デー
タが書き込まれるが、e,f,hの部分には色要素デー
タは書き込まれず、プロセッサ23 の系統のレジスタ2
1ではhの部分にはD1 データが書き込まれるが、e,
f,gの部分には色要素データは書き込まれない。
【0095】以上の動作によって第2の画像の画素の色
要素データが各プロセッサの系統のレジスタ21の所定
の部分に書き込まれるが、これで画像合成を行うに際し
て必要な色要素データがレジスタ20とレジスタ21に
ラッチされたので、制御部10は同じクロックのタイミ
ングでレジスタ20のリードフラグRF23及びレジスタ
21のリードフラグRF24を共に「1」とする。
要素データが各プロセッサの系統のレジスタ21の所定
の部分に書き込まれるが、これで画像合成を行うに際し
て必要な色要素データがレジスタ20とレジスタ21に
ラッチされたので、制御部10は同じクロックのタイミ
ングでレジスタ20のリードフラグRF23及びレジスタ
21のリードフラグRF24を共に「1」とする。
【0096】リードフラグRF23、24に「1」が立つ
と、プロセッサ20 はレジスタ20、21にラッチされ
ている全ての色要素データを読み込むと共に、リードフ
ラグRF23、24を「0」に戻す。
と、プロセッサ20 はレジスタ20、21にラッチされ
ている全ての色要素データを読み込むと共に、リードフ
ラグRF23、24を「0」に戻す。
【0097】このようにしてR0 及びR1 の色要素デー
タを取り込むと、プロセッサ20 はこれらの色要素デー
タを用いて上記(9) 式の演算を行い、合成後の画素の色
要素データRを生成し、その色要素データRをライトレ
ジスタ9の所定の領域に書き込む。なお、(9) 式の演算
に用いる係数αの値は予めユーザによって設定されてい
ることは当然である。
タを取り込むと、プロセッサ20 はこれらの色要素デー
タを用いて上記(9) 式の演算を行い、合成後の画素の色
要素データRを生成し、その色要素データRをライトレ
ジスタ9の所定の領域に書き込む。なお、(9) 式の演算
に用いる係数αの値は予めユーザによって設定されてい
ることは当然である。
【0098】他のプロセッサ21,22,23 の系統でも同
様な動作が行われる。即ち、プロセッサ21 はG0 及び
G1 の色要素データを取り込み、(10)式の演算によって
新たな色要素データGを生成し、プロセッサ22 はB0
及びB1 の色要素データを取り込み、(11)式の演算によ
って新たな色要素データBを生成し、プロセッサ23は
D0 及びD1 の色要素データを取り込み、(12)式の演算
によって新たな色要素データDを生成する。そして、そ
れらの色要素データG,B,Dはそれぞれライトレジス
タ9の所定の領域に書き込まれ、更にライトレジスタ9
から共有メモリ1に書き込まれることになる。
様な動作が行われる。即ち、プロセッサ21 はG0 及び
G1 の色要素データを取り込み、(10)式の演算によって
新たな色要素データGを生成し、プロセッサ22 はB0
及びB1 の色要素データを取り込み、(11)式の演算によ
って新たな色要素データBを生成し、プロセッサ23は
D0 及びD1 の色要素データを取り込み、(12)式の演算
によって新たな色要素データDを生成する。そして、そ
れらの色要素データG,B,Dはそれぞれライトレジス
タ9の所定の領域に書き込まれ、更にライトレジスタ9
から共有メモリ1に書き込まれることになる。
【0099】制御部10は、全てのプロセッサ20,21,
22,23 の系統のリードフラグRF23、24が「0」に
戻されたことを認識すると、アドレス発生部4に対して
当該画素のデータに関する合成が終了したことを通知す
る。これによってアドレス発生部4は次の画素を読み出
すためのアドレスを生成して共有メモリ1に供給する。
22,23 の系統のリードフラグRF23、24が「0」に
戻されたことを認識すると、アドレス発生部4に対して
当該画素のデータに関する合成が終了したことを通知す
る。これによってアドレス発生部4は次の画素を読み出
すためのアドレスを生成して共有メモリ1に供給する。
【0100】画像合成の別の例として、αの値が各画素
毎に設定されている場合は、例えば第1の画像の各画素
の色要素Dの位置に画素毎のαの値を予め記憶してお
き、制御部10は各プロセッサ20 ,21 ,22 の系統
のレジスタ20に、前記のようにa,bまたはcへラッ
チイネーブル信号LEを供給すると共に、dの部分に対し
てもラッチイネーブル信号LEを供給し、レジスタ20の
dの位置にαの値が書き込まれるようにすれば、各プロ
セッサにおいて画素毎に異なったαの値を使用した画像
合成演算を行うことができる。このとき計算できる画像
は3色の色要素で構成された画像であり、プロセッサ2
3 は演算には使用しないようにする。
毎に設定されている場合は、例えば第1の画像の各画素
の色要素Dの位置に画素毎のαの値を予め記憶してお
き、制御部10は各プロセッサ20 ,21 ,22 の系統
のレジスタ20に、前記のようにa,bまたはcへラッ
チイネーブル信号LEを供給すると共に、dの部分に対し
てもラッチイネーブル信号LEを供給し、レジスタ20の
dの位置にαの値が書き込まれるようにすれば、各プロ
セッサにおいて画素毎に異なったαの値を使用した画像
合成演算を行うことができる。このとき計算できる画像
は3色の色要素で構成された画像であり、プロセッサ2
3 は演算には使用しないようにする。
【0101】以上のようであるので、この画像処理装置
によれば、画像合成の場合にも上述した色変換の場合と
同様に、共有メモリ1からの画素の色要素データの読み
出しは1回だけであり、読み出された画素の色要素デー
タは各プロセッサ20,21,22,23 の系統のレジスタ2
0あるいはレジスタ21に同時に分配またはコピーされ
るので共有メモリ1へのアクセスの競合によるプロセッ
サの待ち時間は解消され、共有メモリ1へのアクセスか
ら各プロセッサ20,21,22,23 に必要なデータを渡す
までの時間を従来よりも大幅に短縮することができる。
によれば、画像合成の場合にも上述した色変換の場合と
同様に、共有メモリ1からの画素の色要素データの読み
出しは1回だけであり、読み出された画素の色要素デー
タは各プロセッサ20,21,22,23 の系統のレジスタ2
0あるいはレジスタ21に同時に分配またはコピーされ
るので共有メモリ1へのアクセスの競合によるプロセッ
サの待ち時間は解消され、共有メモリ1へのアクセスか
ら各プロセッサ20,21,22,23 に必要なデータを渡す
までの時間を従来よりも大幅に短縮することができる。
【0102】次に、画素補間の場合の動作について説明
する。画素補間の場合の動作は上記の色変換、画像合成
の場合よりステップ数が多いので、各ステップ毎に説明
することにする。なお、読み出す4個の画素をP
0(R0,G0,B0,D0)、P1(R1,G1,B1,D1)、P2
(R2,G2,B2,D2)、P3(R3,G3,B3,D3)とす
る。
する。画素補間の場合の動作は上記の色変換、画像合成
の場合よりステップ数が多いので、各ステップ毎に説明
することにする。なお、読み出す4個の画素をP
0(R0,G0,B0,D0)、P1(R1,G1,B1,D1)、P2
(R2,G2,B2,D2)、P3(R3,G3,B3,D3)とす
る。
【0103】図1において図示しない入力手段によって
画素補間及び対象となる画像が選択され、処理の開始が
指示されると、プロセッサ20,21,22,23 及びデータ
フォーマッタ5の制御部10に画素補間が指示された旨
が通知され、動作が開始される。なお、動作開始時では
全てのリードフラグ22,23,24は 0となされてお
り、制御部10はデータセレクタ15〜18にセレクト
信号SEL= 1を設定している。
画素補間及び対象となる画像が選択され、処理の開始が
指示されると、プロセッサ20,21,22,23 及びデータ
フォーマッタ5の制御部10に画素補間が指示された旨
が通知され、動作が開始される。なお、動作開始時では
全てのリードフラグ22,23,24は 0となされてお
り、制御部10はデータセレクタ15〜18にセレクト
信号SEL= 1を設定している。
【0104】ステップ1では、最初の画素データP
0(R0,G0,B0,D0)がリードレジスタ6にラッチされ
る。
0(R0,G0,B0,D0)がリードレジスタ6にラッチされ
る。
【0105】ステップ2では、制御部10がレジスタ2
0のaの部分に対してだけラッチイネーブル信号LEを供
給する。リードレジスタ6の内容はI/Fレジスタ80,
81,82,83 に分配されるが、このときの各プロセッサ
20,21,22,23 の系統のレジスタ20の内容は図7
(A)〜(D)に示すように、aの部分のみにそれぞれ
R0 データ、G0 データ、B0 データ、D0 データが書
き込まれる。
0のaの部分に対してだけラッチイネーブル信号LEを供
給する。リードレジスタ6の内容はI/Fレジスタ80,
81,82,83 に分配されるが、このときの各プロセッサ
20,21,22,23 の系統のレジスタ20の内容は図7
(A)〜(D)に示すように、aの部分のみにそれぞれ
R0 データ、G0 データ、B0 データ、D0 データが書
き込まれる。
【0106】同時に、リードレジスタ6には画素データ
P1(R1,G1,B1,D1)がラッチされる。以上がステッ
プ2の動作である。
P1(R1,G1,B1,D1)がラッチされる。以上がステッ
プ2の動作である。
【0107】ステップ3では、制御部10がレジスタ2
0のbの部分に対してだけラッチイネーブル信号LEを供
給する。リードレジスタ6の内容はI/Fレジスタ80,
81,82,83 に分配されるが、このときの各プロセッサ
20,21,22,23 の系統のレジスタ20の内容は図8
(A)〜(D)に示すように、aの部分にはそれぞれR
0 データ、G0 データ、B0 データ、D0 データが書き
込まれ、bの部分にはそれぞれR1 データ、G1 デー
タ、B1 データ、D1 データが書き込まれている。
0のbの部分に対してだけラッチイネーブル信号LEを供
給する。リードレジスタ6の内容はI/Fレジスタ80,
81,82,83 に分配されるが、このときの各プロセッサ
20,21,22,23 の系統のレジスタ20の内容は図8
(A)〜(D)に示すように、aの部分にはそれぞれR
0 データ、G0 データ、B0 データ、D0 データが書き
込まれ、bの部分にはそれぞれR1 データ、G1 デー
タ、B1 データ、D1 データが書き込まれている。
【0108】同時に、リードレジスタ6には画素データ
P2(R2,G2,B2,D2)がラッチされる。以上がステッ
プ3の動作である。
P2(R2,G2,B2,D2)がラッチされる。以上がステッ
プ3の動作である。
【0109】ステップ4では、制御部10がレジスタ2
0のcの部分に対してだけラッチイネーブル信号LEを供
給する。リードレジスタ6の内容はI/Fレジスタ80,
81,82,83 に分配されるが、このときの各プロセッサ
20,21,22,23 の系統のレジスタ20の内容は図9
(A)〜(D)に示すようであり、aの部分にはそれぞ
れR0 データ、G0 データ、B0 データ、D0 データが
書き込まれ、bの部分にはそれぞれR1 データ、G1 デ
ータ、B1 データ、D1 データが書き込まれ、cの部分
にはそれぞれR2 データ、G2 データ、B2 データ、D
2 データが書き込まれている。
0のcの部分に対してだけラッチイネーブル信号LEを供
給する。リードレジスタ6の内容はI/Fレジスタ80,
81,82,83 に分配されるが、このときの各プロセッサ
20,21,22,23 の系統のレジスタ20の内容は図9
(A)〜(D)に示すようであり、aの部分にはそれぞ
れR0 データ、G0 データ、B0 データ、D0 データが
書き込まれ、bの部分にはそれぞれR1 データ、G1 デ
ータ、B1 データ、D1 データが書き込まれ、cの部分
にはそれぞれR2 データ、G2 データ、B2 データ、D
2 データが書き込まれている。
【0110】同時に、リードレジスタ6には画素データ
P3(R3,G3,B3,D3)がラッチされる。以上がステッ
プ4の動作である。
P3(R3,G3,B3,D3)がラッチされる。以上がステッ
プ4の動作である。
【0111】ステップ5では、制御部10がレジスタ2
0のdの部分に対してだけラッチイネーブル信号LEを供
給する。また制御部10は、レジスタ19のx,yの部
分に対してもラッチイネーブル信号LEを供給する。
0のdの部分に対してだけラッチイネーブル信号LEを供
給する。また制御部10は、レジスタ19のx,yの部
分に対してもラッチイネーブル信号LEを供給する。
【0112】従って、このときの各プロセッサ20,21,
22,23 の系統のレジスタ20の内容は図10(A)〜
(D)に示すようであり、aの部分にはそれぞれR0 デ
ータ、G0 データ、B0 データ、D0 データが書き込ま
れ、bの部分にはそれぞれR1 データ、G1 データ、B
1 データ、D1 データが書き込まれ、cの部分にはそれ
ぞれR2 データ、G2 データ、B2 データ、D2 データ
が書き込まれ、dの部分にはそれぞれR3 データ、G3
データ、B3 データ、D3 データが書き込まれている。
また、レジスタ19のx,yの部分には、それぞれアド
レス発生部4から供給されるxデータ、yデータが書き
込まれる。
22,23 の系統のレジスタ20の内容は図10(A)〜
(D)に示すようであり、aの部分にはそれぞれR0 デ
ータ、G0 データ、B0 データ、D0 データが書き込ま
れ、bの部分にはそれぞれR1 データ、G1 データ、B
1 データ、D1 データが書き込まれ、cの部分にはそれ
ぞれR2 データ、G2 データ、B2 データ、D2 データ
が書き込まれ、dの部分にはそれぞれR3 データ、G3
データ、B3 データ、D3 データが書き込まれている。
また、レジスタ19のx,yの部分には、それぞれアド
レス発生部4から供給されるxデータ、yデータが書き
込まれる。
【0113】そして、この時点で各プロセッサ20,21,
22,23 が演算に用いる色要素データと、x,yのデー
タが全て揃ったので、制御部10は各プロセッサ20,2
1,22,23 の系統のリードフラグ22、23に「1」を
セットする。以上がステップ5の動作であり、ここまで
のステップでデータフォーマッタ5が共有メモリ1から
データを取り込み、各I/Fレジスタ80,81,82,83
に書き込む動作は終了する。
22,23 が演算に用いる色要素データと、x,yのデー
タが全て揃ったので、制御部10は各プロセッサ20,2
1,22,23 の系統のリードフラグ22、23に「1」を
セットする。以上がステップ5の動作であり、ここまで
のステップでデータフォーマッタ5が共有メモリ1から
データを取り込み、各I/Fレジスタ80,81,82,83
に書き込む動作は終了する。
【0114】ステップ6からステップ8までは、各プロ
セッサ20,21,22,23 が演算に必要なデータを取り込
む動作である。
セッサ20,21,22,23 が演算に必要なデータを取り込
む動作である。
【0115】ステップ6では、各プロセッサ20,21,2
2,23 がリードフラグ22、23を読み込み、値が
「1」であることを確認する。
2,23 がリードフラグ22、23を読み込み、値が
「1」であることを確認する。
【0116】ステップ7では、各プロセッサ20,21,2
2,23 がレジスタ19にラッチされているxデータ、y
データを取り込み、リードフラグ22を「0」に戻す。
2,23 がレジスタ19にラッチされているxデータ、y
データを取り込み、リードフラグ22を「0」に戻す。
【0117】ステップ8では、各プロセッサ20,21,2
2,23 がレジスタ20にラッチされている4つの色要素
データを取り込み、リードフラグ23を「0」に戻す。
2,23 がレジスタ20にラッチされている4つの色要素
データを取り込み、リードフラグ23を「0」に戻す。
【0118】ステップ8までの動作により、各プロセッ
サ20,21,22,23 は演算に必要な全ての色要素デー
タ、xデータ、yデータを取り込んだため、次のステッ
プ9以降では、画素補間演算の実行を開始する。
サ20,21,22,23 は演算に必要な全ての色要素デー
タ、xデータ、yデータを取り込んだため、次のステッ
プ9以降では、画素補間演算の実行を開始する。
【0119】また、ステップ9では、リードフラグ2
2、23が「0」になっているので、制御部10はアド
レス発生部4に対して、次の画素データの取り込みが可
能になったことを通知する。
2、23が「0」になっているので、制御部10はアド
レス発生部4に対して、次の画素データの取り込みが可
能になったことを通知する。
【0120】以上のようであるので、画素補間の場合に
は8ステップで1回の演算に用いる画素データ、xデー
タ、yデータの準備が終了する。そして、この場合にも
共有メモリ1に記憶されている一つの画素がアクセスさ
れ、その画素の色要素データがリードレジスタ6にラッ
チされるのは1回だけであり、しかもリードレジスタ6
にラッチされた各色要素データは、それを必要とするプ
ロセッサの系統のレジスタ20の所定の部分だけに分配
されるので、リードレジスタ6にラッチされた色要素デ
ータは全て有効に利用され、従来のように演算に用いな
い色要素データを捨ててしまうということがない。
は8ステップで1回の演算に用いる画素データ、xデー
タ、yデータの準備が終了する。そして、この場合にも
共有メモリ1に記憶されている一つの画素がアクセスさ
れ、その画素の色要素データがリードレジスタ6にラッ
チされるのは1回だけであり、しかもリードレジスタ6
にラッチされた各色要素データは、それを必要とするプ
ロセッサの系統のレジスタ20の所定の部分だけに分配
されるので、リードレジスタ6にラッチされた色要素デ
ータは全て有効に利用され、従来のように演算に用いな
い色要素データを捨ててしまうということがない。
【0121】また、上述したように、共有メモリ1への
最初の画素P0 のアクセスから各プロセッサ20,21,2
2,23 に必要な全てのデータを渡すまでは8ステップ、
即ち8クロックで行うことができるので、各プロセッサ
20,21,22,23 に必要な全ての色要素データを渡すま
での時間を従来よりも大幅に短縮することができる。
最初の画素P0 のアクセスから各プロセッサ20,21,2
2,23 に必要な全てのデータを渡すまでは8ステップ、
即ち8クロックで行うことができるので、各プロセッサ
20,21,22,23 に必要な全ての色要素データを渡すま
での時間を従来よりも大幅に短縮することができる。
【0122】以上、本発明の一実施形態について説明し
たが、次に他の実施形態について説明する。この実施形
態ではI/Fレジスタを図11に示すようにダブルバッ
ファで構成する。なお、図11はプロセッサ20 の系統
のみを示している。また、I/Fレジスタ80′ は図2
と同じ構成を備えている。その他のプロセッサ21,22,
23 の系統についても同様である。
たが、次に他の実施形態について説明する。この実施形
態ではI/Fレジスタを図11に示すようにダブルバッ
ファで構成する。なお、図11はプロセッサ20 の系統
のみを示している。また、I/Fレジスタ80′ は図2
と同じ構成を備えている。その他のプロセッサ21,22,
23 の系統についても同様である。
【0123】図11においては、第1のI/Fレジスタ
80 と、第2のI/Fレジスタ80′ が設けられてい
る。そして、プロセッサ20 が一方のI/Fレジスタか
ら色要素データを取り込んでいるときに、同時に他方の
I/Fレジスタ80′ に色要素データを書き込むように
する。
80 と、第2のI/Fレジスタ80′ が設けられてい
る。そして、プロセッサ20 が一方のI/Fレジスタか
ら色要素データを取り込んでいるときに、同時に他方の
I/Fレジスタ80′ に色要素データを書き込むように
する。
【0124】このような動作が行われることによって、
共有メモリ1にアクセスしてからプロセッサ20,21,2
2,23 が演算に必要な全ての色要素データを取り込むま
での時間をより短縮することができる。
共有メモリ1にアクセスしてからプロセッサ20,21,2
2,23 が演算に必要な全ての色要素データを取り込むま
での時間をより短縮することができる。
【0125】実際、図1に示す構成では、画素補間処理
の場合には、共有メモリ1への最初の画素P0 のアクセ
スから各プロセッサ20,21,22,23 に必要な全てのデ
ータをI/Fレジスタに準備するまでは5ステップ、各
プロセッサ20,21,22,23が演算に必要な全てのデー
タをI/Fレジスタから取り込むのに3ステップ必要で
あり、合計8ステップ必要である。これに対して、図1
1に示すようにI/Fレジスタをダブルバッファ構成と
することによって、共有メモリ1にアクセスし、一方の
I/Fレジスタにデータを準備する動作と、各プロセッ
サ20,21,22,23 がデータを他方のI/Fレジスタか
ら取り込む動作を並行して実行できるため、少なくとも
両者のうちの大きいステップ数、つまり5ステップ毎に
演算に必要な全てのデータを取り込むことができ、従来
の8ステップよりステップ数を短縮することができる。
の場合には、共有メモリ1への最初の画素P0 のアクセ
スから各プロセッサ20,21,22,23 に必要な全てのデ
ータをI/Fレジスタに準備するまでは5ステップ、各
プロセッサ20,21,22,23が演算に必要な全てのデー
タをI/Fレジスタから取り込むのに3ステップ必要で
あり、合計8ステップ必要である。これに対して、図1
1に示すようにI/Fレジスタをダブルバッファ構成と
することによって、共有メモリ1にアクセスし、一方の
I/Fレジスタにデータを準備する動作と、各プロセッ
サ20,21,22,23 がデータを他方のI/Fレジスタか
ら取り込む動作を並行して実行できるため、少なくとも
両者のうちの大きいステップ数、つまり5ステップ毎に
演算に必要な全てのデータを取り込むことができ、従来
の8ステップよりステップ数を短縮することができる。
【0126】また、その他の実施形態として、共有メモ
リ1をマルチポートメモリで構成することもできる。そ
の場合の構成を図12に示す。共有メモリ1はポート1
とポート2の二つのポートを有しており、データフォー
マッタ5は第1のリードレジスタ6と第2のリードレジ
スタ6′の二つのリードレジスタを備えている。そし
て、共有メモリ1のポート1から読み出された画素のデ
ータは第1のリードレジスタ6にラッチされ、ポート2
から読み出された画素のデータは第2のリードレジスタ
6′にラッチされるようになされている。このリードレ
ジスタ6、6′はそれぞれデータセレクタ7′0,7′1,
7′2,7′3 に接続されている。
リ1をマルチポートメモリで構成することもできる。そ
の場合の構成を図12に示す。共有メモリ1はポート1
とポート2の二つのポートを有しており、データフォー
マッタ5は第1のリードレジスタ6と第2のリードレジ
スタ6′の二つのリードレジスタを備えている。そし
て、共有メモリ1のポート1から読み出された画素のデ
ータは第1のリードレジスタ6にラッチされ、ポート2
から読み出された画素のデータは第2のリードレジスタ
6′にラッチされるようになされている。このリードレ
ジスタ6、6′はそれぞれデータセレクタ7′0,7′1,
7′2,7′3 に接続されている。
【0127】また、図13は図12のプロセッサ20 の
系統の構成を示す図であり、図中、11′〜14′はリ
ードレジスタ6′に対応するバスを示す。
系統の構成を示す図であり、図中、11′〜14′はリ
ードレジスタ6′に対応するバスを示す。
【0128】リードレジスタ6′はリードレジスタ6と
同じ構成をもつ32ビットのレジスタであり、図に示すよ
うに、A,B,C,Dの各 8ビットの部分はそれぞれバ
ス11′、バス12′、バス13′、バス14′にラッ
チしたデータを出力する。なお、バス11′〜14′の
バス幅は全て 8ビットである。
同じ構成をもつ32ビットのレジスタであり、図に示すよ
うに、A,B,C,Dの各 8ビットの部分はそれぞれバ
ス11′、バス12′、バス13′、バス14′にラッ
チしたデータを出力する。なお、バス11′〜14′の
バス幅は全て 8ビットである。
【0129】このプロセッサ20 の系統では、セレクタ
15の「0」側はバス11に、セレクタ16の「0」側は
バス12に、セレクタ17の「0」側はバス13に、セ
レクタ18の「0」側はバス14に接続されており、ま
たセレクタ15とセレクタ17の「1」側はバス11
に、セレクタ16とセレクタ18の「1」側はバス1
1′に接続されている。
15の「0」側はバス11に、セレクタ16の「0」側は
バス12に、セレクタ17の「0」側はバス13に、セ
レクタ18の「0」側はバス14に接続されており、ま
たセレクタ15とセレクタ17の「1」側はバス11
に、セレクタ16とセレクタ18の「1」側はバス1
1′に接続されている。
【0130】レジスタ21にはリードレジスタ6′の
A,B,C,Dのデータがそれぞれe,f,g,hに入
力されるように接続されている。
A,B,C,Dのデータがそれぞれe,f,g,hに入
力されるように接続されている。
【0131】リードレジスタ6、バス11〜14、セレ
クタ15〜18、レジスタ20及びリードフラグ22、
23の構成及び動作は図2に関して説明したと同様であ
る。
クタ15〜18、レジスタ20及びリードフラグ22、
23の構成及び動作は図2に関して説明したと同様であ
る。
【0132】プロセッサ21,22,23 の系統も図13に
示すプロセッサ20 の系統と同様に構成されるが、図3
〜図5に示す構成とは、セレクタ16とセレクタ18の
「1」側はそれぞれバス12′、バス13′、バス1
4′に接続される点が異なっている。
示すプロセッサ20 の系統と同様に構成されるが、図3
〜図5に示す構成とは、セレクタ16とセレクタ18の
「1」側はそれぞれバス12′、バス13′、バス1
4′に接続される点が異なっている。
【0133】この構成によれば、共有メモリ1からは同
時に2つの画素のデータを読み出すことができるので、
画像合成や画素補間のように複数の画素データから一つ
の画素データを求める場合にデータの供給時間を短縮す
ることができる。
時に2つの画素のデータを読み出すことができるので、
画像合成や画素補間のように複数の画素データから一つ
の画素データを求める場合にデータの供給時間を短縮す
ることができる。
【0134】即ち、図12に示す構成で画素補間処理を
行う場合の動作ステップは以下のようになる。なお、動
作開始前の設定は、1ポートの共有メモリを用いた構成
の場合と同様である。
行う場合の動作ステップは以下のようになる。なお、動
作開始前の設定は、1ポートの共有メモリを用いた構成
の場合と同様である。
【0135】ステップ1では、画素データP0(R0,
G0,B0,D0)がリードレジスタ6に、画素データP
1(R1,G1,B1,D1)がリードレジスタ6′に、それぞ
れラッチされる。
G0,B0,D0)がリードレジスタ6に、画素データP
1(R1,G1,B1,D1)がリードレジスタ6′に、それぞ
れラッチされる。
【0136】ステップ2では、制御部10がレジスタ2
0のaとbの部分に対してラッチイネーブル信号LEを供
給する。リードレジスタ6、6′の内容はI/Fレジス
タ80,81,82,83 に分配されるが、このときの各プロ
セッサ20,21,22,23 の系統のレジスタ20の内容
は、aの部分にはそれぞれR0 データ、G0 データ、B
0 データ、D0 データが書き込まれ、bの部分にはそれ
ぞれR1 データ、G1 データ、B1 データ、D1 データ
が書き込まれる。
0のaとbの部分に対してラッチイネーブル信号LEを供
給する。リードレジスタ6、6′の内容はI/Fレジス
タ80,81,82,83 に分配されるが、このときの各プロ
セッサ20,21,22,23 の系統のレジスタ20の内容
は、aの部分にはそれぞれR0 データ、G0 データ、B
0 データ、D0 データが書き込まれ、bの部分にはそれ
ぞれR1 データ、G1 データ、B1 データ、D1 データ
が書き込まれる。
【0137】同時に、リードレジスタ6には画素データ
P2(R2,G2,B2,D2)がラッチされ、リードレジスタ
6′には画素データP3(R3,G3,B3,D3)がラッチさ
れる。以上がステップ2の動作である。
P2(R2,G2,B2,D2)がラッチされ、リードレジスタ
6′には画素データP3(R3,G3,B3,D3)がラッチさ
れる。以上がステップ2の動作である。
【0138】ステップ3では、制御部10がレジスタ2
0のcとdの部分に対してだけラッチイネーブル信号LE
を供給する。また制御部10は、レジスタ19のx,y
の部分に対してもラッチイネーブル信号LEを供給する。
0のcとdの部分に対してだけラッチイネーブル信号LE
を供給する。また制御部10は、レジスタ19のx,y
の部分に対してもラッチイネーブル信号LEを供給する。
【0139】従って、このときの各プロセッサ20,21,
22,23 の系統のレジスタ20の内容は、aの部分には
それぞれR0 データ、G0 データ、B0 データ、D0 デ
ータが書き込まれ、bの部分にはそれぞれR1 データ、
G1 データ、B1 データ、D1 データが書き込まれ、c
の部分にはそれぞれR2 データ、G2 データ、B2 デー
タ、D2 データが書き込まれ、dの部分にはそれぞれR
3 データ、G3 データ、B3 データ、D3 データが書き
込まれている。
22,23 の系統のレジスタ20の内容は、aの部分には
それぞれR0 データ、G0 データ、B0 データ、D0 デ
ータが書き込まれ、bの部分にはそれぞれR1 データ、
G1 データ、B1 データ、D1 データが書き込まれ、c
の部分にはそれぞれR2 データ、G2 データ、B2 デー
タ、D2 データが書き込まれ、dの部分にはそれぞれR
3 データ、G3 データ、B3 データ、D3 データが書き
込まれている。
【0140】そして、この時点で各プロセッサ20,21,
22,23 が演算に用いる色要素データと、x,yのデー
タが全て揃ったので、制御部10は各プロセッサ20,2
1,22,23 の系統のリードフラグ22、23に「1」を
セットする。以上がステップ3の動作である。
22,23 が演算に用いる色要素データと、x,yのデー
タが全て揃ったので、制御部10は各プロセッサ20,2
1,22,23 の系統のリードフラグ22、23に「1」を
セットする。以上がステップ3の動作である。
【0141】ステップ4以降は、共有メモリ1が1ポー
トの場合の動作におけるステップ6以降の動作と同様で
ある。
トの場合の動作におけるステップ6以降の動作と同様で
ある。
【0142】以上のように、2ポートの共有メモリを用
いて画素補間処理を行う場合には3ステップで1画素の
演算に必要な色データ、xデータ、yデータをI/Fレ
ジスタに準備することができ、各プロセッサ20,21,2
2,23 はデータをI/Fレジスタから取り込むのに必要
な3ステップを加えた6ステップ毎に、演算に必要な全
てのデータを取り込むことができる。従って、前記実施
形態の1ポートの共有メモリを用いた構成の場合の8ス
テップに比べ、各プロセッサ20,21,22,23へのデー
タの供給を高速化することができる。
いて画素補間処理を行う場合には3ステップで1画素の
演算に必要な色データ、xデータ、yデータをI/Fレ
ジスタに準備することができ、各プロセッサ20,21,2
2,23 はデータをI/Fレジスタから取り込むのに必要
な3ステップを加えた6ステップ毎に、演算に必要な全
てのデータを取り込むことができる。従って、前記実施
形態の1ポートの共有メモリを用いた構成の場合の8ス
テップに比べ、各プロセッサ20,21,22,23へのデー
タの供給を高速化することができる。
【0143】また、更に他の実施形態として、I/Fレ
ジスタをダブルバッファ構成とし、共有メモリ1をマル
チポートメモリで構成するようにすることもできる。例
えば、画素補間処理の場合には、共有メモリ1に2ポー
トメモリを使用しているため、共有メモリ1への最初の
画素P0 のアクセスから各プロセッサ20,21,22,23
に必要な全てのデータをI/Fレジスタに準備するのは
3ステップで実行できる。更に、各プロセッサ20,21,
22,23 が演算に必要な全てのデータをI/Fレジスタ
から取り込むのも3ステップで実行でき、しかもI/F
レジスタをダブルバッファ構成としていることからこの
二つの動作は並行して実行することができるため、結果
として各プロセッサ20,21,22,23 は3ステップ毎に
演算に必要な全てのデータを取り込むことができ、ステ
ップ数はこれまで説明した4つの例の中で最も短くする
ことができる。
ジスタをダブルバッファ構成とし、共有メモリ1をマル
チポートメモリで構成するようにすることもできる。例
えば、画素補間処理の場合には、共有メモリ1に2ポー
トメモリを使用しているため、共有メモリ1への最初の
画素P0 のアクセスから各プロセッサ20,21,22,23
に必要な全てのデータをI/Fレジスタに準備するのは
3ステップで実行できる。更に、各プロセッサ20,21,
22,23 が演算に必要な全てのデータをI/Fレジスタ
から取り込むのも3ステップで実行でき、しかもI/F
レジスタをダブルバッファ構成としていることからこの
二つの動作は並行して実行することができるため、結果
として各プロセッサ20,21,22,23 は3ステップ毎に
演算に必要な全てのデータを取り込むことができ、ステ
ップ数はこれまで説明した4つの例の中で最も短くする
ことができる。
【0144】本発明は上記実施形態に限定されるもので
はなく、更に種々の変形が可能である。例えば、上記の
例ではR,G,B,Dの各色要素データを処理するもの
としたが、C,M,Y,Kの色要素データを処理するよ
うにしてもよく、この場合にはプロセッサ20,21,22,
23 はそれぞれ色要素データC,M,Y,Kに関する処
理を行うようにすればよい。
はなく、更に種々の変形が可能である。例えば、上記の
例ではR,G,B,Dの各色要素データを処理するもの
としたが、C,M,Y,Kの色要素データを処理するよ
うにしてもよく、この場合にはプロセッサ20,21,22,
23 はそれぞれ色要素データC,M,Y,Kに関する処
理を行うようにすればよい。
【0145】また、上記の例ではプロセッサは4個用い
るものとしたが、プロセッサの数は必要に応じて増加さ
せることができる。
るものとしたが、プロセッサの数は必要に応じて増加さ
せることができる。
【0146】また、上記の例では1画素のビット幅を32
ビットとしたが、画素のビット幅は必要に応じて増加さ
せることができることは当然である。
ビットとしたが、画素のビット幅は必要に応じて増加さ
せることができることは当然である。
【0147】更に、上記の説明では共有メモリ1へのア
クセスとデータフォーマッタ5の動作は同期して行われ
るものとしたが、非同期とすることもでき、その場合に
は共有メモリ1とデータフォーマッタ5の間にファース
ト・イン・ファースト・アウト・メモリ(FIFO)を
挿入すればよい。
クセスとデータフォーマッタ5の動作は同期して行われ
るものとしたが、非同期とすることもでき、その場合に
は共有メモリ1とデータフォーマッタ5の間にファース
ト・イン・ファースト・アウト・メモリ(FIFO)を
挿入すればよい。
【図1】 本発明の一実施形態を示す図である。
【図2】 図1に示すデータフォーマッタ5のプロセッ
サ20 の系統の構成例を示す図である。
サ20 の系統の構成例を示す図である。
【図3】 図1に示すデータフォーマッタ5のプロセッ
サ21 の系統の構成例を示す図である。
サ21 の系統の構成例を示す図である。
【図4】 図1に示すデータフォーマッタ5のプロセッ
サ22 の系統の構成例を示す図である。
サ22 の系統の構成例を示す図である。
【図5】 図1に示すデータフォーマッタ5のプロセッ
サ23 の系統の構成例を示す図である。
サ23 の系統の構成例を示す図である。
【図6】 色変換の場合の動作を説明するための図であ
る。
る。
【図7】 画素補間の場合の動作を説明するための図で
ある。
ある。
【図8】 画素補間の場合の動作を説明するための図で
ある。
ある。
【図9】 画素補間の場合の動作を説明するための図で
ある。
ある。
【図10】 画素補間の場合の動作を説明するための図
である。
である。
【図11】 他の実施形態の概略の構成を示す図であ
る。
る。
【図12】 更に他の実施形態の概略の構成を示す図で
ある。
ある。
【図13】 図12に示すデータフォーマッタ5のプロ
セッサ20 の系統の構成例を示す図である。
セッサ20 の系統の構成例を示す図である。
【図14】 従来の画像処理装置の概略の構成例を示す
図である。
図である。
【図15】 バイリニア補間法を説明するための図であ
る。
る。
【図16】 画素補間の場合にアドレス発生部4が生成
するアドレスを説明するための図である。
するアドレスを説明するための図である。
1…共有メモリ、20,21,22,23 …プロセッサ、3…
バス、4…アドレス発生部、5…データフォーマッタ、
6…リードレジスタ、70,71,72,73 …データセレク
タ、80,81,82,83 …インターフェースレジスタ、9
…ライトレジスタ、10…制御部、11〜14…バス、
15〜18…セレクタ、19〜21…レジスタ、22〜
24…リードフラグ、6′…リードレジスタ、8′…I
/Fレジスタ、11′〜14′…バス。
バス、4…アドレス発生部、5…データフォーマッタ、
6…リードレジスタ、70,71,72,73 …データセレク
タ、80,81,82,83 …インターフェースレジスタ、9
…ライトレジスタ、10…制御部、11〜14…バス、
15〜18…セレクタ、19〜21…レジスタ、22〜
24…リードフラグ、6′…リードレジスタ、8′…I
/Fレジスタ、11′〜14′…バス。
Claims (6)
- 【請求項1】画像データを記憶するための共有メモリ
と、 共有メモリからの画像データに基づいて、色変換、画素
補間、画像合成等の画像処理を並行して行う複数のプロ
セッサと、 共有メモリから画像データを読み出すためのアドレスを
発生するアドレス発生部と、 共有メモリから読み出された画像データを取り込み、実
行すべき画像処理の内容に応じて取り込んだ画像データ
を所定のプロセッサに渡すデータ配分手段とを備えるこ
とを特徴とする画像処理装置。 - 【請求項2】データ配分手段は、 共有メモリから読み出された1画素分の画像データを一
旦記憶するリードレジスタと、 各プロセッサに対応して設けられ、対応するプロセッサ
で必要とするデータをリードレジスタに記憶されている
画像データの中のから選択するデータセレクタと、 各プロセッサに対応して設けられ、対応するデータセレ
クタで選択されたデータを保持し、対応するプロセッサ
に供給するインターフェースレジスタとを備えることを
特徴とする請求項1記載の画像処理装置。 - 【請求項3】データセレクタに記憶された画像データ
は、 実行すべき画像処理が色変換の場合には当該画像処理を
実行する全てのプロセッサに対応するインターフェース
レジスタにそのまま全部コピーされ、 実行すべき画像処理が画素補間の場合及び画像合成の場
合には当該画像処理を実行する各プロセッサのインター
フェースレジスタに対して、当該画像データの中の必要
なデータのみが分配されることを特徴とする請求項2記
載の画像処理装置。 - 【請求項4】各インターフェースレジスタには、対応す
るプロセッサに供給すべき必要なデータが全て書き込ま
れた場合に所定の値となされ、当該データがプロセッサ
によって読み込まれた場合にはリセットされるリードフ
ラグが設定されてなることを特徴とする請求項2または
3記載の画像処理装置。 - 【請求項5】インターフェースレジスタがダブルバッフ
ァで構成されることを特徴とする請求項2、3または4
記載の画像処理装置。 - 【請求項6】共有メモリはマルチポートメモリで構成さ
れることを特徴とする請求項1、2、3、4または5に
記載の画像処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8048896A JPH09245153A (ja) | 1996-03-06 | 1996-03-06 | 画像処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8048896A JPH09245153A (ja) | 1996-03-06 | 1996-03-06 | 画像処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09245153A true JPH09245153A (ja) | 1997-09-19 |
Family
ID=12816039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8048896A Pending JPH09245153A (ja) | 1996-03-06 | 1996-03-06 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09245153A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010176547A (ja) * | 2009-01-30 | 2010-08-12 | Dainippon Printing Co Ltd | 画像処理装置に含まれる制御装置、制御方法、及び制御処理プログラム |
-
1996
- 1996-03-06 JP JP8048896A patent/JPH09245153A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010176547A (ja) * | 2009-01-30 | 2010-08-12 | Dainippon Printing Co Ltd | 画像処理装置に含まれる制御装置、制御方法、及び制御処理プログラム |
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