JPH09245153A - 画像処理装置 - Google Patents

画像処理装置

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JPH09245153A
JPH09245153A JP8048896A JP4889696A JPH09245153A JP H09245153 A JPH09245153 A JP H09245153A JP 8048896 A JP8048896 A JP 8048896A JP 4889696 A JP4889696 A JP 4889696A JP H09245153 A JPH09245153 A JP H09245153A
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processor
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JP8048896A
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Inventor
Yuji Kobayashi
雄二 小林
Takako Yokota
孝子 横田
Kenji Masuda
健二 増田
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Dai Nippon Printing Co Ltd
Original Assignee
Dai Nippon Printing Co Ltd
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Abstract

(57)【要約】 【課題】 複数のプロセッサを有する画像処理装置にお
いて、共有メモリへアクセスしてから各プロセッサに必
要な全てのデータを渡すまでの時間を短縮する。 【解決手段】 共有メモリ１と各プロセッサ２0,２1,２
2,２3 との間に、データフォーマッタ５を設ける。デー
タフォーマッタ５は、共有メモリ１から読み出された画
素の色要素データをリードレジスタ６にラッチし、実行
すべき画像処理の内容に応じて、リードレジスタ６にラ
ッチした色要素データを各プロセッサ２0,２1,２2,２3
に対応して設けられたＩ／Ｆレジスタ８0,８1,８2,８3
に配分する。従って、共有メモリ１へのアクセスは１画
素については１回だけであり、共有メモリ１から読み出
した画素の色要素データを必要とするプロセッサに配分
するので、各プロセッサに対して演算に必要な全ての色
要素データを渡すまでの時間を従来より短縮することが
できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、色変換、画素補間、画
像合成等の画像処理を行うための画像処理装置に係り、
特に、共有メモリに記憶されている画像データを短時間
でプロセッサに受け渡しできるようにした画像処理装置
に関する。
【０００２】
【従来の技術】種々の画像処理を行う画像処理装置の構
成として図１４に示すような共有メモリ型のマルチプロ
セッサを備えることによって並列処理を行うものが知ら
れている。
【０００３】図１４においては、画像データが記憶され
ている共有メモリ１と、画像処理を実行する４個のプロ
セッサ２0,２1,２2,２3 とがバス３を介して接続されて
おり、各プロセッサ２0,２1,２2,２3 は並列処理を行う
ようになされている。各プロセッサ２0,２1,２2,２3 に
はローカルメモリあるいはキャッシュメモリと称される
メモリ等の種々の周辺回路が設けられるのが通常である
が、図１４においては省略している。以下、同様であ
る。
【０００４】なお、以下においては共有メモリ１に記憶
されている画像データの各画素のデータは、赤（Ｒ）デ
ータ、緑（Ｇ）データ、青（Ｂ）データにダミー（Ｄ）
データが付された形態で記憶されているものとするが、
シアン（Ｃ）、マゼンタ（Ｍ）、イエロー（Ｙ）、墨
（Ｋ）の形態であってもよいことは当然である。
【０００５】また、Ｒ，Ｇ，Ｂ，Ｄの各色要素データは
それぞれ 8ビットとする。即ち、画像データの一つの画
素の色は合計32ビットで表現されている。更に、以下に
おいては、Ｐi（Ｒi,Ｇi,Ｂi,Ｄi）は画素Ｐi の色要素
Ｒの値がＲi 、色要素Ｇの値がＧi 、色要素Ｂの値がＢ
i 、色要素Ｄの値がＤi であることを示す。
【０００６】さて、ここでは画像処理として色変換、画
素補間、画像合成の３種類を考えることにする。色変換
は共有メモリ１に記憶されている画像データの１画素の
データ（Ｒ,Ｇ,Ｂ,Ｄ） を取り込み、当該画素のデータ
の値を新たな値（Ｒ′,Ｇ′,Ｂ′,Ｄ′） に変更する処
理であり、種々の手法があるが、ここでは一次マスキン
グによって色変換の処理を行うものとする。
【０００７】即ち、ａi(i=0,1,2,3)，ｂi(i=0,1,2,3)，
ｃi(i=0,1,2,3)，ｄi(i=0,1,2,3)を係数として次式の演
算が行われる。
【０００８】 Ｒ′＝ａ0Ｒ＋ｂ0Ｇ＋ｃ0Ｂ＋ｄ0Ｄ …(1) Ｇ′＝ａ1Ｒ＋ｂ1Ｇ＋ｃ1Ｂ＋ｄ1Ｄ …(2) Ｂ′＝ａ2Ｒ＋ｂ2Ｇ＋ｃ2Ｂ＋ｄ2Ｄ …(3) Ｄ′＝ａ3Ｒ＋ｂ3Ｇ＋ｃ3Ｂ＋ｄ3Ｄ …(4) 従って、図１４の構成において、例えば、プロセッサ２
0 では(1) 式の演算を行い、プロセッサ２1 では(2) 式
の演算を行い、プロセッサ２2 では(3) 式の演算を行
い、プロセッサ２3 では(4) 式の演算を行うようにし、
しかもこれらの演算を並行して行うようにすれば色変換
の処理を高速に行うことが可能となる。
【０００９】また、画素補間については次のようであ
る。画素補間は、複数の画素のデータから新たな一つの
画素のデータを求める処理であり、種々の処理がある
が、ここでは通常回転変倍と称されている処理を行うも
のとする。この回転変倍を行うための手法としてはいく
つかの手法があるが、ここではバイリニア補間法によっ
て回転変倍を行うものとする。
【００１０】バイリニア補間法は、図１５に示すよう
に、共有メモリ１に記憶されている画像データの４つの
画素、Ｐ0（Ｒ0,Ｇ0,Ｂ0,Ｄ0）、Ｐ1（Ｒ1,Ｇ1,Ｂ1,
Ｄ1）、Ｐ2（Ｒ2,Ｇ2,Ｂ2,Ｄ2）、Ｐ3（Ｒ3,Ｇ3,Ｂ3,Ｄ
3）のデータに基づいて図中のＰで示す位置における画
素の各色要素データ（Ｒ,Ｇ,Ｂ,Ｄ） を生成する処理で
ある。
【００１１】そして、画素Ｐ0 と画素Ｐ1 の距離を正規
化したときの画素Ｐ0 と新たに生成される画素Ｐの横方
向の距離をｘ、画素Ｐ0 と画素Ｐ2 の距離を正規化した
ときの画素Ｐ0 と新たに生成される画素Ｐの縦方向の距
離をｙとすると、新たに生成される画素Ｐの各色要素デ
ータ（Ｒ,Ｇ,Ｂ,Ｄ） は次式で求められる。
【００１２】 Ｒ＝(1-ｘ)(1-ｙ)Ｒ0＋ｘ(1-ｙ)Ｒ1＋(1-ｘ)ｙＲ2＋ｘｙＲ3 …(5) Ｇ＝(1-ｘ)(1-ｙ)Ｇ0＋ｘ(1-ｙ)Ｇ1＋(1-ｘ)ｙＧ2＋ｘｙＧ3 …(6) Ｂ＝(1-ｘ)(1-ｙ)Ｂ0＋ｘ(1-ｙ)Ｂ1＋(1-ｘ)ｙＢ2＋ｘｙＢ3 …(7) Ｄ＝(1-ｘ)(1-ｙ)Ｄ0＋ｘ(1-ｙ)Ｄ1＋(1-ｘ)ｙＤ2＋ｘｙＤ3 …(8) 従って、図１４の構成において、例えば、プロセッサ２
0 では(5) 式の演算を行い、プロセッサ２1 では(6) 式
の演算を行い、プロセッサ２2 では(7) 式の演算を行
い、プロセッサ２3 では(8) 式の演算を行うようにし、
しかもこれらの演算を並行して行うようにすれば回転変
倍の処理を高速に行うことが可能となる。
【００１３】次に、画像合成についてであるが、ここで
は透かし合成の処理を行うものとすると、合成される二
つの画像の画素の色要素データをそれぞれ（Ｒ0,Ｇ0,Ｂ
0,Ｄ 0）、（Ｒ1,Ｇ1,Ｂ1,Ｄ1）としたとき、透かし合成
によって生成される新たな画素の色要素データ（Ｒ,Ｇ,
Ｂ,Ｄ） は次式で求められる。
【００１４】Ｒ＝(1-α)Ｒ0＋αＲ1 …(9) Ｇ＝(1-α)Ｇ0＋αＧ1 …(10) Ｂ＝(1-α)Ｂ0＋αＢ1 …(11) Ｄ＝(1-α)Ｄ0＋αＤ1 …(12) ここで、αは 0≦α≦1 であり、当該画像合成処理を実
行するユーザによって予め設定されるパラメータであ
る。このパラメータαの値は画像全体で一定値の場合
と、各画素毎に設定される場合がある。特に、後者の場
合は通常αプレーンと称されている。
【００１５】従って、図１４の構成において、例えば、
プロセッサ２0 では(9) 式の演算を行い、プロセッサ２
1 では(10)式の演算を行い、プロセッサ２2 では(11)式
の演算を行い、プロセッサ２3 では(12)式の演算を行う
ようにし、しかもこれらの演算を並行して行うようにす
れば画像合成の処理を高速に行うことが可能となる。
【００１６】
【発明が解決しようとする課題】しかしながら、図１４
に示す構成の画像処理装置においては各プロセッサ２0,
２1,２2,２3 にそれぞれ必要な色要素データが渡ってし
まえば、上述したように並列処理によって高速に演算を
行うことが可能なのであるが、各プロセッサ２0,２1,２
2,２3 がそれぞれ必要な色要素データを取り込むまでに
時間を要するので、各プロセッサ２0,２1,２2,２3 が高
性能なものであっても、画像処理装置全体として各プロ
セッサ２0,２1,２2,２3 の性能を十分に発揮させること
ができないものであった。
【００１７】具体的には次のようである。まず、色変換
の場合について説明すると次のようである。(1) 〜(4)
式から明らかなように、色変換の処理を行う場合には全
てのプロセッサ２0,２1,２2,２3 は同じ色要素データ
（Ｒ,Ｇ,Ｂ,Ｄ） を用いる。
【００１８】従って、各プロセッサ２0,２1,２2,２3 は
共有メモリ１中の色変換の処理の対象となっている画素
をアクセスする必要があるが、同時に同一画素をアクセ
スすることはできないので、プロセッサ２0,２1,２2,２
3 は予め定められた順番で当該画素をアクセスすること
になり、各プロセッサ２0,２1,２2,２3 には必ず共有メ
モリ１にアクセスするための待ち時間が必要になり、画
像処理装置全体としてプロセッサの演算性能を十分に発
揮できないという問題があるのである。
【００１９】次に、画素補間の場合であるが、この場合
にはプロセッサ２0 は処理の対象になっている４つの画
素の色要素データの中のＲデータ成分Ｒ0,Ｒ1,Ｒ2,Ｒ3
のみが必要であるので、例えば各プロセッサ２0,２1,２
2,２3 がこの順番に必要な色要素データを取り込むもの
とすれば、まずプロセッサ２0 が共有メモリ１にアクセ
スして一つの画素Ｐ0 のデータ（Ｒ0,Ｇ0,Ｂ0,Ｄ0） を
取り込み、この中から演算に用いる色要素データＲ0 の
みを抽出し、次に共有メモリ１にアクセスして画素Ｐ1
のデータ（Ｒ1,Ｇ1,Ｂ1,Ｄ1） を取り込んで、この中か
ら演算に用いる色要素データＲ1 のみを抽出し、次に共
有メモリ１にアクセスして画素Ｐ2 のデータ（Ｒ2,Ｇ2,
Ｂ2,Ｄ2） を取り込んで、この中から演算に用いる色要
素データＲ2 のみを抽出し、更に共有メモリ１にアクセ
スして画素Ｐ3 のデータ（Ｒ3,Ｇ3,Ｂ3,Ｄ3） を取り込
んで、この中から演算に用いる色要素データＲ3 のみを
抽出する。
【００２０】これによってプロセッサ２0 は演算に必要
な色要素データを全て取り込めるのであるが、この間他
のプロセッサ２1,２2,２3 は待ち状態になるので、画像
処理装置全体としてプロセッサの演算性能を十分に発揮
できないという問題があるばかりでなく、共有メモリ１
にアクセスして取り込んだデータの中から必要な色要素
データのみを抽出し、その他の色要素データは捨ててし
まうことになり、取り込んだデータの一部しか使用しな
いので効率が悪いという問題もある。
【００２１】また、結果として４つのプロセッサ２0,２
1,２2,２3 の各々に必要とする色要素データを全て渡す
のに、共有メモリ１を都合１６回アクセスすることとな
り、画像処理装置全体として長いメモリアクセス時間を
要する。
【００２２】次に、画像合成の場合についてであるが、
上述したところから明らかなように、この場合にも画素
補間の場合と同様に、画像処理装置全体としてプロセッ
サの演算性能を十分に発揮できないばかりでなく、共有
メモリ１から取り込んだデータの中の一部のデータしか
使用しないので効率が悪いという問題がある。
【００２３】本発明は、上記の課題を解決するものであ
って、各プロセッサに対して必要とする色要素データを
従来よりも短時間に、且つ効率よく受け渡すことができ
る画像処理装置を提供することを目的とするものであ
る。
【００２４】
【課題を解決するための手段及び発明の効果】さて、上
記の問題点は図１４に示す画像処理装置では、各プロセ
ッサ２0,２1,２2,２3 がそれぞれ別個に共有メモリ１を
アクセスすることにある。即ち、各プロセッサ２0,２1,
２2,２3 が別個に共有メモリ１をアクセスすることによ
って生じるバス３上での競合を避けるために共有メモリ
１へアクセスする順番を定めているのである。
【００２５】これに対して、共有メモリ１へのアクセス
を１画素については１回だけとし、そのアクセスによっ
て共有メモリ１から読み出した画素の色要素データを一
旦ラッチし、その各色要素データを必要とするプロセッ
サにコピーまたは分配して渡すようにすれば、各プロセ
ッサ２0,２1,２2,２3 に対して演算に必要な全ての色要
素データを従来より短時間に渡すことができることにな
る。
【００２６】具体的には、色変換の場合には、共有メモ
リ１から処理の対象となる画素のデータ（Ｒ,Ｇ,Ｂ,
Ｄ） を取り込んでラッチし、そこから各プロセッサに
当該データ（Ｒ,Ｇ,Ｂ,Ｄ） をコピーして渡してやれ
ば、共有メモリ１へのアクセスは１回だけで済み、各プ
ロセッサの共有メモリ１へのアクセス競合による待ち時
間は解消されるので、プロセッサ２0,２1,２2,２3 が演
算に必要な色要素データを獲得するまでの時間を短縮
し、以て画像処理装置全体としてプロセッサの能力を最
大限に発揮させることができる。
【００２７】また、画素補間の場合には、まず画素Ｐ0
のデータ（Ｒ0,Ｇ0,Ｂ0,Ｄ0） を取り込んで一旦ラッチ
し、そこからプロセッサ２0 にはＲ0 を渡し、プロセッ
サ２1 にはＧ0 を渡し、プロセッサ２2 にはＢ0 を渡
し、プロセッサ２3 にはＤ0 を渡すように分配する。以
下、Ｐ1,Ｐ2,Ｐ3 の画素についても同様に行えば、共有
メモリ１へのアクセスは必要な画素データ数と同じ都合
４回でよく、しかも共有メモリ１から取り込んでラッチ
してから各プロセッサ２0,２1,２2,２3 へそれぞれ必要
な色要素データを分配して渡すので、共有メモリ１への
アクセスの競合によるプロセッサの待ち時間は解消さ
れ、各プロセッサ２0,２1,２2,２3 に対して演算に必要
な色要素データを渡すまでの時間を従来よりも短縮する
ことができ、以て画像処理装置全体としてプロセッサの
能力を最大限に発揮させることができる。
【００２８】また、このようにすれば従来のように取り
込んだ画素のデータのうち演算に必要ない色要素データ
を捨ててしまうということがなく、効率がよい。
【００２９】画像合成の場合についても同様である。即
ち、画像合成の場合は共有メモリ１に対して必要な画素
データ数と同じ２回アクセスするだけでよく、しかも共
有メモリ１から取り込んでラッチしてから各プロセッサ
２0,２1,２2,２3 へそれぞれ必要な色要素データを分配
して渡すので、共有メモリ１へのアクセスの競合による
プロセッサの待ち時間は解消され、各プロセッサ２0,２
1,２2,２3 に対して演算に必要な色要素データを渡すま
での時間を従来よりも短縮することができ、以て画像処
理装置全体としてプロセッサの能力を最大限に発揮させ
ることができる。
【００３０】また、このようにすれば従来のように取り
込んだ画素のデータのうち演算に必要ない色要素データ
を捨ててしまうということがなく、効率がよい。
【００３１】そこで、請求項１記載の画像処理装置は、
画像データを記憶するための共有メモリと、共有メモリ
からの画像データに基づいて、色変換、画素補間、画像
合成等の画像処理を並行して行う複数のプロセッサと、
共有メモリから画像データを読み出すためのアドレスを
発生するアドレス発生部と、共有メモリから読み出され
た画像データを取り込み、実行すべき画像処理の内容に
応じて取り込んだ画像データを所定のプロセッサに渡す
データ配分手段とを備えることを特徴とする。
【００３２】この構成によれば、共有メモリを読み出し
てから各プロセッサに対して演算に必要な全ての色要素
データを渡すまでの時間を短縮することができる。
【００３３】ここでデータ配分手段は、請求項２記載の
ように、共有メモリから読み出された１画素分の画像デ
ータを一旦記憶するリードレジスタと、各プロセッサに
対応して設けられ、対応するプロセッサで必要とするデ
ータをリードレジスタに記憶されている画像データの中
から選択するデータセレクタと、各プロセッサに対応し
て設けられ、対応するデータセレクタで選択されたデー
タを保持し、対応するプロセッサに供給するインターフ
ェースレジスタとを備えることを特徴とする。
【００３４】そしてこのとき、データセレクタに記憶さ
れた画像データは、請求項３記載のように、実行すべき
画像処理が色変換の場合には当該画像処理を実行する全
てのプロセッサに対応するインターフェースレジスタに
そのまま全部コピーされ、実行すべき画像処理が画素補
間の場合及び画像合成の場合には当該画像処理を実行す
る各プロセッサのインターフェースレジスタに対して、
当該画像データの中の必要なデータのみが分配される。
【００３５】これによって、共有メモリから読み出され
た画像データは無駄無く演算に利用されることになる。
【００３６】また、請求項４記載のように、各インター
フェースレジスタには、対応するプロセッサに供給すべ
き必要なデータが全て書き込まれた場合に所定の値とな
され、当該データがプロセッサによって読み込まれた場
合にはリセットされるリードフラグが設定される。
【００３７】以上の構成によって所期の目的は達成でき
るのであるが、請求項５記載のようにインターフェース
レジスタをダブルバッファで構成すれば、各プロセッサ
に必要なデータを渡すまでの時間をより短縮することが
でき、更には請求項６記載のように共有メモリをマルチ
ポートメモリで構成することによっても各プロセッサに
必要なデータを渡すまでの時間を短縮することができ
る。
【００３８】
【発明の実施の形態】以下、図面を参照しつつ発明の実
施の形態について説明する。図１は本発明に係る画像処
理装置の概略の構成を示す図であり、図中、４はアドレ
ス発生部、５はデータフォーマッタ、６はリードレジス
タ、７0,７1,７2,７3 はデータセレクタ、８0,８1,８2,
８3 はインターフェースレジスタ（以下、Ｉ／Ｆレジス
タと称す）、９はライトレジスタ、１０は制御部を示
す。なお、図１４に示すものと同等なものについては同
一の符号を付す。
【００３９】アドレス発生部４は、共有メモリ１から画
像データを読み出す場合のアドレス、及び画像データを
共有メモリ１へ書き込む場合のアドレスを発生する。
【００４０】アドレス発生部４で発生するアドレスは画
像データがどのような形態で共有メモリ１に格納されて
いるか等の種々の条件によって異なり、しかもアドレス
発生部４でどのようにして読み出し画素のアドレスを発
生するかは本発明においては本質的な事項ではないが、
一般的に説明すると概略次のようである。
【００４１】まず、色変換の場合には一つの画素のデー
タを読み出せばよいので、下記の式によって読み出しア
ドレスを演算すればよい。
【００４２】 読み出しアドレス＝先頭アドレス＋水平画素数×ステップ ＋ライン数×ラインステップ …(13) これは画像合成の場合についても同様である。なぜな
ら、画像合成を行う場合には二つの画素のデータが必要
になるのであるが、まず第１の画像から一つの画素のデ
ータを読み出し、次に第２の画像から一つの画素のデー
タを読み出せばよいので、それぞれの画像からは上記の
(13)式で演算したアドレスを発生させればよいからであ
る。
【００４３】次に、画素補間の場合については次のよう
である。上述したように、ここではバイリニア補間法に
よる回転変倍を行うのであるが、いま図１６Ａのように
ＸＹ座標で表される原画像空間にある画像を回転して、
図１６Ｂに示すようにＵＶ座標で表される出力画像空間
に出力するものとすると、図１６Ｂの出力画素Ｐ′の位
置は出力画像空間ＵＶ内に定められたサンプル格子点に
一致しなければならない。即ち、出力画素Ｐ′は例えば
整数で表される座標の位置にならなければならない。
【００４４】そのために、この出力画素Ｐ′と対応する
原画像空間ＸＹ内の点Ｐの座標は一般的には原画像のサ
ンプリング位置、例えば座標が整数値で表される位置か
ら外れたものとなる。
【００４５】従って、出力画素Ｐ′を求めるには、原画
像空間ＸＹ内で点Ｐの周辺画素からＰの各色要素の値を
決定することが必要となる。
【００４６】ところで、原画像空間ＸＹでの画素Ｐの座
標（Ｘ，Ｙ）と、出力画像空間ＵＶでの画素Ｐ′の座標
（Ｕ，Ｖ）の関係は次式で表される。
【００４７】 Ｘ＝ＡＵ＋ＢＶ＋Ｅ …（１４） Ｙ＝ＣＵ＋ＤＶ＋Ｆ …（１５） ここで、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆは定数である。
【００４８】さて、出力画像空間ＵＶでの一つの走査線
に着目すると、Ｖは整数の定数、Ｕは整数値ｎ（=0,1,
2, …）と仮定できるので、(14)、(15)式はそれぞれ次
式のように書けることになる。
【００４９】Ｘn ＝Ａ・ｎ＋（ＢＶ＋Ｅ） …(16) Ｙn ＝Ｃ・ｎ＋（ＤＶ＋Ｆ） …(17) ここで、ＢＶ＋Ｅ及びＤＶ＋Ｆは定数となることは上述
したところから明らかであるが、Ａ，Ｂ，Ｃ，Ｄ，Ｅ，
Ｆは実際には小数部を有する実数であるので、Ｘn ，Ｙ
n も小数部を有する実数となる。
【００５０】そこで、Ｘn ，Ｙn の整数部、即ち原画像
空間ＸＹ内でサンプリング位置に一致する部分をＸ，Ｙ
と大文字で表し、小数部をｘ，ｙと小文字で表すことに
すると、出力画像空間ＵＶのサンプル格子点に一致した
画素Ｐ′は原画像空間ＸＹのＰ点を囲む周辺の４点のサ
ンプル画素値からｘ，ｙを用いて補間することができる
ことになる。
【００５１】これがバイリニア補間法であるが、以上の
ことからＸn ，Ｙn は次式のような差分方程式で計算で
きることが分かる。
【００５２】 Ｘn ＝Ｘn-1 ＋Ａ Ｘ0 ＝ＢＶ＋Ｅ …(18) Ｙn ＝Ｙn-1 ＋Ｃ Ｙ0 ＝ＤＶ＋Ｆ …(19) 従って、原画像空間ＸＹ内のＰ0,Ｐ1,Ｐ2,Ｐ3 の４個の
画素を読み出すものとすると、まず、画素Ｐ0 の読み出
しアドレスを、 読み出しアドレス＝先頭アドレス＋Ｘ×ステップ ＋Ｙ×ラインステップ …(20) で求め、残りの画素Ｐ1,Ｐ2,Ｐ3 については(20)式に画
素Ｐ0 からのアドレスのオフセット分を加算して求めれ
ばよいことが分かる。
【００５３】このようにアドレス発生部４は、画素補間
の場合には(20)式に基づく演算を行って読み出し画素の
アドレスを求め、共有メモリ１に供給すると共に、図１
に示すように小数部ｘ，ｙを各Ｉ／Ｆレジスタ８0,８1,
８2,８3 に供給する。そしてこの小数部ｘ，ｙは、各プ
ロセッサ２0,２1,２2,２3 において(5) 〜(8) 式の画素
補間の演算を行う際に用いられることになる。
【００５４】以上、アドレス発生部４について説明した
が、次にデータフォーマッタ５について説明する。この
データフォーマッタ５は本発明の特徴とするところのも
のであり、請求項に記載したデータ配分手段に相当する
ものである。
【００５５】データフォーマッタ５は、図１に示すよう
に、リードレジスタ６、各プロセッサ２0,２1,２2,２3
に対応したデータセレクタ７0,７1,７2,７3 とＩ／Ｆレ
ジスタ８0,８1,８2,８3 、ライトレジスタ９、制御部１
０を備えている。
【００５６】リードレジスタ６は、少なくとも共有メモ
リ１から読み出された１画素のデータを一旦格納するも
のであり、従ってこのリードレジスタ６のメモリ容量は
32ビットである。
【００５７】データセレクタ７0 は、リードレジスタ６
に格納された画素のデータのどのビットをＩ／Ｆレジス
タ８0 のどの部分に書き込むかを選択するものであり、
この選択は制御部１０からのセレクト信号 SELの値によ
って決定される。その他のデータセレクタ７1,７2,７3
についても同様である。
【００５８】Ｉ／Ｆレジスタ８0 はプロセッサ２0 に渡
す色要素データが書き込まれるレジスタである。
【００５９】ライトレジスタ９は各プロセッサ２0,２1,
２2,２3 が生成した新たな画素のデータを共有メモリ１
に書き込むに際して、一旦当該データをラッチするため
のものである。共有メモリ１に書き込む際の書き込みア
ドレスはアドレス発生部４で生成される。なお、これら
については本発明において本質的な事項ではないので説
明は省略する。制御部１０はデータフォーマッタ５の各
部の動作を制御するためのものである。
【００６０】以上がこの画像処理装置の概略の構成であ
るが、次に、各プロセッサ２0,２1,２2,２3 の系統毎に
詳細な構成を図２〜図５に示す。なお、図２〜図５にお
いては対応するものについては同一の符号を付してい
る。
【００６１】図２はプロセッサ２0 の系統の構成を示す
図であり、図中、１１〜１４はバス、１５〜１８はセレ
クタ、１９〜２１はレジスタ、２２〜２４はリードフラ
グを示す。
【００６２】リードレジスタ６は32ビットのレジスタで
あり、図に示すようにＡ，Ｂ，Ｃ，Ｄの４つの部分に分
割されている。これらＡ，Ｂ，Ｃ，Ｄの部分は全て 8ビ
ットであり、それぞれ、バス１１、バス１２、バス１
３、バス１４にラッチしたデータを出力する。なお、バ
ス１１〜１４のバス幅は全て 8ビットである。
【００６３】データセレクタ７0 は４個のセレクタ１
５、１６、１７、１８で構成されている。これらのセレ
クタ１５〜１８には制御部１０からセレクト信号 SELが
供給され、SEL ＝ 0の場合には「0」側に入力されたデ
ータが選択され、SEL ＝ 1の場合には「1」側に入力さ
れたデータが選択されるようになされている。
【００６４】このプロセッサ２0 の系統では全てのセレ
クタ１５〜１８の「1」側はバス１１に接続されてお
り、またセレクタ１５の「0」側はバス１１に、セレク
タ１６の「0」側はバス１２に、セレクタ１７の「0」側
はバス１３に、セレクタ１８の「0」側はバス１４にそ
れぞれ接続されている。
【００６５】Ｉ／Ｆレジスタ８0 は、レジスタ１９、２
０、２１で構成されている。これらのレジスタ１９〜２
１へのデータの書き込みは制御部１０からのラッチイネ
ーブル信号LEによって行われる。また、これらのレジス
タ１９〜２１にはリードフラグ２２、２３、２４が設定
されている。
【００６６】レジスタ１９は画素補間が行われる場合に
アドレス発生部４から生成されるｘ，ｙのデータをラッ
チするものであり、図のようにＸ，Ｙの２つの部分に分
割され、制御部１０からのラッチイネーブル信号LEによ
ってそれぞれの部分が別々のタイミングでデータをラッ
チできるようになされている。ここではｘデータ、ｙデ
ータはそれぞれレジスタ１９のＸの部分、Ｙの部分に書
き込まれるものとする。また、ｘデータ、ｙデータはそ
れぞれ 8ビットであるとする。
【００６７】レジスタ２０にはセレクタ１５〜１８で選
択されたデータが書き込まれる。このレジスタ２０は図
のようにａ，ｂ，ｃ，ｄの４つの部分に分割され、制御
部１０からのラッチイネーブル信号LEによってそれぞれ
の部分が別々のタイミングでデータをラッチできるよう
になされている。これらａ，ｂ，ｃ，ｄの部分は全て8
ビットである。
【００６８】レジスタ２１も同様であり、セレクタ１５
〜１８で選択されたデータが書き込まれるが、図のよう
にｅ，ｆ，ｇ，ｈの４つの部分に分割され、制御部１０
からのラッチイネーブル信号LEによってそれぞれの部分
が別々のタイミングでデータをラッチできるようになさ
れている。これらｅ，ｆ，ｇ，ｈの部分は全て 8ビット
である。
【００６９】レジスタ１９〜２１にプロセッサ２0 に渡
すべきデータが全て揃うと制御部１０はリードフラグRF
２２〜２４を「1」とする。そしてリードフラグ２２〜
２４に「1」が立つとプロセッサ２0 はレジスタ１９〜
２１にラッチされているデータを読み取ると共に、デー
タを読み取ったことを示すためにリードフラグRF２２〜
２４を「0」に戻す。そして、プロセッサ２0 は読み取
ったデータを用いて所定の演算を行う。
【００７０】図３はプロセッサ２1 の系統の構成を示す
図であるが、図２とはセレクタ１５〜１８とバス１１〜
１４の接続が異なるだけである。即ち、このプロセッサ
２1の系統では全てのセレクタ１５〜１８の「1」側はバ
ス１２に接続されており、またセレクタ１５の「0」側
はバス１１に、セレクタ１６の「0」側はバス１２に、
セレクタ１７の「0」側はバス１３に、セレクタ１８の
「0」側はバス１４にそれぞれ接続されている。
【００７１】また、図４はプロセッサ２2 の系統の構成
を示す図であるが、図２、図３とはセレクタ１５〜１８
とバス１１〜１４の接続が異なるだけである。即ち、こ
のプロセッサ２2 の系統では全てのセレクタ１５〜１８
の「1」側はバス１３に接続されており、またセレクタ
１５の「0」側はバス１１に、セレクタ１６の「0」側は
バス１２に、セレクタ１７の「0」側はバス１３に、セ
レクタ１８の「0」側はバス１４にそれぞれ接続されて
いる。
【００７２】同様に、図５はプロセッサ２3 の系統の構
成を示す図であるが、図２、図３、図４とはセレクタ１
５〜１８とバス１１〜１４の接続が異なるだけである。
即ち、このプロセッサ２3 の系統では全てのセレクタ１
５〜１８の「1」側はバス１４に接続されており、また
セレクタ１５の「0」側はバス１１に、セレクタ１６の
「0」側はバス１２に、セレクタ１７の「0」側はバス１
３に、セレクタ１８の「0」側はバス１４にそれぞれ接
続されている。
【００７３】以上がデータフォーマッタ５の詳細な構成
であるが、次に、当該画像処理装置の動作について各処
理の場合について説明する。
【００７４】まず、色変換の場合については次のようで
ある。図１に図示しない入力手段によって色変換の処理
及び画像が選択され、処理の開始が指示されると、プロ
セッサ２0,２1,２2,２3 及びデータフォーマッタ５の制
御部１０に色変換の処理が指示された旨が通知され、動
作が開始される。
【００７５】さて、いまアドレス発生部４が選択された
画像の一つの画素のアドレスを生成して共有メモリ１に
供給したとすると、共有メモリ１からは当該アドレスに
記憶されている画素の４つの色要素データが読み出さ
れ、リードレジスタ６にラッチされる。
【００７６】そして、いま、この画素をＰ0 とし、色要
素データを（Ｒ0,Ｇ0,Ｂ0,Ｄ0 ）とし、Ｒ0 データはリ
ードレジスタ６のＡの部分にラッチされ、Ｇ0 データは
リードレジスタ６のＢの部分にラッチされ、Ｂ0 データ
はリードレジスタ６のＣの部分にラッチされ、Ｄ0 デー
タはリードレジスタ６のＤの部分にラッチされるものと
する。
【００７７】このとき、制御部１０はセレクタ１５〜１
８に対してセレクト信号SEL を供給するが、色変換の場
合には制御部１０は SEL＝0 とするように設定されてい
る。従って、セレクタ１５からはバス１１上の色要素デ
ータ、即ちＲ0 データが出力され、セレクタ１６からは
バス１２上の色要素データ、即ちＧ0 データが出力さ
れ、セレクタ１７からはバス１３上の色要素データ、即
ちＢ0 データが出力され、セレクタ１８からはバス１４
上の色要素データ、即ちＤ0 データが出力されることに
なる。
【００７８】次に、制御部１０は、次のクロックのタイ
ミングでレジスタ２０に対してのみラッチイネーブル信
号LEを供給する。これによって図６（Ｂ）に示すよう
に、レジスタ２０のａの部分にはＲ0 データがラッチさ
れ、ｂの部分にはＧ0 データがラッチされ、ｃの部分に
はＢ0 データがラッチされ、ｄの部分にはＤ0 がラッチ
されることになる。なお、図６（Ａ）はこのときのレジ
スタ１９の内容を示す図であり、ｘの部分もｙの部分も
全て 0となっている。同様に図６（Ｃ）はこのときのレ
ジスタ２１の内容を示す図であり、ｅ，ｆ，ｇ，ｈの全
ての部分が 0となっている。
【００７９】これで色変換を行うに際して必要な色要素
データが全てレジスタ２０にラッチされたので、制御部
１０は同じクロックのタイミングでレジスタ２０のリー
ドフラグRF２３を「1」とする。
【００８０】リードフラグRF２３に「1」が立つと、プ
ロセッサ２0 は当該レジスタ２０にラッチされている全
ての色要素データを読み込むと共に、リードフラグRF２
３を「0」に戻す。
【００８１】このようにしてＲ0,Ｇ0,Ｂ0,Ｄ0 の全ての
色要素データを取り込むと、プロセッサ２0 は上記(1)
式の演算を行って当該画素の新たな色要素データＲ′を
生成し、その色要素データＲ′をライトレジスタ９の所
定の領域に書き込む。なお、(1) 式の演算に用いる係数
ａ0,ｂ0,ｃ0,ｄ0 は予めプロセッサ２0 に設定されてい
ることは当然である。
【００８２】以上、プロセッサ２0 の系統の動作につい
て説明したが、他のプロセッサ２1,２2,２3 の系統でも
同じ動作が行われる。従って、プロセッサ２1 では当該
画素の新たな色要素データＧ′が生成され、プロセッサ
２2 では当該画素の新たな色要素データＢ′が生成さ
れ、プロセッサ２3 では当該画素の新たな色要素データ
Ｄ′が生成される。そして、それらの色要素データ
Ｇ′，Ｂ′，Ｄ′はそれぞれライトレジスタ９の所定の
領域に書き込まれ、更にライトレジスタ９から共有メモ
リ１に書き込まれることになる。
【００８３】このときの共有メモリ１への書き込む場合
のアドレスはアドレス発生部４で生成されるが、このと
きのアドレスは当該色変換の処理の対象となった画素Ｐ
0 と同じアドレスであってもよく、別のアドレスであっ
てもよい。なお、ライトレジスタ９から共有メモリ１へ
の書き込みについては本発明において本質的な事項では
ないので詳細な説明は省略する。
【００８４】また、制御部１０は、全てのプロセッサ２
0,２1,２2,２3 の系統のリードフラグRF２３が「0」に
戻されたことを認識すると、アドレス発生部４に対して
当該画素のデータに関する処理が終了したことを通知す
る。これによってアドレス発生部４は次の画素を読み出
すためのアドレスを生成して共有メモリ１に供給する。
【００８５】以上のようであるので、この画像処理装置
によれば、共有メモリ１からの画素の色要素データの読
み出しは１回だけであり、読み出された色要素データは
各プロセッサ２0,２1,２2,２3 の系統のレジスタ２０に
同時にコピーされるので共有メモリ１へのアクセスの競
合によるプロセッサの待ち時間は解消され、共有メモリ
１へのアクセスから各プロセッサ２0,２1,２2,２3 に必
要な全てのデータを渡すまでの時間を従来よりも大幅に
短縮することができる。
【００８６】次に、画像合成の場合の動作について説明
する。なお、ここでは第１の画像の画素の色要素データ
をＰ0（Ｒ0,Ｇ0,Ｂ0,Ｄ0 ）とし、第２の画像の画素の
色要素データをＰ1（Ｒ1,Ｇ1,Ｂ1,Ｄ1 ）とする。
【００８７】図１に図示しない入力手段によって画像合
成の処理及び対象となる画像が選択され、処理の開始が
指示されると、プロセッサ２0,２1,２2,２3 及びデータ
フォーマッタ５の制御部１０に画像合成の処理が指示さ
れた旨が通知され、動作が開始される。
【００８８】まず、第１の画像の画素の色要素データＰ
0（Ｒ0,Ｇ0,Ｂ0,Ｄ0 ）がリードレジスタ６にラッチさ
れる。このとき、Ｒ0 データはリードレジスタ６のＡの
部分にラッチされ、Ｇ0 データはリードレジスタ６のＢ
の部分にラッチされ、Ｂ0 データはリードレジスタ６の
Ｃの部分にラッチされ、Ｄ0 データはリードレジスタ６
のＤの部分にラッチされることは上述した通りである。
【００８９】このとき、制御部１０はプロセッサ２0 の
系統のセレクタ１５〜１８に対してセレクト信号SEL ＝
0を供給すると共に、レジスタ２０に対してラッチイネ
ーブル信号LEを供給するが、この画像合成の場合には、
プロセッサ２0 の系統のレジスタ２０に関してはａの部
分に対してのみラッチイネーブル信号LEを供給し、プロ
セッサ２1 の系統のレジスタ２０に関してはｂの部分に
対してのみラッチイネーブル信号LEを供給し、プロセッ
サ２2 の系統のレジスタ２０に関してはｃの部分に対し
てのみラッチイネーブル信号LEを供給し、プロセッサ２
3 の系統のレジスタ２０に関してはｄの部分に対しての
みラッチイネーブル信号LEを供給する。
【００９０】従って、プロセッサ２0 の系統のレジスタ
２０ではａの部分にはＲ0 データが書き込まれるが、
ｂ，ｃ，ｄの部分には色要素データは書き込まれない。
また、プロセッサ２1 の系統のレジスタ２０ではｂの部
分にはＧ0 データが書き込まれるが、ａ，ｃ，ｄの部分
には色要素データは書き込まれない。同様に、プロセッ
サ２2 の系統のレジスタ２０ではｃの部分にはＢ0 デー
タが書き込まれるが、ａ，ｂ，ｄの部分には色要素デー
タは書き込まれず、プロセッサ２3 の系統のレジスタ２
０ではｄの部分にはＤ0 データが書き込まれるが、ａ，
ｂ，ｃの部分には色要素データは書き込まれない。
【００９１】以上の動作によって第１の画像の画素の色
要素データが各プロセッサの系統のレジスタ２０の所定
の部分に書き込まれるが、この段階では当該レジスタ２
０のリードフラグRF２３には「1」は立たない。なぜな
ら、画像合成を行うには二つの画素の色要素データが必
要であるが、この段階では一つの画素の色要素データし
か揃っていないからである。
【００９２】さて、アドレス発生部４は、第１の画像の
画素のアドレスを発生すると、引き続き第２の画像の画
素のアドレスを発生して共有メモリ１に供給する。従っ
て、リードレジスタ６には第２の画像の画素Ｐ1 の色要
素データがラッチされることになる。このとき、Ｒ1 デ
ータはリードレジスタ６のＡの部分にラッチされ、Ｇ 1
データはリードレジスタ６のＢの部分にラッチされ、Ｂ
1 データはリードレジスタ６のＣの部分にラッチされ、
Ｄ1 データはリードレジスタ６のＤの部分にラッチされ
る。
【００９３】また、制御部１０はプロセッサ２0 の系統
のセレクタ１５〜１８に対してセレクト信号SEL ＝ 0を
供給すると共に、今度はレジスタ２１に対してラッチイ
ネーブル信号LEを供給する。具体的には、プロセッサ２
0 の系統のレジスタ２１に関してはｅの部分に対しての
みラッチイネーブル信号LEを供給し、プロセッサ２1の
系統のレジスタ２１に関してはｆの部分に対してのみラ
ッチイネーブル信号LEを供給し、プロセッサ２2 の系統
のレジスタ２１に関してはｇの部分に対してのみラッチ
イネーブル信号LEを供給し、プロセッサ２3 の系統のレ
ジスタ２１に関してはｈの部分に対してのみラッチイネ
ーブル信号LEを供給する。
【００９４】従って、プロセッサ２0 の系統のレジスタ
２１ではｅの部分にはＲ1 データが書き込まれるが、
ｆ，ｇ，ｈの部分には色要素データは書き込まれない。
また、プロセッサ２1 の系統のレジスタ２１ではｆの部
分にはＧ1 データが書き込まれるが、ｅ，ｇ，ｈの部分
には色要素データは書き込まれない。同様に、プロセッ
サ２2 の系統のレジスタ２１ではｇの部分にはＢ1 デー
タが書き込まれるが、ｅ，ｆ，ｈの部分には色要素デー
タは書き込まれず、プロセッサ２3 の系統のレジスタ２
１ではｈの部分にはＤ1 データが書き込まれるが、ｅ，
ｆ，ｇの部分には色要素データは書き込まれない。
【００９５】以上の動作によって第２の画像の画素の色
要素データが各プロセッサの系統のレジスタ２１の所定
の部分に書き込まれるが、これで画像合成を行うに際し
て必要な色要素データがレジスタ２０とレジスタ２１に
ラッチされたので、制御部１０は同じクロックのタイミ
ングでレジスタ２０のリードフラグRF２３及びレジスタ
２１のリードフラグRF２４を共に「1」とする。
【００９６】リードフラグRF２３、２４に「1」が立つ
と、プロセッサ２0 はレジスタ２０、２１にラッチされ
ている全ての色要素データを読み込むと共に、リードフ
ラグRF２３、２４を「0」に戻す。
【００９７】このようにしてＲ0 及びＲ1 の色要素デー
タを取り込むと、プロセッサ２0 はこれらの色要素デー
タを用いて上記(9) 式の演算を行い、合成後の画素の色
要素データＲを生成し、その色要素データＲをライトレ
ジスタ９の所定の領域に書き込む。なお、(9) 式の演算
に用いる係数αの値は予めユーザによって設定されてい
ることは当然である。
【００９８】他のプロセッサ２1,２2,２3 の系統でも同
様な動作が行われる。即ち、プロセッサ２1 はＧ0 及び
Ｇ1 の色要素データを取り込み、(10)式の演算によって
新たな色要素データＧを生成し、プロセッサ２2 はＢ0
及びＢ1 の色要素データを取り込み、(11)式の演算によ
って新たな色要素データＢを生成し、プロセッサ２3は
Ｄ0 及びＤ1 の色要素データを取り込み、(12)式の演算
によって新たな色要素データＤを生成する。そして、そ
れらの色要素データＧ，Ｂ，Ｄはそれぞれライトレジス
タ９の所定の領域に書き込まれ、更にライトレジスタ９
から共有メモリ１に書き込まれることになる。
【００９９】制御部１０は、全てのプロセッサ２0,２1,
２2,２3 の系統のリードフラグRF２３、２４が「0」に
戻されたことを認識すると、アドレス発生部４に対して
当該画素のデータに関する合成が終了したことを通知す
る。これによってアドレス発生部４は次の画素を読み出
すためのアドレスを生成して共有メモリ１に供給する。
【０１００】画像合成の別の例として、αの値が各画素
毎に設定されている場合は、例えば第１の画像の各画素
の色要素Ｄの位置に画素毎のαの値を予め記憶してお
き、制御部１０は各プロセッサ２0 ，２1 ，２2 の系統
のレジスタ２０に、前記のようにａ，ｂまたはｃへラッ
チイネーブル信号LEを供給すると共に、ｄの部分に対し
てもラッチイネーブル信号LEを供給し、レジスタ２０の
ｄの位置にαの値が書き込まれるようにすれば、各プロ
セッサにおいて画素毎に異なったαの値を使用した画像
合成演算を行うことができる。このとき計算できる画像
は３色の色要素で構成された画像であり、プロセッサ２
3 は演算には使用しないようにする。
【０１０１】以上のようであるので、この画像処理装置
によれば、画像合成の場合にも上述した色変換の場合と
同様に、共有メモリ１からの画素の色要素データの読み
出しは１回だけであり、読み出された画素の色要素デー
タは各プロセッサ２0,２1,２2,２3 の系統のレジスタ２
０あるいはレジスタ２１に同時に分配またはコピーされ
るので共有メモリ１へのアクセスの競合によるプロセッ
サの待ち時間は解消され、共有メモリ１へのアクセスか
ら各プロセッサ２0,２1,２2,２3 に必要なデータを渡す
までの時間を従来よりも大幅に短縮することができる。
【０１０２】次に、画素補間の場合の動作について説明
する。画素補間の場合の動作は上記の色変換、画像合成
の場合よりステップ数が多いので、各ステップ毎に説明
することにする。なお、読み出す４個の画素をＰ
0（Ｒ0,Ｇ0,Ｂ0,Ｄ0）、Ｐ1（Ｒ1,Ｇ1,Ｂ1,Ｄ1）、Ｐ2
（Ｒ2,Ｇ2,Ｂ2,Ｄ2）、Ｐ3（Ｒ3,Ｇ3,Ｂ3,Ｄ3）とす
る。
【０１０３】図１において図示しない入力手段によって
画素補間及び対象となる画像が選択され、処理の開始が
指示されると、プロセッサ２0,２1,２2,２3 及びデータ
フォーマッタ５の制御部１０に画素補間が指示された旨
が通知され、動作が開始される。なお、動作開始時では
全てのリードフラグ２２，２３，２４は 0となされてお
り、制御部１０はデータセレクタ１５〜１８にセレクト
信号SEL＝ 1を設定している。
【０１０４】ステップ１では、最初の画素データＰ
0（Ｒ0,Ｇ0,Ｂ0,Ｄ0）がリードレジスタ６にラッチされ
る。
【０１０５】ステップ２では、制御部１０がレジスタ２
０のａの部分に対してだけラッチイネーブル信号LEを供
給する。リードレジスタ６の内容はＩ／Ｆレジスタ８0,
８1,82,８3 に分配されるが、このときの各プロセッサ
２0,２1,２2,２3 の系統のレジスタ２０の内容は図７
（Ａ）〜（Ｄ）に示すように、ａの部分のみにそれぞれ
Ｒ0 データ、Ｇ0 データ、Ｂ0 データ、Ｄ0 データが書
き込まれる。
【０１０６】同時に、リードレジスタ６には画素データ
Ｐ1（Ｒ1,Ｇ1,Ｂ1,Ｄ1）がラッチされる。以上がステッ
プ２の動作である。
【０１０７】ステップ３では、制御部１０がレジスタ２
０のｂの部分に対してだけラッチイネーブル信号LEを供
給する。リードレジスタ６の内容はＩ／Ｆレジスタ８0,
８1,８2,８3 に分配されるが、このときの各プロセッサ
２0,２1,２2,２3 の系統のレジスタ２０の内容は図８
（Ａ）〜（Ｄ）に示すように、ａの部分にはそれぞれＲ
0 データ、Ｇ0 データ、Ｂ0 データ、Ｄ0 データが書き
込まれ、ｂの部分にはそれぞれＲ1 データ、Ｇ1 デー
タ、Ｂ1 データ、Ｄ1 データが書き込まれている。
【０１０８】同時に、リードレジスタ６には画素データ
Ｐ2（Ｒ2,Ｇ2,Ｂ2,Ｄ2）がラッチされる。以上がステッ
プ３の動作である。
【０１０９】ステップ４では、制御部１０がレジスタ２
０のｃの部分に対してだけラッチイネーブル信号LEを供
給する。リードレジスタ６の内容はＩ／Ｆレジスタ８0,
８1,８2,８3 に分配されるが、このときの各プロセッサ
２0,２1,２2,２3 の系統のレジスタ２０の内容は図９
（Ａ）〜（Ｄ）に示すようであり、ａの部分にはそれぞ
れＲ0 データ、Ｇ0 データ、Ｂ0 データ、Ｄ0 データが
書き込まれ、ｂの部分にはそれぞれＲ1 データ、Ｇ1 デ
ータ、Ｂ1 データ、Ｄ1 データが書き込まれ、ｃの部分
にはそれぞれＲ2 データ、Ｇ2 データ、Ｂ2 データ、Ｄ
2 データが書き込まれている。
【０１１０】同時に、リードレジスタ６には画素データ
Ｐ3（Ｒ3,Ｇ3,Ｂ3,Ｄ3）がラッチされる。以上がステッ
プ４の動作である。
【０１１１】ステップ５では、制御部１０がレジスタ２
０のｄの部分に対してだけラッチイネーブル信号LEを供
給する。また制御部１０は、レジスタ１９のｘ，ｙの部
分に対してもラッチイネーブル信号LEを供給する。
【０１１２】従って、このときの各プロセッサ２0,２1,
２2,２3 の系統のレジスタ２０の内容は図１０（Ａ）〜
（Ｄ）に示すようであり、ａの部分にはそれぞれＲ0 デ
ータ、Ｇ0 データ、Ｂ0 データ、Ｄ0 データが書き込ま
れ、ｂの部分にはそれぞれＲ1 データ、Ｇ1 データ、Ｂ
1 データ、Ｄ1 データが書き込まれ、ｃの部分にはそれ
ぞれＲ2 データ、Ｇ2 データ、Ｂ2 データ、Ｄ2 データ
が書き込まれ、ｄの部分にはそれぞれＲ3 データ、Ｇ3
データ、Ｂ3 データ、Ｄ3 データが書き込まれている。
また、レジスタ１９のｘ，ｙの部分には、それぞれアド
レス発生部４から供給されるｘデータ、ｙデータが書き
込まれる。
【０１１３】そして、この時点で各プロセッサ２0,２1,
２2,２3 が演算に用いる色要素データと、ｘ，ｙのデー
タが全て揃ったので、制御部１０は各プロセッサ２0,２
1,２2,２3 の系統のリードフラグ２２、２３に「1」を
セットする。以上がステップ５の動作であり、ここまで
のステップでデータフォーマッタ５が共有メモリ１から
データを取り込み、各Ｉ／Ｆレジスタ８0,８1,８2,８3
に書き込む動作は終了する。
【０１１４】ステップ６からステップ８までは、各プロ
セッサ２0,２1,２2,２3 が演算に必要なデータを取り込
む動作である。
【０１１５】ステップ６では、各プロセッサ２0,２1,２
2,２3 がリードフラグ２２、２３を読み込み、値が
「1」であることを確認する。
【０１１６】ステップ７では、各プロセッサ２0,２1,２
2,２3 がレジスタ１９にラッチされているｘデータ、ｙ
データを取り込み、リードフラグ２２を「0」に戻す。
【０１１７】ステップ８では、各プロセッサ２0,２1,２
2,２3 がレジスタ２０にラッチされている４つの色要素
データを取り込み、リードフラグ２３を「0」に戻す。
【０１１８】ステップ８までの動作により、各プロセッ
サ２0,２1,２2,２3 は演算に必要な全ての色要素デー
タ、ｘデータ、ｙデータを取り込んだため、次のステッ
プ９以降では、画素補間演算の実行を開始する。
【０１１９】また、ステップ９では、リードフラグ２
２、２３が「0」になっているので、制御部１０はアド
レス発生部４に対して、次の画素データの取り込みが可
能になったことを通知する。
【０１２０】以上のようであるので、画素補間の場合に
は８ステップで１回の演算に用いる画素データ、ｘデー
タ、ｙデータの準備が終了する。そして、この場合にも
共有メモリ１に記憶されている一つの画素がアクセスさ
れ、その画素の色要素データがリードレジスタ６にラッ
チされるのは１回だけであり、しかもリードレジスタ６
にラッチされた各色要素データは、それを必要とするプ
ロセッサの系統のレジスタ２０の所定の部分だけに分配
されるので、リードレジスタ６にラッチされた色要素デ
ータは全て有効に利用され、従来のように演算に用いな
い色要素データを捨ててしまうということがない。
【０１２１】また、上述したように、共有メモリ１への
最初の画素Ｐ0 のアクセスから各プロセッサ２0,２1,２
2,２3 に必要な全てのデータを渡すまでは８ステップ、
即ち８クロックで行うことができるので、各プロセッサ
２0,２1,２2,２3 に必要な全ての色要素データを渡すま
での時間を従来よりも大幅に短縮することができる。
【０１２２】以上、本発明の一実施形態について説明し
たが、次に他の実施形態について説明する。この実施形
態ではＩ／Ｆレジスタを図１１に示すようにダブルバッ
ファで構成する。なお、図１１はプロセッサ２0 の系統
のみを示している。また、Ｉ／Ｆレジスタ８0′ は図２
と同じ構成を備えている。その他のプロセッサ２1,２2,
２3 の系統についても同様である。
【０１２３】図１１においては、第１のＩ／Ｆレジスタ
８0 と、第２のＩ／Ｆレジスタ８0′ が設けられてい
る。そして、プロセッサ２0 が一方のＩ／Ｆレジスタか
ら色要素データを取り込んでいるときに、同時に他方の
Ｉ／Ｆレジスタ８0′ に色要素データを書き込むように
する。
【０１２４】このような動作が行われることによって、
共有メモリ１にアクセスしてからプロセッサ２0,２1,２
2,２3 が演算に必要な全ての色要素データを取り込むま
での時間をより短縮することができる。
【０１２５】実際、図１に示す構成では、画素補間処理
の場合には、共有メモリ１への最初の画素Ｐ0 のアクセ
スから各プロセッサ２0,２1,２2,２3 に必要な全てのデ
ータをＩ／Ｆレジスタに準備するまでは５ステップ、各
プロセッサ２0,２1,２2,２3が演算に必要な全てのデー
タをＩ／Ｆレジスタから取り込むのに３ステップ必要で
あり、合計８ステップ必要である。これに対して、図１
１に示すようにＩ／Ｆレジスタをダブルバッファ構成と
することによって、共有メモリ１にアクセスし、一方の
Ｉ／Ｆレジスタにデータを準備する動作と、各プロセッ
サ２0,２1,２2,２3 がデータを他方のＩ／Ｆレジスタか
ら取り込む動作を並行して実行できるため、少なくとも
両者のうちの大きいステップ数、つまり５ステップ毎に
演算に必要な全てのデータを取り込むことができ、従来
の８ステップよりステップ数を短縮することができる。
【０１２６】また、その他の実施形態として、共有メモ
リ１をマルチポートメモリで構成することもできる。そ
の場合の構成を図１２に示す。共有メモリ１はポート１
とポート２の二つのポートを有しており、データフォー
マッタ５は第１のリードレジスタ６と第２のリードレジ
スタ６′の二つのリードレジスタを備えている。そし
て、共有メモリ１のポート１から読み出された画素のデ
ータは第１のリードレジスタ６にラッチされ、ポート２
から読み出された画素のデータは第２のリードレジスタ
６′にラッチされるようになされている。このリードレ
ジスタ６、６′はそれぞれデータセレクタ７′0,７′1,
７′2,７′3 に接続されている。
【０１２７】また、図１３は図１２のプロセッサ２0 の
系統の構成を示す図であり、図中、１１′〜１４′はリ
ードレジスタ６′に対応するバスを示す。
【０１２８】リードレジスタ６′はリードレジスタ６と
同じ構成をもつ32ビットのレジスタであり、図に示すよ
うに、Ａ，Ｂ，Ｃ，Ｄの各 8ビットの部分はそれぞれバ
ス１１′、バス１２′、バス１３′、バス１４′にラッ
チしたデータを出力する。なお、バス１１′〜１４′の
バス幅は全て 8ビットである。
【０１２９】このプロセッサ２0 の系統では、セレクタ
１５の「0」側はバス１１に、セレクタ１６の「0」側は
バス１２に、セレクタ１７の「0」側はバス１３に、セ
レクタ１８の「0」側はバス１４に接続されており、ま
たセレクタ１５とセレクタ１７の「1」側はバス１１
に、セレクタ１６とセレクタ１８の「1」側はバス１
１′に接続されている。
【０１３０】レジスタ２１にはリードレジスタ６′の
Ａ，Ｂ，Ｃ，Ｄのデータがそれぞれｅ，ｆ，ｇ，ｈに入
力されるように接続されている。
【０１３１】リードレジスタ６、バス１１〜１４、セレ
クタ１５〜１８、レジスタ２０及びリードフラグ２２、
２３の構成及び動作は図２に関して説明したと同様であ
る。
【０１３２】プロセッサ２1,２2,２3 の系統も図１３に
示すプロセッサ２0 の系統と同様に構成されるが、図３
〜図５に示す構成とは、セレクタ１６とセレクタ１８の
「1」側はそれぞれバス１２′、バス１３′、バス１
４′に接続される点が異なっている。
【０１３３】この構成によれば、共有メモリ１からは同
時に２つの画素のデータを読み出すことができるので、
画像合成や画素補間のように複数の画素データから一つ
の画素データを求める場合にデータの供給時間を短縮す
ることができる。
【０１３４】即ち、図１２に示す構成で画素補間処理を
行う場合の動作ステップは以下のようになる。なお、動
作開始前の設定は、１ポートの共有メモリを用いた構成
の場合と同様である。
【０１３５】ステップ１では、画素データＰ0（Ｒ0,
Ｇ0,Ｂ0,Ｄ0）がリードレジスタ６に、画素データＰ
1（Ｒ1,Ｇ1,Ｂ1,Ｄ1）がリードレジスタ６′に、それぞ
れラッチされる。
【０１３６】ステップ２では、制御部１０がレジスタ２
０のａとｂの部分に対してラッチイネーブル信号LEを供
給する。リードレジスタ６、６′の内容はＩ／Ｆレジス
タ８0,８1,８2,８3 に分配されるが、このときの各プロ
セッサ２0,２1,２2,２3 の系統のレジスタ２０の内容
は、ａの部分にはそれぞれＲ0 データ、Ｇ0 データ、Ｂ
0 データ、Ｄ0 データが書き込まれ、ｂの部分にはそれ
ぞれＲ1 データ、Ｇ1 データ、Ｂ1 データ、Ｄ1 データ
が書き込まれる。
【０１３７】同時に、リードレジスタ６には画素データ
Ｐ2（Ｒ2,Ｇ2,Ｂ2,Ｄ2）がラッチされ、リードレジスタ
６′には画素データＰ3（Ｒ3,Ｇ3,Ｂ3,Ｄ3）がラッチさ
れる。以上がステップ２の動作である。
【０１３８】ステップ３では、制御部１０がレジスタ２
０のｃとｄの部分に対してだけラッチイネーブル信号LE
を供給する。また制御部１０は、レジスタ１９のｘ，ｙ
の部分に対してもラッチイネーブル信号LEを供給する。
【０１３９】従って、このときの各プロセッサ２0,２1,
２2,２3 の系統のレジスタ２０の内容は、ａの部分には
それぞれＲ0 データ、Ｇ0 データ、Ｂ0 データ、Ｄ0 デ
ータが書き込まれ、ｂの部分にはそれぞれＲ1 データ、
Ｇ1 データ、Ｂ1 データ、Ｄ1 データが書き込まれ、ｃ
の部分にはそれぞれＲ2 データ、Ｇ2 データ、Ｂ2 デー
タ、Ｄ2 データが書き込まれ、ｄの部分にはそれぞれＲ
3 データ、Ｇ3 データ、Ｂ3 データ、Ｄ3 データが書き
込まれている。
【０１４０】そして、この時点で各プロセッサ２0,２1,
２2,２3 が演算に用いる色要素データと、ｘ，ｙのデー
タが全て揃ったので、制御部１０は各プロセッサ２0,２
1,２2,２3 の系統のリードフラグ２２、２３に「1」を
セットする。以上がステップ３の動作である。
【０１４１】ステップ４以降は、共有メモリ１が１ポー
トの場合の動作におけるステップ６以降の動作と同様で
ある。
【０１４２】以上のように、２ポートの共有メモリを用
いて画素補間処理を行う場合には３ステップで１画素の
演算に必要な色データ、ｘデータ、ｙデータをＩ／Ｆレ
ジスタに準備することができ、各プロセッサ２0,２1,２
2,２3 はデータをＩ／Ｆレジスタから取り込むのに必要
な３ステップを加えた６ステップ毎に、演算に必要な全
てのデータを取り込むことができる。従って、前記実施
形態の１ポートの共有メモリを用いた構成の場合の８ス
テップに比べ、各プロセッサ２0,２1,２2,２3へのデー
タの供給を高速化することができる。
【０１４３】また、更に他の実施形態として、Ｉ／Ｆレ
ジスタをダブルバッファ構成とし、共有メモリ１をマル
チポートメモリで構成するようにすることもできる。例
えば、画素補間処理の場合には、共有メモリ１に２ポー
トメモリを使用しているため、共有メモリ１への最初の
画素Ｐ0 のアクセスから各プロセッサ２0,２1,２2,２3
に必要な全てのデータをＩ／Ｆレジスタに準備するのは
３ステップで実行できる。更に、各プロセッサ２0,２1,
２2,２3 が演算に必要な全てのデータをＩ／Ｆレジスタ
から取り込むのも３ステップで実行でき、しかもＩ／Ｆ
レジスタをダブルバッファ構成としていることからこの
二つの動作は並行して実行することができるため、結果
として各プロセッサ２0,２1,２2,２3 は３ステップ毎に
演算に必要な全てのデータを取り込むことができ、ステ
ップ数はこれまで説明した４つの例の中で最も短くする
ことができる。
【０１４４】本発明は上記実施形態に限定されるもので
はなく、更に種々の変形が可能である。例えば、上記の
例ではＲ，Ｇ，Ｂ，Ｄの各色要素データを処理するもの
としたが、Ｃ，Ｍ，Ｙ，Ｋの色要素データを処理するよ
うにしてもよく、この場合にはプロセッサ２0,２1,２2,
２3 はそれぞれ色要素データＣ，Ｍ，Ｙ，Ｋに関する処
理を行うようにすればよい。
【０１４５】また、上記の例ではプロセッサは４個用い
るものとしたが、プロセッサの数は必要に応じて増加さ
せることができる。
【０１４６】また、上記の例では１画素のビット幅を32
ビットとしたが、画素のビット幅は必要に応じて増加さ
せることができることは当然である。
【０１４７】更に、上記の説明では共有メモリ１へのア
クセスとデータフォーマッタ５の動作は同期して行われ
るものとしたが、非同期とすることもでき、その場合に
は共有メモリ１とデータフォーマッタ５の間にファース
ト・イン・ファースト・アウト・メモリ（ＦＩＦＯ）を
挿入すればよい。
【図面の簡単な説明】
【図１】 本発明の一実施形態を示す図である。
【図２】 図１に示すデータフォーマッタ５のプロセッ
サ２0 の系統の構成例を示す図である。
【図３】 図１に示すデータフォーマッタ５のプロセッ
サ２1 の系統の構成例を示す図である。
【図４】 図１に示すデータフォーマッタ５のプロセッ
サ２2 の系統の構成例を示す図である。
【図５】 図１に示すデータフォーマッタ５のプロセッ
サ２3 の系統の構成例を示す図である。
【図６】 色変換の場合の動作を説明するための図であ
る。
【図７】 画素補間の場合の動作を説明するための図で
ある。
【図８】 画素補間の場合の動作を説明するための図で
ある。
【図９】 画素補間の場合の動作を説明するための図で
ある。
【図１０】 画素補間の場合の動作を説明するための図
である。
【図１１】 他の実施形態の概略の構成を示す図であ
る。
【図１２】 更に他の実施形態の概略の構成を示す図で
ある。
【図１３】 図１２に示すデータフォーマッタ５のプロ
セッサ２0 の系統の構成例を示す図である。
【図１４】 従来の画像処理装置の概略の構成例を示す
図である。
【図１５】 バイリニア補間法を説明するための図であ
る。
【図１６】 画素補間の場合にアドレス発生部４が生成
するアドレスを説明するための図である。
【符号の説明】
１…共有メモリ、２0,２1,２2,２3 …プロセッサ、３…
バス、４…アドレス発生部、５…データフォーマッタ、
６…リードレジスタ、７0,７1,７2,７3 …データセレク
タ、８0,８1,８2,８3 …インターフェースレジスタ、９
…ライトレジスタ、１０…制御部、１１〜１４…バス、
１５〜１８…セレクタ、１９〜２１…レジスタ、２２〜
２４…リードフラグ、６′…リードレジスタ、８′…Ｉ
／Ｆレジスタ、１１′〜１４′…バス。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】画像データを記憶するための共有メモリ
    と、 共有メモリからの画像データに基づいて、色変換、画素
    補間、画像合成等の画像処理を並行して行う複数のプロ
    セッサと、 共有メモリから画像データを読み出すためのアドレスを
    発生するアドレス発生部と、 共有メモリから読み出された画像データを取り込み、実
    行すべき画像処理の内容に応じて取り込んだ画像データ
    を所定のプロセッサに渡すデータ配分手段とを備えるこ
    とを特徴とする画像処理装置。
  2. 【請求項２】データ配分手段は、 共有メモリから読み出された１画素分の画像データを一
    旦記憶するリードレジスタと、 各プロセッサに対応して設けられ、対応するプロセッサ
    で必要とするデータをリードレジスタに記憶されている
    画像データの中のから選択するデータセレクタと、 各プロセッサに対応して設けられ、対応するデータセレ
    クタで選択されたデータを保持し、対応するプロセッサ
    に供給するインターフェースレジスタとを備えることを
    特徴とする請求項１記載の画像処理装置。
  3. 【請求項３】データセレクタに記憶された画像データ
    は、 実行すべき画像処理が色変換の場合には当該画像処理を
    実行する全てのプロセッサに対応するインターフェース
    レジスタにそのまま全部コピーされ、 実行すべき画像処理が画素補間の場合及び画像合成の場
    合には当該画像処理を実行する各プロセッサのインター
    フェースレジスタに対して、当該画像データの中の必要
    なデータのみが分配されることを特徴とする請求項２記
    載の画像処理装置。
  4. 【請求項４】各インターフェースレジスタには、対応す
    るプロセッサに供給すべき必要なデータが全て書き込ま
    れた場合に所定の値となされ、当該データがプロセッサ
    によって読み込まれた場合にはリセットされるリードフ
    ラグが設定されてなることを特徴とする請求項２または
    ３記載の画像処理装置。
  5. 【請求項５】インターフェースレジスタがダブルバッフ
    ァで構成されることを特徴とする請求項２、３または４
    記載の画像処理装置。
  6. 【請求項６】共有メモリはマルチポートメモリで構成さ
    れることを特徴とする請求項１、２、３、４または５に
    記載の画像処理装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010176547A (ja) * 2009-01-30 2010-08-12 Dainippon Printing Co Ltd 画像処理装置に含まれる制御装置、制御方法、及び制御処理プログラム

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