JPH09214474A - Digital communication and receiver - Google Patents
Digital communication and receiverInfo
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- JPH09214474A JPH09214474A JP31795196A JP31795196A JPH09214474A JP H09214474 A JPH09214474 A JP H09214474A JP 31795196 A JP31795196 A JP 31795196A JP 31795196 A JP31795196 A JP 31795196A JP H09214474 A JPH09214474 A JP H09214474A
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- JP
- Japan
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- error
- packet
- data
- error correction
- code
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- Pending
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、周知のハイブリッ
ドＦＥＣ／ＡＲＱ技術に関する。FIELD OF THE INVENTION The present invention relates to the well-known hybrid FEC / ARQ technique.
【０００２】[0002]
【従来の技術】デジタル通信技術に於て、誤り制御技術
として、ＦＥＣとＡＲＱが良く知られれている。ＦＥＣ
(誤り訂正符号化方式:Forward Error Correction)は、
送信側でデータに誤り訂正符号を施し、受信側でこの誤
り訂正符号により、発生したエラーを訂正するものであ
る。このＦＥＣの符号としては、ＢＣＨ符号(Bose-Chau
dhuri-Hocquenghem Code)が良く知られている。2. Description of the Related Art In digital communication technology, FEC and ARQ are well known as error control technology. FEC
(Error Correction Coding Method: Forward Error Correction)
An error correction code is applied to the data on the transmission side, and the generated error is corrected by the error correction code on the reception side. The FEC code is a BCH code (Bose-Chau
The dhuri-Hocquenghem Code) is well known.
【０００３】ＡＲＱ(自動再送要求方式:Automatic Repe
at Request)は、送信側でデータにエラー検出符号を付
与し、受信側でこのエラー検出符号によりエラー発生を
検出すると、このデータの再送を送信側に要求するもの
である。このＦＥＣは、良く知られるように長所と短所
がある。ＡＲＱにも、長所と短所がある。ARQ (Automatic Repeat Request Method: Automatic Repeat
At Request) is a method in which an error detection code is added to data on the transmission side, and when the reception side detects an error occurrence by this error detection code, the transmission side is requested to retransmit this data. As is well known, this FEC has advantages and disadvantages. ARQ also has its strengths and weaknesses.
【０００４】そこで、様々な改良が、提案されている。 ・伝送経路の品質に応じて、ＦＥＣの種別を切り替え
る。 ・伝送経路の品質に応じて、ＡＲＱにおけるパケットデ
ータ長を可変する。 ・伝送経路の品質に応じて、ＦＥＣとＡＲＱを切り替え
る。 ・ＦＥＣとＡＲＱを複合し、ＦＥＣで訂正不能なデータ
のみをＡＲＱにより再送する（ハイブリッドＦＥＣ／Ａ
ＲＱ）。Therefore, various improvements have been proposed. -The type of FEC is switched according to the quality of the transmission path. -The packet data length in ARQ is changed according to the quality of the transmission path. Switching between FEC and ARQ depending on the quality of the transmission path.・ FEC and ARQ are combined, and only data that cannot be corrected by FEC is retransmitted by ARQ (hybrid FEC / A
RQ).
【０００５】・伝送経路の品質に応じて、伝送レート、
ＦＥＣ、ＡＲＱ、ハイブリッドＦＥＣ／ＡＲＱを切り替
える。 ・伝送経路の品質に応じて、ハイブリッドＦＥＣ／ＡＲ
Ｑにおけるパケットデータ長を可変する。 図１〜図３を参照しつつ、周知のハイブリッドＦＥＣ／
ＡＲＱの一例を説明する。The transmission rate, depending on the quality of the transmission path,
Switches between FEC, ARQ, and hybrid FEC / ARQ. -Hybrid FEC / AR depending on the quality of the transmission path
The packet data length in Q is changed. Referring to FIGS. 1 to 3, the well-known hybrid FEC /
An example of ARQ will be described.
【０００６】図１は、その概略ブロック図である。図２
は、送信側のデータ加工を説明するための図である。図
３は受信側での動作を説明するためのフローチャートで
ある。図１において、１ａは送信側である。１ｂは受信
側である。送信側１ａにおいて、１０は、入力端子であ
る。この入力端子１０には、図２（ａ）の基本データＢ
Ｄが入力される。FIG. 1 is a schematic block diagram thereof. FIG.
FIG. 4 is a diagram for explaining data processing on the transmission side. FIG. 3 is a flowchart for explaining the operation on the receiving side. In FIG. 1, 1a is a transmission side. 1b is a receiving side. On the transmitting side 1a, 10 is an input terminal. The input terminal 10 receives the basic data B shown in FIG.
D is input.
【０００７】１２は、パケット化回路である。１４は、
分割回路である。分割回路１４は、基本データＢＤを図
２（ｂ）の如く、固定長に分割する。１６は、誤り検出
符号付加回路である。誤り検出符号付加回路１６は、分
割されたデータに、それぞれ、図２（ｃ）の如く、誤り
検出符号を付加する。ここでは、誤り検出符号としてＣ
ＲＣ符号を用いた。Reference numeral 12 is a packetizing circuit. 14 is
It is a dividing circuit. The division circuit 14 divides the basic data BD into fixed lengths as shown in FIG. Reference numeral 16 is an error detection code addition circuit. The error detection code addition circuit 16 adds an error detection code to each of the divided data, as shown in FIG. Here, C is used as the error detection code.
RC code was used.
【０００８】１８は、誤り訂正パリティビット付加回路
である。誤り訂正パリティビット付加回路１８は、図２
（ｄ）の如く、誤り訂正パリティビットを付加する。こ
こでは、誤り訂正符号としてＢＣＨ符号を用いた。な
お、この実施例では誤り訂正符号を作成する場合のデー
タの範囲としては、分割された基本データの部分だけで
あるが、ＣＲＣ符号部分を含む様にしても良い。Reference numeral 18 is an error correction parity bit addition circuit. The error correction parity bit adding circuit 18 is shown in FIG.
As in (d), an error correction parity bit is added. Here, the BCH code is used as the error correction code. In this embodiment, the data range when the error correction code is created is only the divided basic data part, but the CRC code part may be included.
【０００９】２０は、ヘッダ付加回路である。ヘッダ付
加回路２０は、図２（ｅ）の如く、パケットヘッダを付
加する。２２は、パケット化されたデータを格納するデ
ータメモリである。このデータメモリ２２は、データ送
信後もデータを保持している。これは、後で受信側か
ら、再送要求があった場合に、素早く再送するためであ
る。尚、再送要求があった場合に、もう一度、パケット
化処理からやり直すようにしてもよい。Reference numeral 20 is a header addition circuit. The header adding circuit 20 adds a packet header as shown in FIG. A data memory 22 stores packetized data. The data memory 22 holds the data even after the data is transmitted. This is for promptly retransmitting when a retransmission request is made later from the receiving side. If a resend request is made, the packetization process may be restarted.
【００１０】２４は、送受信回路である。送受信回路２
４は、パケット化されたデータを受信側１ｂに送信する
とともに、受信側１ｂからの再送要求を受信する。２６
は、再送要求回路である。再送要求回路２６は、送受信
回路２４を介して受信側１ｂからの再送要求が入力し、
この再送要求されたパケットのデータを、データメモリ
２２より、送受信回路２４に再び出力させる。Reference numeral 24 is a transmission / reception circuit. Transmission / reception circuit 2
4 transmits the packetized data to the receiving side 1b and receives the retransmission request from the receiving side 1b. 26
Is a retransmission request circuit. The retransmission request circuit 26 receives the retransmission request from the receiving side 1b via the transmission / reception circuit 24,
The data of the packet requested to be retransmitted is again output from the data memory 22 to the transmission / reception circuit 24.
【００１１】受信側１ｂにおいて、２８は、送受信回路
である。送受信回路２８は、送信側１ａからのデータを
受信するとともに、送信側１ａに再送要求を送信する。
３０は、誤り訂正回路である。誤り訂正回路３０は、Ｂ
ＣＨ符号により、誤り訂正処理を行う。３２は、誤り検
出回路である。誤り検出回路３２は、誤り訂正回路３０
で誤り訂正処理済みのデータに対して、ＣＲＣ符号によ
り、誤り検出を行う。そして、誤りが検出されると、こ
のパケットの再送を送受信回路２８を介して、送信側１
ａに要求する。In the receiving side 1b, 28 is a transmitting / receiving circuit. The transmission / reception circuit 28 receives the data from the transmission side 1a and transmits a retransmission request to the transmission side 1a.
30 is an error correction circuit. The error correction circuit 30 is
Error correction processing is performed using the CH code. 32 is an error detection circuit. The error detection circuit 32 is the error correction circuit 30.
Error detection is performed on the data that has been subjected to the error correction processing by the CRC code. Then, when an error is detected, this packet is retransmitted via the transmission / reception circuit 28, and the transmission side 1
request a.
【００１２】この従来例の動作を簡単に説明する。送信
側１ａの入力端子１０から、入力された基本データは、
パケット化回路１２で、パケットに収められるように、
分割される。そして、この分割データ毎に、ＣＲＣ符号
とＢＣＨ符号によるパリティビットが付加される。そし
て、データメモリ２２、送受信回路２４を介して、送信
される。The operation of this conventional example will be briefly described. The basic data input from the input terminal 10 of the transmission side 1a is
In the packetizing circuit 12, so that it can be stored in a packet,
Divided. Then, a parity bit of a CRC code and a BCH code is added to each of the divided data. Then, the data is transmitted via the data memory 22 and the transmission / reception circuit 24.
【００１３】受信側１ｂでは、送受信回路２８でデータ
を受信する。そして、誤り訂正回路３０で、図３ステッ
プＳ１２に示すように、ＢＣＨ符号による誤り訂正処理
を行う。これにより、通信により発生したエラーを復旧
できる場合がある。次に、誤り検出回路３２で、図３ス
テップＳ１４に示すように、ＣＲＣ符号による誤り検出
処理を行う。そして、図３ステップＳ１６，Ｓ１８に示
すように、誤りがあれば、この誤ったパケットのデータ
を破棄し、このパケットの再送信を送信側１ａに要求す
る。On the receiving side 1b, the transmitting / receiving circuit 28 receives data. Then, the error correction circuit 30 performs an error correction process using the BCH code, as shown in step S12 of FIG. As a result, an error caused by communication may be recovered. Next, the error detection circuit 32 performs an error detection process using a CRC code, as shown in step S14 of FIG. Then, as shown in steps S16 and S18 of FIG. 3, if there is an error, the data of this erroneous packet is discarded, and the transmitting side 1a is requested to retransmit this packet.
【００１４】[0014]
【発明が解決しようとする課題】従来のハイブリッドＦ
ＥＣ／ＡＲＱにおいては、通信時のデータの一塊（パケ
ット：セル）毎に、ＦＥＣが行われ、ＡＲＱが行われて
いた。つまり、受信側では、１パケット毎に、ＦＥＣで
の訂正後の誤りの有無を検出する。そして、誤りを存在
すると、このパケットの再送信を送信側に要求してい
る。[Problems to be Solved by the Invention] Conventional hybrid F
In EC / ARQ, FEC is performed and ARQ is performed for each block (packet: cell) of data during communication. That is, on the receiving side, the presence or absence of an error after correction by FEC is detected for each packet. If there is an error, the sender is requested to retransmit this packet.
【００１５】本願の目的は、パケット毎にＦＥＣを行わ
ない場合でも、良好に動作するハイブリッドＦＥＣ／Ａ
ＲＱ方式を提案するものである。つまり、最初から誤り
訂正符号が付されているデータを送信する場合に、この
誤り訂正符号を利用して、ハイブリッドＦＥＣ／ＡＲＱ
方式を実現するものである。本願の目的を他の観点から
表現すると、ＦＥＣを行うデータ長と、パケットデータ
長が異なる場合でも、良好に動作するハイブリッドＦＥ
Ｃ／ＡＲＱ方式を提案するものである。The object of the present application is to achieve a hybrid FEC / A that operates well even if FEC is not performed for each packet.
The RQ method is proposed. That is, when transmitting data to which an error correction code is added from the beginning, this error correction code is used to perform hybrid FEC / ARQ.
It realizes the method. Expressing the object of the present application from another point of view, a hybrid FE that operates well even when the data length for FEC and the packet data length are different
The C / ARQ method is proposed.
【００１６】更に、本願は、提案したハイブリッドＦＥ
Ｃ／ＡＲＱ方式において、スループット特性の向上を目
的とする。更に、本願は、このハイブリッドＦＥＣ／Ａ
ＲＱ方式により、ビデオ信号をＰＨＳで伝送することを
目的とする。Further, the present application is based on the proposed hybrid FE.
The purpose of the C / ARQ method is to improve throughput characteristics. Further, the present application is based on this hybrid FEC / A
It is intended to transmit a video signal by PHS by the RQ method.
【００１７】[0017]
【課題を解決するための手段】本発明は、ハイブリッド
FEC/ARQ方式のデジタル通信方法において、送信側(1a)
で、誤り訂正パリティビット(BCHD)を含む伝送基本デー
タ(AD)を分割し、この分割されたパケットデータ毎に誤
り検出符号を付加してパケット毎に送出し、受信側(1b)
からパケットの再送要求があると、要求されたパケット
を再送信し、受信側(1b)は、複数のパケットに分割され
た前記伝送基本データ(AD)を全て受信してから、前記誤
り訂正パリティビット(BCHD)により、受信データの誤り
訂正処理を行い、この誤り訂正されたデータの誤り検出
を前記誤り検出符号により行い、誤りのあるデータを含
むパケットの再送信を、前記送信側(1a)に要求すること
を特徴とする。The present invention is a hybrid
In the FEC / ARQ digital communication method, the transmitting side (1a)
Then, the transmission basic data (AD) including the error correction parity bit (BCHD) is divided, an error detection code is added to each of the divided packet data, and the packet is sent for each packet, and the receiving side (1b)
If there is a packet retransmission request from the packet, the requested packet is retransmitted, and the receiving side (1b) receives the transmission basic data (AD) divided into a plurality of packets, and then the error correction parity is received. Bit (BCHD) performs error correction processing on the received data, performs error detection on the error-corrected data with the error detection code, and retransmits a packet containing erroneous data on the transmitting side (1a). It is characterized by requiring to.
【００１８】[0018]
【発明の実施の形態】図４〜図７を参照しつつ、本願の
ハイブリッドＦＥＣ／ＡＲＱ方式の第１実施例を説明す
る。図４は、その概略ブロック図である。図５は、送信
側のデータ加工を説明するための図である。BEST MODE FOR CARRYING OUT THE INVENTION A first embodiment of the hybrid FEC / ARQ system of the present application will be described with reference to FIGS. FIG. 4 is a schematic block diagram thereof. FIG. 5 is a diagram for explaining data processing on the transmission side.
【００１９】図６は、受信側での動作を説明するための
フローチャートである。図７は、受信側のデータ処理を
説明するための図である。送信側１ａにおいて、１０
は、入力端子である。この入力端子１０には、図５
（ａ）の伝送基本データＡＤが入力される。この伝送基
本データＡＤは、ＢＣＨ符号である。つまり、この伝送
基本データＡＤは、基本データ部分ＢＤを予かじめＢＣ
Ｈ符号することにより、この基本データ部分ＢＤに誤り
訂正パリティビットＢＣＨＤが付加されている。FIG. 6 is a flow chart for explaining the operation on the receiving side. FIG. 7 is a diagram for explaining the data processing on the receiving side. On the sending side 1a, 10
Is an input terminal. This input terminal 10 has
The transmission basic data AD of (a) is input. This transmission basic data AD is a BCH code. In other words, this transmission basic data AD has the basic data portion BD previously
By H-coding, an error correction parity bit BCHD is added to this basic data portion BD.
【００２０】１２は、パケット化回路である。１４は、
分割回路である。分割回路１４は、伝送基本データＡＤ
を図４（ｂ）の如く、固定長に分割する。１６は、誤り
検出符号付加回路である。誤り検出符号付加回路１６
は、分割されたデータに、それぞれ、図５（ｃ）の如
く、誤り検出符号を付加する。ここでは、誤り検出符号
としてＣＲＣ符号を用いた。この誤り検出符号は、分割
された伝送基本データに対して行われる。Reference numeral 12 is a packetizing circuit. 14 is
It is a dividing circuit. The division circuit 14 uses the transmission basic data AD.
Is divided into fixed lengths as shown in FIG. Reference numeral 16 is an error detection code addition circuit. Error detection code addition circuit 16
Adds an error detection code to each of the divided data as shown in FIG. Here, a CRC code is used as the error detection code. This error detection code is applied to the divided transmission basic data.
【００２１】２０は、ヘッダ付加回路である。ヘッダ付
加回路２０は、図４（ｅ）の如く、パケットヘッダを付
加する。このバケット化回路１２は、ＦＥＣ処理された
伝送基本データＡＤに対して、ＡＲＱのための誤り検出
符号を付与している。このパケット化回路１２で作成さ
れるパケットは、誤り訂正パリティビットＢＣＨＤを伝
送するための修正用パケットと、基本データ部分ＢＤの
みを伝送するための通常パケットに分けられる。Reference numeral 20 is a header addition circuit. The header adding circuit 20 adds a packet header as shown in FIG. The bucketing circuit 12 adds an error detection code for ARQ to the transmission basic data AD that has been FEC processed. The packet created by the packetizing circuit 12 is divided into a correction packet for transmitting the error correction parity bit BCHD and a normal packet for transmitting only the basic data portion BD.
【００２２】２２は、データメモリである。２４は、送
受信回路である。２６は、再送要求回路である。受信側
１ｂにおいて、２８は、送受信回路である。３６は、第
１の誤り検出回路である。この誤り検出回路３６は、複
数のパケットに分割された前記伝送基本データＡＤを全
て受信してから、ＣＲＣ符号により、修正用パケットの
誤り検出を行う。そして、誤りが検出されると、この修
正用パケットの再送を送受信回路２８を介して、送信側
１ａに要求する。この誤り検出回路３６は、再送される
と、この修正用パケットの誤り検出を再び行い、上述の
動作を繰り返す。Reference numeral 22 is a data memory. Reference numeral 24 is a transmission / reception circuit. 26 is a retransmission request circuit. In the receiving side 1b, 28 is a transmitting / receiving circuit. 36 is a first error detection circuit. The error detecting circuit 36 receives all the transmission basic data AD divided into a plurality of packets, and then detects an error in the correction packet using the CRC code. When an error is detected, the transmitting side 1a is requested to retransmit the correction packet via the transmitting / receiving circuit 28. When the error detection circuit 36 is retransmitted, the error detection of the correction packet is performed again, and the above operation is repeated.
【００２３】この誤り検出回路３６は、ＢＣＨ符号化に
よる誤り訂正パリティビットが誤りなく伝送された修正
用パケット中のデータと、伝送途中で誤りが発生してい
るかもしれない通常パケット中のデータを、次段の回路
３８に出力する。３８は、誤り訂正回路である。誤り訂
正回路３８は、ＢＣＨ符号により、誤り訂正処理を行
う。つまり、この誤り訂正処理により、通常パケット中
に発生したエラーを訂正できる場合がある。The error detection circuit 36 stores the data in the correction packet in which the error correction parity bit by BCH coding is transmitted without error and the data in the normal packet in which an error may occur during transmission. , To the next stage circuit 38. 38 is an error correction circuit. The error correction circuit 38 performs error correction processing using the BCH code. That is, this error correction process may correct an error that has occurred in a normal packet.
【００２４】４０は、第２の誤り検出回路である。この
誤り検出回路４０は、誤り訂正回路３８で誤り訂正処理
済みのデータを対して、ＣＲＣ符号により、誤り検出を
行う。そして、誤りが検出されると、このパケットの再
送を送受信回路２８を介して、送信側１ａに要求する。
この第１実施例の動作を簡単に説明する。Reference numeral 40 is a second error detection circuit. The error detection circuit 40 performs error detection on the data that has been subjected to the error correction processing by the error correction circuit 38, using a CRC code. When an error is detected, the transmission side 1a is requested to retransmit this packet via the transmission / reception circuit 28.
The operation of the first embodiment will be briefly described.
【００２５】送信側１ａの入力端子１０からは、ＦＥＣ
処理によりＢＣＨ符号化による誤り訂正パリティビット
が付加済みの伝送基本データＡＤが、入力される。パケ
ット化回路１２では、パケットに収められるように、伝
送基本データＡＤを分割する。そして、この分割データ
毎に、ＣＲＣ符号を付加する。そして、データメモリ２
２、送受信回路２４を介して、送信する。From the input terminal 10 of the transmitting side 1a, the FEC
The transmission basic data AD to which the error correction parity bit by BCH encoding has been added by the processing is input. The packetizing circuit 12 divides the transmission basic data AD so that it can be stored in a packet. Then, a CRC code is added to each of the divided data. And the data memory 2
2. Transmit through the transmission / reception circuit 24.
【００２６】受信側１ｂでは、送受信回路２８でデータ
を受信する。そして、誤り検出回路３６は、図６ステッ
プＳ３２に示すように、修正パケットのを含む１セット
の伝送基本データＡＤを受信する。図６ステップＳ３４
に示すように、ＣＲＣ符号により、この修正パケットの
誤り検出処理を行う。そして、図６ステップＳ３６，Ｓ
３８に示すように、誤りがあれば、この誤った修正パケ
ットのデータを破棄し、この修正パケットの再送信を送
信側１ａに要求する。On the receiving side 1b, the transmitting / receiving circuit 28 receives data. Then, the error detection circuit 36 receives a set of transmission basic data AD including the correction packet, as shown in step S32 of FIG. FIG. 6 Step S34
As shown in, the error detection processing of this modified packet is performed by the CRC code. Then, steps S36 and S in FIG.
As indicated by 38, if there is an error, the data of the incorrect correction packet is discarded and the transmitting side 1a is requested to retransmit the correction packet.
【００２７】これにより、図７（ａ）に示すごとく、誤
りの無い修正パケットと、伝送途中でエラーが発生して
いるかもしれない通常パケットが、受信側にメモリされ
ることとなる。誤り訂正回路３８は、図６ステップＳ４
０に示すように、ＢＣＨ符号による誤り訂正処理を行
う。As a result, as shown in FIG. 7A, the correction packet having no error and the normal packet in which an error may occur during transmission are stored in the receiving side. The error correction circuit 38 performs step S4 in FIG.
As shown in 0, error correction processing by the BCH code is performed.
【００２８】誤り訂正回路３８は、図７（ｂ）（Ｃ）に
示すように、ＢＣＨ符号による誤り訂正処理を行う。こ
の誤り訂正により、伝送時に発生したエラーを復旧でき
る場合がある。次に、第２の誤り検出回路４０で、図６
ステップＳ４２に示すように、ＣＲＣ符号により通常パ
ケットの誤り検出処理を行う。The error correction circuit 38, as shown in FIGS. 7B and 7C, carries out an error correction process using a BCH code. By this error correction, an error that occurred during transmission may be recovered in some cases. Next, in the second error detection circuit 40, as shown in FIG.
As shown in step S42, a normal packet error detection process is performed using the CRC code.
【００２９】誤り検出回路４０は、図７（ｄ）に示すよ
うに、誤り訂正処理された基本データＢＤ’をパケット
に対応する様に再度分割し、ＣＲＣ符号による誤り検出
を行う。そして、第２の誤り検出回路４０は、図６ステ
ップＳ４４，Ｓ４６に示すように、誤りがあれば、この
誤った通常パケットのデータを破棄し、この通常パケッ
トの再送信を送信側１ａに要求する。As shown in FIG. 7 (d), the error detection circuit 40 divides the error-corrected basic data BD 'again so as to correspond to the packet, and performs error detection by the CRC code. Then, as shown in steps S44 and S46 of FIG. 6, if there is an error, the second error detection circuit 40 discards the data of this erroneous normal packet and requests the transmitting side 1a to retransmit this normal packet. To do.
【００３０】尚、この第１実施例では、第２の誤り検出
回路４０では、修正パケットの誤り検出は、行わなかっ
たが、これを、行うようにしてもよい。尚、この第１実
施例では、ＣＲＣのチェックのみによる再送不要処理
は、行わなかった。本願は、このような、処理を行って
もよい。図８にこのような処理をする第２実施例の動作
を示す。In the first embodiment, the second error detection circuit 40 does not detect the error in the modified packet, but it may be performed. Incidentally, in the first embodiment, the retransmission unnecessary process only by checking the CRC is not performed. The present application may perform such processing. FIG. 8 shows the operation of the second embodiment for performing such processing.
【００３１】この第２実施例では、図８のステップＳ３
３に示すように、ＣＲＣのチェックのみによる再送不要
処理を行う。In the second embodiment, step S3 in FIG.
As shown in FIG. 3, retransmission unnecessary processing is performed only by checking the CRC.
【００３２】又、この第１、２実施例では、誤り訂正パ
リティビットを含む伝送基本データ(AD)を形成するパケ
ットの内の一つを優先しているが、本願はこれに限定さ
れるわけではない。各パケットを同様に扱うようにして
も良い。図１０〜図１３を参照しつつ、本願のハイブリ
ッドＦＥＣ／ＡＲＱ方式の第３実施例を説明する。Further, in the first and second embodiments, one of the packets forming the transmission basic data (AD) including the error correction parity bit is given priority, but the present invention is not limited to this. is not. You may make it handle each packet similarly. A third embodiment of the hybrid FEC / ARQ system of the present application will be described with reference to FIGS. 10 to 13.
【００３３】図１０は、その概略ブロック図である。図
１１は、送信側のデータ加工を説明するための図であ
り、図５と同様である。FIG. 10 is a schematic block diagram thereof. FIG. 11 is a diagram for explaining data processing on the transmission side, and is similar to FIG.
【００３４】図１２は、受信側での動作を説明するため
のフローチャートである。図１３は、受信側のデータ処
理を説明するための図である。図１１において、図４と
同一部分の説明は省略する。３８は、誤り訂正回路であ
る。誤り訂正回路３８は、複数のパケットに分割された
前記伝送基本データＡＤを全て受信してから、ＢＣＨ符
号により、誤り訂正処理を行う。つまり、この誤り訂正
処理により、パケット中に発生したエラーを訂正できる
場合がある。FIG. 12 is a flow chart for explaining the operation on the receiving side. FIG. 13 is a diagram for explaining the data processing on the receiving side. 11, the description of the same parts as those in FIG. 4 is omitted. 38 is an error correction circuit. The error correction circuit 38 receives all the transmission basic data AD divided into a plurality of packets, and then performs an error correction process using the BCH code. That is, this error correction process may correct an error that occurred in the packet.
【００３５】４０は、誤り検出回路である。この誤り検
出回路４０は、誤り訂正回路３８で誤り訂正処理済みの
データを対して、ＣＲＣ符号により、誤り検出を行う。
そして、誤りが検出されると、このパケットの再送を送
受信回路２８を介して、送信側１ａに要求する。Reference numeral 40 is an error detection circuit. The error detection circuit 40 performs error detection on the data that has been subjected to the error correction processing by the error correction circuit 38, using a CRC code.
When an error is detected, the transmission side 1a is requested to retransmit this packet via the transmission / reception circuit 28.
【００３６】この第３実施例の動作を簡単に説明する。
送信側１ａの入力端子１０からは、ＦＥＣ処理によりＢ
ＣＨ符号化による誤り訂正パリティビットが付加済みの
伝送基本データＡＤが、入力される。パケット化回路１
２では、パケットに収められるように、伝送基本データ
ＡＤを分割する。そして、この分割データ毎に、ＣＲＣ
符号を付加する。The operation of the third embodiment will be briefly described.
From the input terminal 10 of the transmitting side 1a, the B
Transmission basic data AD to which an error correction parity bit by CH coding has been added is input. Packetization circuit 1
In 2, the transmission basic data AD is divided so as to be stored in the packet. Then, for each divided data, CRC
Add a sign.
【００３７】そして、データメモリ２２、送受信回路２
４を介して、送信する。Then, the data memory 22 and the transmitting / receiving circuit 2
4 through 4.
【００３８】受信側１ｂでは、送受信回路２８でデータ
を受信する。そして、誤り訂正回路３８は、図１２ステ
ップＳ３２に示すように、伝送基本データＡＤを受信す
る。誤り訂正回路３８は、図１２ステップＳ４０に示す
ように、ＢＣＨ符号による誤り訂正処理を行う。On the receiving side 1b, the transmitting / receiving circuit 28 receives data. Then, the error correction circuit 38 receives the transmission basic data AD as shown in step S32 of FIG. The error correction circuit 38 performs an error correction process using a BCH code, as shown in step S40 in FIG.
【００３９】誤り訂正回路３８は、図１３（ｂ）（Ｃ）
に示すように、ＢＣＨ符号による誤り訂正処理を行う。
この誤り訂正により、伝送時に発生したエラーを復旧で
きる場合がある。次に、誤り検出回路４０で、図１２ス
テップＳ４２に示すように、ＣＲＣ符号によりパケット
の誤り検出処理を行う。The error correction circuit 38 is shown in FIGS.
As shown in, error correction processing by the BCH code is performed.
By this error correction, an error that occurred during transmission may be recovered in some cases. Next, in the error detection circuit 40, as shown in step S42 in FIG. 12, packet error detection processing is performed using the CRC code.
【００４０】誤り検出回路４０は、図７（ｄ）に示すよ
うに、誤り訂正処理された基本データＢＤ’をパケット
に対応する様に再度分割し、ＣＲＣ符号による誤り検出
を行う。そして、誤り検出回路４０は、図１２ステップ
Ｓ４４，Ｓ４６に示すように、誤りがあれば、この誤っ
たパケットのデータを破棄し、このパケットの再送信を
送信側１ａに要求する。As shown in FIG. 7 (d), the error detection circuit 40 divides the error-corrected basic data BD 'again so as to correspond to the packet, and performs error detection by the CRC code. Then, as shown in steps S44 and S46 in FIG. 12, if there is an error, the error detection circuit 40 discards the data of this erroneous packet and requests the transmitting side 1a to retransmit this packet.
【００４１】この第３実施例では、ＣＲＣのチェックの
みによる再送不要処理は、行わなかった。本願は、この
ような、処理を行ってもよい。図１４にこのような処理
をする第４実施例の動作を示す。この第４実施例では、
図１４のステップＳ３３に示すように、ＣＲＣのチェッ
クのみによる再送不要処理を行う。In the third embodiment, the unnecessary retransmission process by only checking the CRC is not performed. The present application may perform such processing. FIG. 14 shows the operation of the fourth embodiment for performing such processing. In the fourth embodiment,
As shown in step S33 of FIG. 14, retransmission unnecessary processing is performed only by checking the CRC.
【００４２】図９を参照しつつ、本発明の第５実施例を
説明する。この第５実施例は、ビデオ信号をＰＨＳによ
り伝送する例である。周知の如く、ＰＨＳ(Personal Ha
ndy Phone System)は、既に携帯電話システムとして、
使用されている。A fifth embodiment of the present invention will be described with reference to FIG. The fifth embodiment is an example of transmitting a video signal by PHS. As is well known, PHS (Personal Ha
ndy Phone System) is already a mobile phone system.
It is used.
【００４３】このＰＨＳは、TDMA/TDD(Time Division M
ultiplex Access/ Time Division Duplex)方式を採用
し、1スロットで32kbit/sの伝送能力を有し、さらに複
数スロットを使用すればそれ以上の伝送が可能である。
このＰＨＳの２スロットを利用して、ビデオを伝送する
場合、このビデオのデータとしては、低ビットレートの
ものが望まれる。This PHS is based on TDMA / TDD (Time Division M
ultiplex Access / Time Division Duplex) system is adopted, it has a transmission capacity of 32 kbit / s in one slot, and more transmission is possible if multiple slots are used.
When video is transmitted using the two slots of PHS, low bit rate data is desired as the video data.
【００４４】低ビットレートの動画像圧縮方式として、
既にH.261(p×64kbit/s)が、ITU-Tで標準化されてい
る。この第５実施例では、ＰＨＳの2スロットを使用し
て、64kbit/sのH.261ビデオ情報を伝送するものであ
る。そして、ＦＥＣ（誤り訂正）としては、既に、H.26
1に採用された誤り訂正符号(BCH符号)を流用する。As a low bit rate moving image compression system,
H.261 (p × 64 kbit / s) has already been standardized by ITU-T. In the fifth embodiment, two PHS slots are used to transmit H.261 video information of 64 kbit / s. And as for FEC (error correction), H.26 has already been used.
The error correction code (BCH code) adopted in 1 is used.
【００４５】また、ＡＲＱ（自動再送）のための誤り検
出符号としては、PHSの各スロットに付加された誤り検
出符号を活用する。図９にPHSのスロットの構成と、H.2
61のFECフレーム構成と、この両者の関係を示す。ま
ず、PHSのデータ構成について、説明する。As the error detection code for ARQ (automatic retransmission), the error detection code added to each slot of PHS is utilized. Figure 9 shows the PHS slot configuration and H.2
The FEC frame structure of 61 and the relationship between both are shown. First, the data structure of the PHS will be described.
【００４６】PHSは、前述のごとく、TDMA/TDD方式を採
用しており、5msec周期の1フレームを8スロットに時分
割し、前半の4スロットを基地局から端末への下りスロ
ット、後半の4スロットを端末から基地局への上りスロ
ットとしている。端末は、対応する上下スロットを一つ
または複数使用して双方向通信を行う。240ビットで構
成される各スロットには、データ伝送用チャネルとして
FACCH(FastAttendantControlChannel:160ビット)と、SA
CCH(SlowAttendantControlChannel:16ビット)がある。As mentioned above, the PHS adopts the TDMA / TDD system, and one frame of 5 msec cycle is time-divided into 8 slots, and the first 4 slots are downlink slots from the base station to the terminal and the latter 4 slots. The slot is an uplink slot from the terminal to the base station. The terminal performs bidirectional communication using one or more corresponding upper and lower slots. Each slot consisting of 240 bits has a data transmission channel.
FACCH (FastAttendantControlChannel: 160 bits) and SA
There is CCH (SlowAttendantControlChannel: 16 bits).
【００４７】第５実施例では、これを利用してビデオ伝
送を行う。つまり、ビデオ情報はFACCHで伝送され、ACK
/NACKやスロット番号等の制御情報はSACCHに相当するチ
ャネルで伝送される。また、各スロットには、16ビット
-CRC(Cyclic Redundancy Check)（生成多項式:1+X5+X12
+X16)が設けられ、チャネル識別子(Channel Discrimina
tor)、SACCH、FACCHに対して誤り検出が可能である。In the fifth embodiment, this is utilized for video transmission. That is, the video information is transmitted on the FACCH and the ACK
Control information such as / NACK and slot number is transmitted on a channel corresponding to SACCH. In addition, each slot has 16 bits
-CRC (Cyclic Redundancy Check) (Generator polynomial: 1 + X5 + X12
+ X16) is provided and the channel identifier (Channel Discrimina
Error detection is possible for tor), SACCH, and FACCH.
【００４８】次に、H.261のデータ構成について、説明
する。一方、H.261は、512ビットのFECフレームを伝送
単位とする。フレーム同期ビット(Synchronizing Signa
l)に続き、圧縮符号化されたビデオ情報(DataPayload:4
93ビット)が、設けられる。更に、BCH(511,493)誤り訂
正符号（生成多項式:(1+X4+X9)(1+X3+X4+X6+X9)）を採
用しており、18ビットが付加される。Next, the data structure of H.261 will be described. On the other hand, H.261 uses a 512-bit FEC frame as a transmission unit. Frame synchronization bit (Synchronizing Signa
l), followed by compression encoded video information (Data Payload: 4
93 bits) are provided. Furthermore, BCH (511,493) error correction code (generation polynomial: (1 + X4 + X9) (1 + X3 + X4 + X6 + X9)) is adopted, and 18 bits are added.
【００４９】このBCH誤り訂正符号により、2ビットまで
のランダム誤りか、6ビットまでのバースト誤りを訂正
できる。H.261で圧縮符号化されたビデオ情報をPHS伝送
規格で伝送する場合、図９から明らかなように、16個の
スロットを使用して、ちょうど5個のFECフレームを伝送
できる。This BCH error correction code can correct a random error of up to 2 bits or a burst error of up to 6 bits. When transmitting video information compressed and encoded by H.261 according to the PHS transmission standard, as is apparent from FIG. 9, 16 slots can be used to transmit exactly 5 FEC frames.
【００５０】このとき、ＢＣＨ符号による誤り訂正パリ
ティビットを含むスロットが特定できる。図９に示すス
ロットS3,S6,S9,S12,S15である。At this time, the slot containing the error correction parity bit by the BCH code can be specified. Slots S3, S6, S9, S12, S15 shown in FIG.
【００５１】このＰＨＳシステムの動作を説明する。 Ａ． 送信器は、同一フレーム内の2スロットを使用
し、スロット番号(0〜15)と、ビデオ情報とを送信す
る。このスロット番号(0〜15)とは、FECフレームとスロ
ットとの対応を示している。 Ｂ． 受信器は、同一フレーム内の2スロットを受信
し、かつスロット番号により1つのFECフレームを受信し
終えたと判断した時点で、以下の処理を行う。The operation of this PHS system will be described. A. The transmitter uses two slots in the same frame and transmits slot numbers (0 to 15) and video information. The slot numbers (0 to 15) indicate the correspondence between FEC frames and slots. B. When the receiver receives two slots in the same frame and determines that one FEC frame has been received by the slot number, the receiver performs the following processing.
【００５２】Ｃ． スロットに誤りがあれば、FECフレ
ームに対し誤り訂正を行う 。そして、誤り訂正されたF
ECフレームに対し各スロット毎にCRC符号による誤り検
出を行う。誤りが検出されなければ、受信確認済みスロ
ット番号を含むACK(良好受信：Acknoledge)を返送す
る。C. If there is an error in the slot, error correction is performed on the FEC frame. And the error-corrected F
For the EC frame, error detection by CRC code is performed for each slot. If no error is detected, an ACK (good reception: Acknowledge) containing the slot number for which the reception has been confirmed is returned.
【００５３】また、誤りが検出されれば、そのスロット
番号を含むNACKを返送する。 Ｄ． NACKを受信した送信端末は、以下の手続きにより
再送を行う。 Ｄ−１． 1スロットだけの再送が要求された場合、ス
ロットダイバーシチを適用し、次の2スロットに同じ情
報を乗せて再送する。 Ｄ−２． 2スロットの再送が要求された場合、次の2ス
ロットを使用して再送する。When an error is detected, NACK including the slot number is returned. D. The transmitting terminal that receives the NACK retransmits according to the following procedure. D-1. When retransmission of only one slot is requested, slot diversity is applied, and the same information is added to the next two slots for retransmission. D-2. When 2 slots are requested to be retransmitted, the next 2 slots are used for retransmission.
【００５４】Ｄ−３． 3スロット以上の再送が要求さ
れた場合、まず先頭の2スロットに対してＤ−２と同様
の処理を行い、さらに送信が完了しないスロット数に応
じて、Ｄ−１，Ｄ−２，Ｄ−３と同様の処理を行う。
尚、第５実施例では、低ビットレート対応の動画像圧縮
方式として、H.261を参考に述べたが、本願は、MPEG4(M
oving Picture Experts Group)で実施してもよい。D-3. When retransmission of 3 or more slots is requested, first, the same processing as D-2 is performed on the first 2 slots, and D-1, D-2, D- The same process as 3 is performed.
In addition, although the fifth embodiment has been described with reference to H.261 as a moving image compression method compatible with a low bit rate, the present application describes the MPEG4 (M
oving Picture Experts Group).
【００５５】また、第５実施例では、ＰＨＳ伝送システ
ム規格で、H.261画像圧縮規格のデータを、ＡＲＱを利
用して伝送している。このため、ＡＲＱによるデータ再
送により、大きな送信遅延が生じてしまう。このよう
な、場合は、送信側で遅延したデータを強制的に廃棄し
て同期をとるようにすればよい。In the fifth embodiment, data of the H.261 image compression standard, which is the PHS transmission system standard, is transmitted by using ARQ. Therefore, data retransmission by ARQ causes a large transmission delay. In such a case, the delayed data may be forcibly discarded on the transmission side so as to establish synchronization.
【００５６】つまり、あるビデオ画面の送信が完了する
までに、複数枚の画面の送信遅延が生じた場合を考え
る。このときは、最新の画面以外を、強制的に廃棄する
ことにより、同期を維持する。この結果、ビデオ情報は
乱れる。That is, consider a case where a transmission delay of a plurality of screens occurs until the transmission of a certain video screen is completed. At this time, synchronization is maintained by forcibly discarding other than the latest screen. As a result, the video information is disturbed.
【００５７】この場合、H.261符号化部では、この強制
的に廃棄に伴う復号画像の乱れを防止するために、廃棄
後に出力する画像に対しては、フレーム内符号化（イン
トラフレーム）を行う。In this case, the H.261 coding unit performs intra-frame coding (intra-frame) on the image output after discarding in order to prevent the disorder of the decoded image due to the forced discarding. To do.
【００５８】[0058]
【発明の効果】本発明によれば、ＦＥＣによるデータ長
と、ＡＲＱの単位となるパケットデータ長が異なる場合
でも、ハイブリットＦＥＣ／ＡＲＱを行うことが出来
る。従って、データの効率的な伝送が可能となる。According to the present invention, hybrid FEC / ARQ can be performed even when the data length by FEC and the packet data length as a unit of ARQ are different. Therefore, efficient transmission of data becomes possible.
【図面の簡単な説明】[Brief description of drawings]
【図１】従来のハイブリッドＦＥＣ／ＡＲＱ方式通信シ
ステムの一例を示す図である。FIG. 1 is a diagram showing an example of a conventional hybrid FEC / ARQ communication system.
【図２】図１の従来例の動作を説明するための図であ
る。FIG. 2 is a diagram for explaining the operation of the conventional example of FIG.
【図３】図１の従来例の受信側での動作を説明するため
のフロチャ−ト図である。FIG. 3 is a flowchart for explaining the operation on the receiving side of the conventional example of FIG.
【図４】本発明によるハイブリッドＦＥＣ／ＡＲＱ方式
通信システムの第１実施例を示す図である。FIG. 4 is a diagram showing a first embodiment of a hybrid FEC / ARQ communication system according to the present invention.
【図５】この第１実施例の動作を説明するための図であ
る。FIG. 5 is a diagram for explaining the operation of the first embodiment.
【図６】この第１実施例の受信側での動作を説明するた
めのフロチャ−ト図である。FIG. 6 is a flowchart for explaining the operation on the receiving side of the first embodiment.
【図７】この第１実施例の受信側での動作を説明するた
めの図である。FIG. 7 is a diagram for explaining the operation on the receiving side in the first embodiment.
【図８】本発明の第２実施例の動作を説明するための図
である。FIG. 8 is a diagram for explaining the operation of the second embodiment of the present invention.
【図９】本発明の第５実施例を示す図である。FIG. 9 is a diagram showing a fifth embodiment of the present invention.
【図１０】この第３実施例の動作を説明するための図で
ある。FIG. 10 is a diagram for explaining the operation of the third embodiment.
【図１１】この第３実施例の受信側での動作を説明する
ためのフロチャ−ト図である。FIG. 11 is a flowchart for explaining the operation on the receiving side of the third embodiment.
【図１２】この第３実施例の受信側での動作を説明する
ための図である。FIG. 12 is a diagram for explaining the operation on the receiving side in the third embodiment.
【図１３】この第３実施例の動作を説明するための図で
ある。FIG. 13 is a diagram for explaining the operation of the third embodiment.
【図１４】本発明の第４実施例の動作を説明するための
図である。FIG. 14 is a diagram for explaining the operation of the fourth exemplary embodiment of the present invention.
(1a)・・・・・・・送信側、 (1b)・・・・・・・受信側、 (36)・・・・・・・第１の誤り検出手段、 (38)・・・・・・・誤り訂正手段、 (40)・・・・・・・第２の誤り検出手段。 (AD)・・・・・・・伝送基本データ（誤り訂正符号データ）、 (BCHD)・・・・・誤り訂正パリティビット、 (BD)・・・・・・・基本データ。 (1a) ・ ・ ・ ・ ・ ・ Sending side, (1b) ・ ・ ・ ・ ・ ・ Reception side, (36) ・ ・ ・ ・ ・ ・ First error detecting means, (38) ・ ・ ・ ・... Error correction means, (40) ... Second error detection means. (AD) ・ ・ ・ ・ ・ ・ Transmission basic data (error correction code data), (BCHD) ・ ・ ・ Error correction parity bit, (BD) ・ ・ ・ ・ ・ ・ Basic data.
Claims (5)
デジタル通信方法において、 送信側(1a)では、誤り訂正パリティビット(BCHD)を含む
伝送基本データ(AD)を分割し、この分割されたパケット
データ毎に誤り検出符号を付加してパケット毎に送出
し、受信側からパケットの再送要求があると、要求され
たパケットを再送信し、 受信側(1b)では、複数のパケットに分割された前記伝送
基本データ(AD)を全て受信してから、前記誤り訂正符号
により、受信データの誤り訂正処理を行い、この誤り訂
正されたデータの誤り検出を前記誤り検出符号により行
い、誤りのあるデータを含むパケットの再送信を、前記
送信側(1a)に要求することを特徴とするデジタル通信方
法。1. A digital communication method using a hybrid FEC / ARQ method, wherein a transmitting side (1a) divides transmission basic data (AD) including an error correction parity bit (BCHD), and divides each divided packet data. When an error detection code is added and sent for each packet, and the receiving side requests retransmission of the packet, the requested packet is retransmitted, and the receiving side (1b) divides the basic packet into multiple packets. After receiving all the data (AD), the error correction code is used to perform error correction processing on the received data, and the error detection of the error-corrected data is performed using the error detection code. The digital communication method, characterized in that the transmission side (1a) is requested to retransmit.
ることを特徴とする請求項１のデジタル通信方法。2. The digital communication method according to claim 1, wherein the error correction code is a BCH code.
ることを特徴とする請求項１のデジタル通信方法。3. The digital communication method according to claim 1, wherein the error detection code is a CRC code.
正パリティビット(BCHD)とを含む伝送基本データ(AD)
を、この伝送基本データ(AD)のデータ長より短いデータ
長のパケットに分割し、このパケット毎に誤り検出符号
を付して送られてくるデータを受信する受信装置に於
て、 少なくても、前記伝送基本データ(AD)を一括して格納
し、この伝送基本データ(AD)のうち、前記誤り訂正符号
により、誤り訂正処理を行う誤り訂正手段(38)と、 この誤り訂正手段(38)により訂正処理されたデータを、
前記誤り検出符号により、誤りの有無を検出し、誤りが
あれば、この誤りが存在するパケットの再送信を送信側
(1a)に要求する誤り検出手段(40)とを備える受信装置。4. Transmission basic data (AD) including basic data (BD) and error correction parity bit (BCHD) of error correction code
Is divided into packets with a data length shorter than the data length of this transmission basic data (AD), and at least a receiving device that receives the data sent with an error detection code attached to each packet , The transmission basic data (AD) are collectively stored, and an error correction means (38) for performing an error correction process on the transmission basic data (AD) by the error correction code, and the error correction means (38) ), The data corrected by
Whether or not there is an error is detected by the error detection code, and if there is an error, the packet on which the error exists is retransmitted.
A receiving device comprising an error detecting means (40) for requesting (1a).
デジタル通信方法において、 受信したパケットに対して誤り検出を行い、誤りを検出
した場合に、すぐに、再送信を要求せずに、 このパケットのデータと共に誤り訂正符号を形成するデ
ータにより、このパケットの誤り訂正処理を行い、 この誤り訂正処理の後に、再度、このパケットの誤り検
出を行い、誤りを検出した場合に、このパケットの再送
信を要求するデジタル通信方法。5. In a digital communication method using a hybrid FEC / ARQ method, error detection is performed on a received packet, and when an error is detected, the data of this packet is sent immediately without requesting retransmission. The error correction processing of this packet is performed by the data forming the error correction code, and after this error correction processing, the error detection of this packet is performed again, and when an error is detected, the retransmission of this packet is requested. Digital communication method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31795196A JPH09214474A (en) | 1995-11-28 | 1996-11-28 | Digital communication and receiver |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-309560 | 1995-11-28 | ||
| JP30956095 | 1995-11-28 | ||
| JP31795196A JPH09214474A (en) | 1995-11-28 | 1996-11-28 | Digital communication and receiver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09214474A true JPH09214474A (en) | 1997-08-15 |
Family
ID=26565999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31795196A Pending JPH09214474A (en) | 1995-11-28 | 1996-11-28 | Digital communication and receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09214474A (en) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1118192A1 (en) * | 1998-08-17 | 2001-07-25 | Nortel Networks Limited | A flexible frame structure for a cdma wireless network |
| JP2002538711A (en) * | 1999-03-05 | 2002-11-12 | タンティビ・コミュニケーションズ・インコーポレーテッド | Forward error correction for multiplexed CDMA channels enabling high performance coding |
| US7376880B2 (en) | 2004-01-09 | 2008-05-20 | Fujitsu Limited | Transmission apparatus, transmission control program, and transmission method |
| JP2008205624A (en) * | 2007-02-16 | 2008-09-04 | Toshiba Corp | Data transmitting method |
| US7636298B2 (en) | 2003-11-20 | 2009-12-22 | Fujitsu Limited | Apparatus and method for packet error correction |
| US7793189B2 (en) | 2003-03-20 | 2010-09-07 | Fujitsu Limited | Error control apparatus |
| KR100987421B1 (en) * | 2001-12-12 | 2010-10-13 | 소니 가부시키가이샤 | Data communications system, data sender, data receiver, data communications method, and computer readable recording medium |
| JP2012028875A (en) * | 2010-07-20 | 2012-02-09 | Kyocera Corp | Communication device and communication method |
| JP2017055153A (en) * | 2015-09-07 | 2017-03-16 | 富士通株式会社 | Receiver, reception control method and reception control program |
| WO2022239054A1 (en) * | 2021-05-10 | 2022-11-17 | 日本電信電話株式会社 | Optical transmission and reception system and optical transmission and reception method |
-
1996
- 1996-11-28 JP JP31795196A patent/JPH09214474A/en active Pending
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4988089B2 (en) * | 1998-08-17 | 2012-08-01 | エリクソン エービー | Flexible frame structure for CDMA wireless networks |
| EP1118192A4 (en) * | 1998-08-17 | 2004-05-06 | Nortel Networks Ltd | A flexible frame structure for a cdma wireless network |
| JP2002523927A (en) * | 1998-08-17 | 2002-07-30 | ノーテル・ネットワークス・リミテッド | Flexible frame structure for CDMA wireless networks |
| EP1118192A1 (en) * | 1998-08-17 | 2001-07-25 | Nortel Networks Limited | A flexible frame structure for a cdma wireless network |
| KR100562969B1 (en) * | 1998-08-17 | 2006-03-23 | 노오텔 네트웍스 리미티드 | A flexible frame structure for a cdma wireless network |
| JP2013048495A (en) * | 1999-03-05 | 2013-03-07 | Intel Corp | Forward error correction on multiplexed cdma channel enabling high performance coding |
| JP2002538711A (en) * | 1999-03-05 | 2002-11-12 | タンティビ・コミュニケーションズ・インコーポレーテッド | Forward error correction for multiplexed CDMA channels enabling high performance coding |
| US9306703B2 (en) | 1999-03-05 | 2016-04-05 | Intel Corporation | Variable rate coding for enabling high performance communication |
| US9954635B2 (en) | 1999-03-05 | 2018-04-24 | Intel Corporation | Variable rate coding for enabling high performance communication |
| KR100987421B1 (en) * | 2001-12-12 | 2010-10-13 | 소니 가부시키가이샤 | Data communications system, data sender, data receiver, data communications method, and computer readable recording medium |
| US7793189B2 (en) | 2003-03-20 | 2010-09-07 | Fujitsu Limited | Error control apparatus |
| US7636298B2 (en) | 2003-11-20 | 2009-12-22 | Fujitsu Limited | Apparatus and method for packet error correction |
| US7376880B2 (en) | 2004-01-09 | 2008-05-20 | Fujitsu Limited | Transmission apparatus, transmission control program, and transmission method |
| JP2008205624A (en) * | 2007-02-16 | 2008-09-04 | Toshiba Corp | Data transmitting method |
| JP4728979B2 (en) * | 2007-02-16 | 2011-07-20 | 株式会社東芝 | Data transmission method and wireless terminal |
| JP2012028875A (en) * | 2010-07-20 | 2012-02-09 | Kyocera Corp | Communication device and communication method |
| JP2017055153A (en) * | 2015-09-07 | 2017-03-16 | 富士通株式会社 | Receiver, reception control method and reception control program |
| WO2022239054A1 (en) * | 2021-05-10 | 2022-11-17 | 日本電信電話株式会社 | Optical transmission and reception system and optical transmission and reception method |
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